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| 審決分類 |
審判 査定不服 1項3号刊行物記載 特許、登録しない。 H01L 審判 査定不服 特17 条の２ 、４ 項補正目的 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1211643 |
| 審判番号 | 不服2007-5702 |
| 総通号数 | 124 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2010-04-30 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2007-02-22 |
| 確定日 | 2010-02-12 |
| 事件の表示 | 特願2003-435825「不揮発性半導体記憶装置」拒絶査定不服審判事件〔平成17年 7月21日出願公開、特開2005-197308〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第1 手続の経緯 本願は,平成15年12月26日の出願であって,平成19年1月18日付けで拒絶査定がされ,これに対して同年2月22日に拒絶査定に対する審判請求がされるとともに,同年3月26日付けで手続補正がされ,その後当審において,平成21年8月7日付けで審尋がされ,同年10月6日に回答書が提出されたものである。 第2 平成19年3月26日付けの手続補正(以下「本件補正」という。)の却下について [補正却下の決定の結論] 本件補正を却下する。 [理由] 1 本件補正の内容 本件補正は,特許請求の範囲と発明の詳細な説明を補正するものであり,特許請求の範囲については,以下のとおりである。 ＜補正事項1＞ 補正前の請求項1を次のように補正して,補正後の請求項1とする。 ・ 補正前の請求項1の「第1のソース領域及びドレイン領域と,」を, 「それぞれ高不純物密度の拡散層と前記高不純物密度の拡散層の両端に配置された低不純物密度の拡散層からなる第1のソース領域及びドレイン領域と,」 に補正する。 ・ 補正前の請求項1の「前記第1の制御ゲート電極,前記第2のソース領域及びドレイン領域,及び前記第2のゲート領域はシリサイド化され,かつ前記第1のゲート領域もしくは前記第1のソース領域及びドレイン領域の一部分の何れかがシリサイド化される」を, 「前記第1の制御ゲート電極,前記第2のソース領域及びドレイン領域,及び前記第2のゲート領域はシリサイド化され,かつ 前記第1のゲート領域は,シリサイド化され, もしくは前記第1のソース領域及びドレイン領域の前記高不純物密度の拡散層はシリサイド化される」 に補正する。 ＜補正事項2＞ 補正前の請求項1に係る発明を分割して,新たに,補正後の請求項2とする。 「【請求項2】 第1の制御ゲート電極と,前記第1の制御ゲート電極と隣接する浮遊ゲート電極とを備えるメモリセルトランジスタからなるセルアレイ領域と, それぞれ高不純物密度の拡散層と前記高不純物密度の拡散層の両端に配置された低不純物密度の拡散層からなる第1のソース領域及びドレイン領域と,前記第1のソース領域及びドレイン領域間に配置される第1のゲート領域とを備える高電圧トランジスタを含む高電圧回路領域と, 第2のソース領域及びドレイン領域と,前記第2のソース領域及びドレイン領域間に配置される第2のゲート領域と を備える低電圧トランジスタを含む低電圧回路領域 とを半導体チップ上に備え, 前記第1の制御ゲート電極,前記第2のソース領域及びドレイン領域,及び前記第2のゲート領域はシリサイド化され,かつ 前記第1のゲート領域は,シリサイド化され, かつ前記第1のソース領域及びドレイン領域の前記高不純物密度の拡散層はシリサイド化されることを特徴とする不揮発性半導体記憶装置。」 ＜補正事項3＞ 補正前の請求項2を次のように補正して,補正後の請求項3とする。 ・ 補正前の請求項2の「第1のソース領域及びドレイン領域と,」を, 「それぞれ高不純物密度の拡散層と前記高不純物密度の拡散層の両端に配置された低不純物密度の拡散層からなる第1のソース領域及びドレイン領域と,」 に補正する。 ・ 補正前の請求項2の「前記第1の制御ゲート電極,前記第2のソース領域及びドレイン領域,及び前記第2のゲート領域はシリサイド化され,かつ前記第1のゲート領域もしくは前記第1のソース領域及びドレイン領域の一部分の何れかがシリサイド化される」を, 「前記第1の制御ゲート電極,前記第2のソース領域及びドレイン領域,及び前記第2のゲート領域はシリサイド化され,かつ 前記第1のゲート領域は,シリサイド化され, かつ前記第1のソース領域及びドレイン領域の前記高不純物密度の拡散層はシリサイド化される」 に補正する。 ＜補正事項4＞ 補正前の請求項2に係る発明を分割して,新たに,補正後の請求項4とする。 「【請求項4】 浮遊ゲート電極と,前記浮遊ゲート電極上に配置される絶縁層と,前記絶縁層を介して前記浮遊ゲート電極上に積層される第1の制御ゲート電極とを備えるメモリセルトランジスタからなるセルアレイ領域と, それぞれ高不純物密度の拡散層と前記高不純物密度の拡散層の両端に配置された低不純物密度の拡散層からなる第1のソース領域及びドレイン領域と,前記第1のソース領域及びドレイン領域間に配置される第1のゲート領域とを備える高電圧トランジスタを含む高電圧回路領域と, 第2のソース領域及びドレイン領域と,前記第2のソース領域及びドレイン領域間に配置される第2のゲート領域とを備える低電圧トランジスタを含む低電圧回路領域 とを半導体チップ上に備え,前記第1のゲート領域及び前記第2のゲート領域はいずれも単一層からなり, 前記第1の制御ゲート電極,前記第2のソース領域及びドレイン領域,及び前記第2のゲート領域はシリサイド化され,かつ 前記第1のゲート領域はシリサイド化され, かつ前記第1のソース領域及びドレイン領域の前記高不純物密度の拡散層はシリサイド化されることを特徴とする不揮発性半導体記憶装置。」 ＜補正事項5＞ 補正前の請求項3を次のように補正して,補正後の請求項5とする。 ・ 補正前の請求項3の「第2のソース領域及びドレイン領域と,」を, 「それぞれ高不純物密度の拡散層と前記高不純物密度の拡散層の両端に配置された低不純物密度の拡散層からなる第1のソース領域及びドレイン領域と,」 に補正する。 ・ 補正前の請求項3の「前記第1の制御ゲート電極,前記第2のソース領域及びドレイン領域,及び前記第3の制御ゲート電極はシリサイド化され,かつ前記第2の制御ゲート電極もしくは前記第1のソース領域及びドレイン領域の一部分の何れかがシリサイド化される」を, 「前記第1の制御ゲート電極,前記第2のソース領域及びドレイン領域,及び前記第3の制御ゲート電極はシリサイド化され,かつ 前記第2の制御ゲート電極はシリサイド化され, もしくは前記第1のソース領域及びドレイン領域の前記高不純物密度の拡散層はシリサイド化される」 に補正する。 ＜補正事項6＞ 補正前の請求項3に係る発明を分割して,新たに,補正後の請求項6とする。 「【請求項6】 浮遊ゲート電極と,前記浮遊ゲート電極上に配置される絶縁層と,前記絶縁層を介して前記浮遊ゲート電極上に積層される第1の制御ゲート電極とを備えるメモリセルトランジスタからなるセルアレイ領域と, それぞれ高不純物密度の拡散層と前記高不純物密度の拡散層の両端に配置された低不純物密度の拡散層からなる第1のソース領域及びドレイン領域と,前記第1のソース領域及びドレイン領域間に配置される第1のゲート領域と,前記第1のゲート領域上に配置される第2の制御ゲート電極とを備える高電圧トランジスタを含む高電圧回路領域と, 第2のソース領域及びドレイン領域と,前記第2のソース領域及びドレイン領域間に配置される第2のゲート領域と,前記第2のゲート領域上に配置される第3の制御ゲート電極を備える低電圧トランジスタを含む低電圧回路領域 とを半導体チップ上に備え, 前記第1の制御ゲート電極,前記第2のソース領域及びドレイン領域,及び前記第3の制御ゲート電極はシリサイド化され,かつ 前記第2の制御ゲート電極はシリサイド化され, かつ前記第1のソース領域及びドレイン領域の前記高不純物密度の拡散層はシリサイド化されることを特徴とする不揮発性半導体記憶装置。」 ＜補正事項7＞ 補正前の請求項4を次のように補正し,補正後の請求項7とする。 「【請求項7】 前記請求項1乃至請求項7のずれかに記載の不揮発性半導体記憶装置において, 前記第1のソース領域及びドレイン領域の前記高不純物密度の拡散層は,前記第1のソース領域及びドレイン領域のコンタクトと接続する領域であることを特徴とする不揮発性半導体記憶装置。」 ＜補正事項8＞ 補正前の請求項5を削除する。 2 補正目的の適否 ＜補正事項2,補正事項4及び補正事項6について＞ 特許法第17条の2第4項2号の規定は,請求項の発明特定事項を限定して,これを減縮補正することによって,当該請求項がそのままその補正後の請求項として維持されるという態様による補正を定めたものであって,一つの請求項に係る発明を複数の請求項に分割して新たな請求項を追加するというような態様による補正を予定しているものではない。(知財高裁平成17年4月25日判決 平成17年(行ケ)第10192号 参照。) 先に述べたように,本件補正に係る補正事項2,補正事項4及び補正事項6は,それぞれ補正前の請求項1?3に係る発明を複数の請求項に分割して新たな請求項2,請求項4及び請求項6とするものである。 そうすると,本件補正は,特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)2号に掲げる,特許請求の範囲の限定的減縮を目的とするものに該当しない。 また,補正事項2,補正事項4及び補正事項6は,特許法第17条の2第4項3号又は4号に掲げる,誤記の訂正又は明りょうでない記載の釈明のいずれにも該当しないことは明らかである。 したがって,その余の補正事項について検討するまでもなく,本件補正は,特許法第17条の2第4項に規定する要件を満たさない。 3 むすび 以上のとおり,本件補正は,特許法第17条の2第4項の規定に違反するので,同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。 第3 本願発明の新規性について 1 本願発明について 平成19年3月26日付けの手続補正書による手続補正は上記の通り却下されたので,本願の請求項1?5に係る発明は,平成18年3月24日付けの手続補正書に記載されたとおりのものであり,その請求項2の記載は,次のとおりである。(以下,本願請求項2に係る発明を「本願発明」という。) 「【請求項2】 浮遊ゲート電極と,前記浮遊ゲート電極上に配置される絶縁層と,前記絶縁層を介して前記浮遊ゲート電極上に積層される第1の制御ゲート電極とを備えるメモリセルトランジスタからなるセルアレイ領域と, 第1のソース領域及びドレイン領域と,前記第1のソース領域及びドレイン領域間に配置される第1のゲート領域とを備える高電圧トランジスタを含む高電圧回路領域と, 第2のソース領域及びドレイン領域と,前記第2のソース領域及びドレイン領域間に配置される第2のゲート領域とを備える低電圧トランジスタを含む低電圧回路領域 とを半導体チップ上に備え,前記第1のゲート領域及び前記第2のゲート領域はいずれも単一層からなり, 前記第1の制御ゲート電極,前記第2のソース領域及びドレイン領域,及び前記第2のゲート領域はシリサイド化され,かつ前記第1のゲート領域もしくは前記第1のソース領域及びドレイン領域の一部分の何れかがシリサイド化されることを特徴とする不揮発性半導体記憶装置。」 2 引用例の記載と引用発明 原査定の拒絶の理由に引用され,本願の出願前に日本国内で頒布された特開2000-269448号公報(以下「引用例」という。)には,図13とともに次の記載がある。(下線は当審で付加したもの。) ア 第2の実施の形態 「【0065】(第2の実施の形態)本発明の第2の実施の形態は,2層ゲート電極構造の不揮発性記憶素子で構築される不揮発性記憶回路と,相補型MISFETで構築される論理回路とを同一半導体基板に搭載した半導体装置を説明するものである。図6は本発明の第2の実施の形態に係る半導体装置の断面図である。 【0066】図6に示すように,第2の実施の形態に係る半導体装置の不揮発性記憶回路を構築する不揮発性記憶素子Qmは,p型ウエル領域31で形成されるチャネル形成領域,チャネル形成領域上のトンネル絶縁膜61,トンネル絶縁膜61上の電荷蓄積ゲート電極71,電荷蓄積ゲート電極71上の中間ゲート絶縁膜66,中間ゲート絶縁膜66上の制御ゲート電極75,ソース領域又はドレイン領域として使用される一対のn型半導体領域81を備えて構成される。すなわち,不揮発性記憶素子Qmはトンネル絶縁膜61上に形成された電荷蓄積ゲート電極71と電荷蓄積ゲート電極71上に中間ゲート絶縁膜66を介在させて形成された制御ゲート電極75とを有する2層ゲート電極構造のnチャネルMISFETで構成される。 (中略) 【0069】周辺領域1のnチャネルMISFETQn,周辺領域2のpチャネルMISFETQｐはそれぞれ第1の実施の形態に係る半導体装置の周辺領域1のnチャネルMISFETQn,周辺領域2のpチャネルMISFETQｐのそれぞれと実質的に同一構造で構成される。すなわち,周辺回路1のnチャネルMISFETQnは,p型ウエル領域32で形成されるチャネル形成領域,ゲート絶縁膜64,ゲート電極74,ソース領域及びドレイン領域として使用される一対のn型半導体領域84を備えて構成される。 (中略) 【0070】周辺領域2のpチャネルMISFETQｐは,n型ウエル領域33で形成されるチャネル形成領域,ゲート絶縁膜63,ゲート電極73,ソース領域及びドレイン領域として使用される一対のp型半導体領域83を備えて構成される。 (後略)」 イ 第3の実施の形態 「【0081】(第3の実施の形態)本発明の第3の実施の形態は,第1の実施の形態に係る半導体装置と同様に1層ゲート電極構造の不揮発性記憶素子で構築される不揮発性記憶回路と相補型MISFETで構築される論理回路とを同一半導体基板に搭載し,さらに高耐圧MISFETを搭載した半導体装置を説明するものである。図9は本発明の第3の実施の形態に係る半導体装置の断面図である。 【0082】図9に示すように,半導体装置は,前述の第1の実施の形態に係る半導体装置にさらに周辺領域3を備え,この周辺領域3に高耐圧のnチャネルMISFETQhが配設される。周辺領域3は,メモリセルアレイ領域と同様に,p型半導体基板1の主面部に形成されたn型ウエル領域2と,このn型ウエル領域2の主面部に形成されたp型ウエル領域34とを有する2重ウエル構造で形成され,p型ウエル領域34の主面にnチャネルMISFETQhが配設される。 【0083】すなわち,高耐圧のnチャネルMISFETQhは,素子間分離絶縁膜4で周囲を囲まれた領域内において,p型ウエル領域34で形成されたチャネル形成領域,チャネル形成領域上のゲート絶縁膜67,ゲート絶縁膜67上のゲート電極77,ソース領域及びドレイン領域として使用される一対のn型半導体領域87を備えて構成される。このnチャネルMISFETQhは,不揮発性記憶素子Qmの情報書込み動作又は情報消去動作に際して高電圧の書込み電圧又は消去電圧を供給するためのドライバトランジスタとして使用される。 」 ウ 第4の実施の形態 「【0099】(第4の実施の形態)本発明の第4の実施の形態は,第2の実施の形態に係る半導体装置の2層ゲート電極構造の不揮発性記憶素子で構築される不揮発性記憶回路と相補型MISFETで構築される論理回路とを同一半導体基板に搭載し,さらに第3の実施の形態に係る半導体装置の高耐圧MISFETを搭載した半導体装置を説明するものである。図12は本発明の第4の実施の形態に係る半導体装置の断面図である。 【0100】図12に示すように,半導体装置において,メモリセルアレイ領域にはトンネル絶縁膜61上の電荷蓄積ゲート電極71とこの電荷蓄積ゲート電極71上に中間ゲート電極66を介在させて形成された制御ゲート電極75とを有する2層ゲート電極構造の不揮発性記憶素子Qmが配設され,周辺領域3には高耐圧のnチャネルMISFETQhが配設される。 」 エ 第5の実施の形態 「【0103】(第5の実施の形態)本発明の第5の実施の形態は,第4の実施の形態に係る半導体装置の動作速度の高速化を向上させるためのものである。図13は本発明の第5の実施の形態に係る半導体装置の断面図である。 【0104】図13に示すように,第5の実施の形態に係る半導体装置においては,メモリセルアレイ領域の不揮発性記憶素子Qm,周辺領域1のnチャネルMISFETQn,周辺領域2のpチャネルMISFETQｐ,周辺領域3の高耐圧のnチャネルMISFETQhのそれぞれにサリサイド構造が採用される。すなわち,不揮発性記憶素子Qmの制御ゲート電極75上にはシリサイド電極75S,n型半導体領域81上にはシリサイド電極81Sのそれぞれが形成される。同様に,nチャネルMISFETQnのゲート電極74にはシリサイド電極74S,n型半導体領域84上にはシリサイド電極84S,pチャネルMISFETQｐのゲート電極73上にはシリサイド電極73S,p型半導体領域83上にはシリサイド電極83Sがそれぞれ形成される。高耐圧のnチャネルMISFETQhのゲート電極77上にはシリサイド電極77S,n型半導体領域87上にはシリサイド電極87Sがそれぞれ形成される。 (後略)」 オ 図13について ・ 図13には,不揮発性記憶素子Qmが半導体基板(1)上のメモリセルアレイ領域に形成され,論理回路を構築する相補型MISFETを構成するnチャネルMISFETQn及びpチャネルMISFETQｐが,それぞれ上記半導体基板(1)上の周辺領域1及び周辺領域2に形成され,上記不揮発性記憶素子Qmの情報書込み動作又は情報消去動作に際して高電圧の書込み電圧又は消去電圧を供給するためのドライバトランジスタとして使用される高耐圧のnチャネルMISFETQhが上記半導体基板(1)上の周辺領域3に形成されることが示されている。 ・ 上記nチャネルMISFETQnのゲート電極(74),上記pチャネルMISFETQｐのゲート電極(73),及び上記高耐圧のnチャネルMISFETQhのゲート電極(77)がいずれも単一層からなることは,図13から明らかである。 以上によれば,引用例には,次の発明(以下「引用発明」という。)が記載されている。 「電荷蓄積ゲート電極(71)と,上記電荷蓄積ゲート電極(71)上に配置される中間ゲート絶縁膜(66)と,上記中間ゲート絶縁膜(66)を介して上記電荷蓄積ゲート電極(71)上に積層される制御ゲート電極(75)とを備える,2層ゲート電極構造のnチャネルMISFETである不揮発性記憶素子Qmからなるメモリセルアレイ領域と, ソース領域及びドレイン領域として使用される一対のn型半導体領域(87)と,上記一対のn型半導体領域(87)間に配置されるゲート電極(77)とを備える,上記不揮発性記憶素子Qmの情報書込み動作又は情報消去動作に際して高電圧の書込み電圧又は消去電圧を供給するためのドライバトランジスタとして使用される高耐圧のnチャネルMISFETQhを含む周辺領域3と, ソース領域及びドレイン領域として使用される一対のn型半導体領域(84)及び一対のp型半導体領域(83)と,上記一対のn型半導体領域(84)間及び上記一対のp型半導体領域(83)間にそれぞれ配置されるゲート電極(74)及びゲート電極(73)とを備える,論理回路を構築する相補型MISFETを構成するnチャネルMISFETQn及びpチャネルMISFETQｐを含む周辺領域1及び周辺領域2 とを半導体基板(1)上に備え,上記ゲート電極(77),上記ゲート電極(74)及びゲート電極(73)はいずれも単一層からなり, 上記制御ゲート電極(75),上記一対のn型半導体領域(84)及び一対のp型半導体領域(83),並びに上記ゲート電極(74)及びゲート電極(73)はシリサイド化され,かつ上記ゲート電極(77)はシリサイド化される半導体装置。」 3 対比・判断 (1) 次に本願発明と引用発明とを対比する。 ア 引用発明の「電荷蓄積ゲート電極(71)」,「中間ゲート絶縁膜(66)」,「制御ゲート電極(75)」,「2層ゲート電極構造のnチャネルMISFETである不揮発性記憶素子Qm」及び「メモリセルアレイ領域」は,それぞれ,本願発明の「浮遊ゲート電極」,「絶縁層」,「第1の制御ゲート電極」,「メモリセルトランジスタ」及び「セルアレイ領域」 に相当する。 イ 本願明細書の発明の詳細な説明には,本願発明の「高電圧回路領域」及び「低電圧回路領域」について,次のように記載されている。 「【0018】 (第1の実施の形態) ?全体平面パターンブロック構成? 本発明の第1の実施の形態に係る不揮発性半導体記憶装置の模式的ブロック構成は,例えば,図1に示すように,半導体チップ150上に配置されたセルアレイ領域120と,高電圧回路領域90と,低電圧回路領域80と,低電圧回路と高電圧回路と抵抗素子領域との混在からなるその他の回路領域100とを備える。高電圧回路領域90はセルアレイ領域120に対して書き込み電圧Vpgm,消去電圧Verase等の電源電圧に比べて相対的に高い電圧パルスを印加するための回路である。低電圧回路領域80はCMOS等の論理回路であり,相対的に高速・低消費電力性能が要求される回路領域である。」 上記の記載によれば,本願発明の「高電圧回路領域」は,「セルアレイ領域120に対して書き込み電圧Vpgm,消去電圧Verase等の電源電圧に比べて相対的に高い電圧パルスを印加するための回路」を構築するトランジスタを含む領域を意味すると解されるので,引用発明の「上記不揮発性記憶素子Qmの情報書込み動作又は情報消去動作に際して高電圧の書込み電圧又は消去電圧を供給するためのドライバトランジスタとして使用される高耐圧のnチャネルMISFETQh」,及び該「高耐圧のnチャネルMISFETQh」を含む「周辺領域3」は,それぞれ,本願発明の「高電圧トランジスタ」及び「高電圧回路領域」に相当する。 また,引用発明の上記「高耐圧のnチャネルMISFETQh」が備える「ソース領域及びドレイン領域として使用される一対のn型半導体領域(87)」及び「ゲート電極(77)」は,それぞれ,本願発明の上記「高電圧トランジスタ」が備える「第1のソース領域及びドレイン領域」及び「第1のゲート領域」に相当する。 ウ 上記イで摘記した本願明細書の発明の詳細な説明の記載によれば,本願発明の「低電圧回路領域」は,「CMOS等の論理回路」を構築するトランジスタを含む領域を意味すると解されるので,引用発明の「論理回路を構築する相補型MISFETを構成するnチャネルMISFETQn及びpチャネルMISFETQｐ」,及び該「nチャネルMISFETQn及びpチャネルMISFETQｐ」を含む「周辺領域1及び周辺領域2」は,それぞれ,本願発明の「低電圧トランジスタ」及び「低電圧回路領域」に相当する。 また,引用発明の上記「nチャネルMISFETQn及びpチャネルMISFETQｐ」が備える「ソース領域及びドレイン領域として使用される一対のn型半導体領域(84)及び一対のp型半導体領域(83)」,及び「ゲート電極(74)及びゲート電極(73)」は,それぞれ,本願発明の上記「低電圧トランジスタ」が備える「第2のソース領域及びドレイン領域」,及び「第2のゲート領域」に相当する。 エ 引用発明の「半導体基板(1)」は,引用発明の「半導体チップ」に相当する。 オ 本願発明の「前記第1のゲート領域もしくは前記第1のソース領域及びドレイン領域の一部分の何れかがシリサイド化される」とは,「第1のゲート領域」もしくは「第1のソース領域及びドレイン領域の一部分」の何れかがシリサイド化されることを意味し,引用発明において,「高耐圧のnチャネルMISFETQh」(本願発明の「高電圧トランジスタ」に相当。)が備える「ゲート電極(77)」(本願発明の「第1のゲート領域」に相当。)がシリサイド化されているので,引用発明の「上記ゲート電極(77)はシリサイド化される」は,本願発明の「前記第1のゲート領域もしくは前記第1のソース領域及びドレイン領域の一部分の何れかがシリサイド化される」場合を包含する。 カ 引用発明の「半導体装置」は「不揮発性記憶素子Qm」を「半導体基板(1)」上に備えたものであるので,引用発明の「半導体装置」は,本願発明の「不揮発性半導体記憶装置」に相当する。 (2)そうすると,本願発明と引用発明(引用例に記載された発明)とは, 「浮遊ゲート電極と,前記浮遊ゲート電極上に配置される絶縁層と,前記絶縁層を介して前記浮遊ゲート電極上に積層される第1の制御ゲート電極とを備えるメモリセルトランジスタからなるセルアレイ領域と, 第1のソース領域及びドレイン領域と,前記第1のソース領域及びドレイン領域間に配置される第1のゲート領域とを備える高電圧トランジスタを含む高電圧回路領域と, 第2のソース領域及びドレイン領域と,前記第2のソース領域及びドレイン領域間に配置される第2のゲート領域とを備える低電圧トランジスタを含む低電圧回路領域 とを半導体チップ上に備え,前記第1のゲート領域及び前記第2のゲート領域はいずれも単一層からなり, 前記第1の制御ゲート電極,前記第2のソース領域及びドレイン領域,及び前記第2のゲート領域はシリサイド化され,かつ前記第1のゲート領域もしくは前記第1のソース領域及びドレイン領域の一部分の何れかがシリサイド化される不揮発性半導体記憶装置。」 である点で一致し,結局,両者は同一発明であることに帰着する。 4 小括 したがって,本願発明は,引用例に記載された発明である。 第4 結言 以上のとおり,本願発明は,特許法第29条第1項3号に掲げる発明に該当し,特許法第29条第1項の規定により特許を受けることができないから,その余の請求項について検討するまでもなく,本願は拒絶されるべきものである。 よって,結論のとおり審決する。 |
| 審理終結日 | 2009-12-10 |
| 結審通知日 | 2009-12-15 |
| 審決日 | 2009-12-28 |
| 出願番号 | 特願2003-435825(P2003-435825) |
| 審決分類 |
P
1
8・
57-
Z
(H01L)
P 1 8・ 113- Z (H01L) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 井原 純 |
| 特許庁審判長 |
河口 雅英 |
| 特許庁審判官 |
相田 義明 近藤 幸浩 |
| 発明の名称 | 不揮発性半導体記憶装置 |
| 代理人 | 三好 秀和 |