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| 審決分類 |
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L 審判 査定不服 2項進歩性 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1216051 |
| 審判番号 | 不服2007-8582 |
| 総通号数 | 126 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2010-06-25 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2007-03-26 |
| 確定日 | 2010-05-06 |
| 事件の表示 | 平成11年特許願第120595号「炭化珪素静電誘導トランジスタおよびその製造方法」拒絶査定不服審判事件〔平成12年11月7日出願公開,特開2000-312008〕について,次のとおり審決する。 |
| 結論 | 本件審判の請求は,成り立たない。 |
| 理由 |
第1 手続の経緯 本願は,平成11年4月27日の出願であって,平成19年2月27日付けで拒絶査定がされ,これに対し,平成19年3月26日に審判の請求がされ,同日に手続補正書が提出されたものである。 第2 平成19年3月26日に提出された手続補正書による補正(以下「本件補正」という。)についての補正却下の決定 [補正却下の決定の結論] 本件補正を却下する。 [理由] 1 本件補正の内容 本件補正は,特許請求の範囲の請求項1の補正を含むものであるところ,請求項1の本件補正前後の記載は,次のとおりである。 (補正前) 【請求項1】 「炭化珪素からなる,第一導電型ドリフト層と,該第一導電型ドリフト層上にトレンチ構造により分離された第二導電型第一のゲート領域と,該第一のゲート領域上部に設けられた第一導電型チャネル層と第二導電型第二のゲート領域を含み,前記第一導電型チャネル層はエピタキシャル成長により形成された厚さが0.2?3μmの層からなり,前記第一導電型ドリフト層と前記トレンチ構造底部において接触し,前記トレンチ構造側壁部において,前記第一導電型チャネル層は前記第二導電型第一のゲート領域と前記第二導電型第二のゲート領域によりサンドイッチ状に挟まれた構造を有し,前記チャネル層を流れる電流を制限すべく前記第一のゲート領域および第二のゲート領域に同一の電圧を印加する手段を設けたことを特徴とする炭化珪素静電誘導トランジスタ。」 (補正後)(下線部は補正か所) 【請求項1】 「炭化珪素からなる第一導電型ドリフト層と,該第一導電型ドリフト層上にトレンチ構造により分離された第二導電型第1のゲートの領域と,該第1のゲートの領域上部に第一導電型チャネル層と第二導電型第2のゲートの領域がこの順に設けられ,前記第一導電型ドリフト層と第一導電型チャネル層は前記トレンチ構造底部で接触し,該トレンチ構造側壁部で前記第一導電型チャネル層は前記第二導電型第1のゲートの領域と前記第二導電型第2のゲートの領域によりサンドイッチ状に挟まれた構造を有する炭化珪素静電誘導トランジスタにおいて,前記第1のゲートはエピタキシャル成長により形成された5×10^(17)?5×10^(19)cm^(-3)の濃度で0.5?5μmの厚さからなる領域であり,前記第一導電型チャネル層はエピタキシャル成長により形成された1×10^(15)?5×10^(17)cm^(-3)の濃度で0.2?3μmの厚さからなる層であり,前記第一導電型チャネル層を流れる電流を制限すべく前記第1のゲートの領域および前記第2のゲートの領域に同一の電圧を印加する手段を設け,前記同一の電圧を印加する手段が,前記第1のゲートの領域と前記第2のゲートの領域とを外部電極または同一導電型領域のいずれかによって電気的に短絡する手段からなることを特徴とする炭化珪素静電誘導トランジスタ。」 2 補正目的の適否 (1)請求項1についての補正内容は,炭化珪素静電誘導トランジスタを構成する第1のゲートの領域及び第一導電型チャネル層について,それらの厚さ,不純物濃度等を限定したものと理解できるから,平成18年法律55号改正附則3条1項によりなお従前の例によるとされる同法による改正前の特許法17条の2第4項2号に掲げる特許請求の範囲の限定的減縮に該当するといえる。 (2)そこで,次に,上記補正内容が,同特許法17条の2第5項において準用する特許法126条5項の規定(独立特許要件)を満たすかどうかについて検討する。 3 独立特許要件(容易想到性) (1)補正発明 本件補正後の特許請求の範囲の請求項1を再掲すると,次のとおりである(以下,補正後の請求項1に係る発明を「本願補正発明」という。)。 「炭化珪素からなる第一導電型ドリフト層と,該第一導電型ドリフト層上にトレンチ構造により分離された第二導電型第1のゲートの領域と,該第1のゲートの領域上部に第一導電型チャネル層と第二導電型第2のゲートの領域がこの順に設けられ,前記第一導電型ドリフト層と第一導電型チャネル層は前記トレンチ構造底部で接触し,該トレンチ構造側壁部で前記第一導電型チャネル層は前記第二導電型第1のゲートの領域と前記第二導電型第2のゲートの領域によりサンドイッチ状に挟まれた構造を有する炭化珪素静電誘導トランジスタにおいて,前記第1のゲートはエピタキシャル成長により形成された5×10^(17)?5×10^(19)cm^(-3)の濃度で0.5?5μmの厚さからなる領域であり,前記第一導電型チャネル層はエピタキシャル成長により形成された1×10^(15)?5×10^(17)cm^(-3)の濃度で0.2?3μmの厚さからなる層であり,前記第一導電型チャネル層を流れる電流を制限すべく前記第1のゲートの領域および前記第2のゲートの領域に同一の電圧を印加する手段を設け,前記同一の電圧を印加する手段が,前記第1のゲートの領域と前記第2のゲートの領域とを外部電極または同一導電型領域のいずれかによって電気的に短絡する手段からなることを特徴とする炭化珪素静電誘導トランジスタ。」 (2)引用例の記載と引用発明 (2-1)引用例とその記載内容 原査定の拒絶の理由に引用された,本願の出願前に日本国内において頒布された刊行物である,特開昭53-104182号公報(以下「引用例」という。)には,第1図及び第2図a,b,cとともに,次の記載がある(下線は当審で付加したもの)。 ・「発明の詳細な説明 この発明は,縦形接合ゲート電界効果トランジスタに関し,更に詳しくは,縦形導電チャンネルの幅方向に不均一に不純物濃度分布を定めてオン抵抗を低減するとともに種々のカットオフ特性を得るようにした縦形接合ゲート電界効果トランジスタに関する。」(2頁左上欄7?13行) ・「この発明の1つの目的は,オン抵抗を低減するとともに種々のカットオフ特性を容易に得ることのできる新規な縦形接合電界効果トランジスタを提供することにある。 この発明の他の目的は,ピンチオフ又はカットオフ電圧の低減とオン抵抗の低減とを両立させうる新規な縦形接合電界効果トランジスタを提供することにある。」(2頁右下欄1?8行) ・「第1図は,この発明の一実施例による縦形接合FETの要部断面を示すものであり,10Aは,ドレイン用n^(+)型半導体層10,ドレイン用n^(-)型半導体層12,ゲート用ｐ型半導体層14a,14bを含む例えばシリコンからなる半導体基板である。この基板10Aは例えばn^(-)型シリコン基板の一方の主面にドナー不純物を拡散してn^(+)型層10に対応するn^(+)型層を形成するとともに反対側の主面上にエピタキシャル成長法によりｐ型層14a,14bに対応するｐ型層を形成することにより準備されうる。ｐ型層14a,14bとn^(-)型層12との間には基板主面にほぼ平行なｐn接合J1が形成されている。基板10Aの表面には,断面V字状のゲート溝16がメッシュ状あるいはストライプ状のような所定のゲートパターンに対応した平面パターンで形成されており,16AはこのV字状溝16の内壁面を示すものである。この内壁面16Aに沿って且つ実質的に平行に延長するn型チャンネル拡散領域18及びｐ^(+)型ゲート拡散領域20が設けられ,ｐ型半導体層14aとn型チャンネル拡散領域18との間にはｐn接合J2bが,さらにｐ^(+)型ゲート拡散領域20とn型チャンネル拡散領域18との間にはｐn接合J3がそれぞれ規定されている。ｐn接合J2a,J2bは,ドレイン用n^(-)型半導体層12とゲート用ｐ型半導体層14a,14bとの間にそれぞれ形成されるｐn接合J1に交叉するようにV字状溝16の内壁面16Aに平行に延長しており,またn型チャンネル拡散領域18はV字状溝16の最深部下方でn^(-)型半導体層12に接続されている。V字状溝の内壁面16Aをおおって例えばシリコンオキサイドなどからなる絶縁膜24が被着され,それにより溝内面がパッシベーションされている。n型不純物が高濃度にドープされた多結晶シリコンからなるソース用n^(+)型半導体層22a,22bが基板表面においてV字状溝16の両側に形成されており,これらの層22a,22bはそれぞれｐ型層14a,14bにｐn接合を介して隣接するとともに,n型チャンネル拡散領域18のチャンネル部分Ch1,Ch2にそれぞれオーミック接触されている。接続手段26がn^(+)型層22a,22bを相互接続し,この接続手段26にはソース端子Sが結合されている。ｐ^(+)型ゲート拡散領域20には第1のゲート端子G1が結合され,所望により,ｐ型層14a及び14bには第2のゲート端子G2が結合されている。代替的には,ｐ^(+)型拡散領域20をｐ型層14a及び14bに連続させて形成することによりいずれか一方のゲート端子を省略するようにしてもよい。基板下面のn^(+)型層10にはドレイン端子Dが結合されている。 上記した構造のFETにおいては,主ゲート接合としてのｐn接合J3を(所望により副ゲートｐn接合J2a,Jb2をも)ゲートG1-ソースS間に印加される制御電圧に応じて逆方向にバイアスして接合空乏層の広がりを制御することにより,ソースS-ドレインD間にチャンネル部分Ch1,Ch2を介して流れるキャリア流を制御することができる。」(3頁右上欄6行?4頁左上欄3行) ・「第1図のFETは,断面V字状の溝の内壁面16Aに沿って平行に且つ直線的に接合J1,J2,J3が延長する構造になっているので,1つの半導体チップに微細なゲート・チャンネル部分を多数配置して電流容量を増大させることができ,チップ利用効率を高めるうるものである。また,チャンネル部分Ch1,Ch2はそれ自体ソース,ゲート又はドレイン領域とは独立にその寸法や不純物濃度を決定できるので,変換コンダクタンスの増大や低雑音化を図ることと,ソース,ゲート,ドレインの直列抵抗を減少させ且つドレイン耐圧を高めることなどとは矛盾しなくなり,この種のFETの性能向上を図ることが可能になるとともにその設計が大幅に簡略化される。 なお,上記実施例において,断面V字状のゲート溝16は,実質的に(100)結晶面を呈するシリコン基板を基板10Aとして使用し,これに異方性エッチング処理を適用することにより簡単に且つ再現性よく形成することができる。」(4頁右上欄6行?同左下欄4行) ・「第2a?第2c図は,ゲート構造の変形例を示すもので,第1図におけると同一符号は同一部分を示す。第2a図の例は,ゲート溝を設けずに選択的2重拡散法によりn型チャンネル拡散領域18及びｐ^(+)型ゲート拡散領域20を形成したものであり,第2b図の例は,断面半円状のゲート溝16’を設けた後,同様な方法で同様な領域18,20を形成したものであり,さらに第2c図の例は断面U字状のゲート溝16’’を設けた後,同様な方法で同様な領域18,20を形成したものである。いずれの例の場合にも,実質的に基板の厚さ方向に延長するチャンネル部分Ch1,Ch2の不純物濃度は主ゲートｐn接合J3からチャンネル幅方向にはなれるにつれて漸減するように不均一な分布になっており,ピンチオフ電圧の低減を図るとともにオン抵抗の低減を図ることができる。なお,第2c図に示すような断面U字状のゲート溝16’’は,実質的に(110)結晶面を呈するシリコン基板を基板10Aとして使用し,これに異方性エッチング処理を適用することにより容易に且つ歩留りよく形成することができる。 図示の実施例では,ｐn接合J3を主ゲート接合としたが,ｐn接合J2a,J2bからｐn接合J3に向けて漸減する不純物濃度勾配をもつようにチャンネルCh1,Ch2の不純物濃度分布を定めるならば,ｐn接合J2a,J2bの少なくとも一方を主ゲート接合にすることができる。」(4頁左下欄5行?右下欄11行) 図1,図2b,2cと,図面の簡単な説明の記載から,断面V字ないしU字状溝(凹部)16,16’,16’’は,ドレイン用n^(-)型半導体層12と,層12上に設けられていることが分かる。 また,ゲート用ｐ型半導体層14a,14bの上にn型チャンネル拡散領域18があり,その上に,ｐ^(+)型ゲート拡散領域20があることが分かる。 チャンネル部分Ch1,Ch2は,n型チャンネル拡散領域18のゲート用ｐ型半導体層14a,14bとｐ^(+)型ゲート拡散領域20とで挟まれた部分に形成されている。 そして,ゲート用ｐ型半導体層14aと14bは,層12上に設けられた断面V字ないしU字状溝(凹部)16,16’,16’’により隔てられている。 (2-2)引用発明 上記によれば,引用例には,次の縦形接合ゲート電界効果トランジスタ(以下「引用発明」という。)が開示されている。 「シリコンからなるドレイン用n^(-)型半導体層12と,層12上に設けられた断面V字ないしU字状溝(凹部)16,16’,16’’と,当該溝により隔てられたゲート用ｐ型半導体層14a,14bと,ゲート用ｐ型半導体層14a,14bの上に設けられたn型チャンネル拡散領域18と,n型チャンネル拡散領域18上に設けられたｐ^(+)型ゲート拡散領域20とを有し,n型チャンネル拡散領域18は断面V字ないしU字状溝16,16’,16’’の最深部下方でn^(-)型半導体層12に接続されており,n型チャンネル領域18のゲート用ｐ型半導体層14a,14bとｐ^(+)型ゲート拡散領域20とで挟まれた部分に,断面V字ないしU字状溝16の内壁面16Aに沿って平行かつ直線的な構造を有するチャンネル部分Ch1,Ch2が形成されるようなされた,縦形接合ゲート電界効果トランジスタ。」 (3)対比 ア 引用発明の「ドレイン用n^(-)型半導体層12」は,本願補正発明の「第一導電型ドリフト層」に相当する。 イ 引用発明の「ゲート用ｐ型半導体層14a,14b」,「ｐ^(+)型ゲート拡散領域20」及び「n型チャンネル拡散領域18」は,それぞれ,本願補正発明の「第二導電型第1のゲートの領域」,「第二導電型第2のゲートの領域」及び「第一導電型チャネル層」に相当する。 ウ 引用例では,「静電誘導トランジスタ」との表現は用いられていないが,引用発明は縦形接合ゲート電界効果トランジスタであり,また,引用例において,「上記した構造のFETにおいては,主ゲート接合としてのｐn接合J3を(所望により副ゲートｐn接合J2a,Jb2をも)ゲートG1-ソースS間に印加される制御電圧に応じて逆方向にバイアスして接合空乏層の広がりを制御することにより,ソースS-ドレインD間にチャンネル部分Ch1,Ch2を介して流れるキャリア流を制御することができる。」と説明されていることからみて,引用発明も,「第一導電型チャネル層を流れる電流を制限すべく前記第1のゲートの領域および前記第2のゲートの領域」に「電圧を印加する手段を設け」た「静電誘導トランジスタ」である点で,本願補正発明と共通する。 エ 引用例の「この内壁面16Aに沿って且つ実質的に平行に延長するn型チャンネル拡散領域18及びｐ^(+)型ゲート拡散領域20が設けられ,ｐ型半導体層14aとn型チャンネル拡散領域18との間にはｐn接合J2bが,さらにｐ^(+)型ゲート拡散領域20とn型チャンネル拡散領域18との間にはｐn接合J3がそれぞれ規定されている。ｐn接合J2a,J2bは,ドレイン用n^(-)型半導体層12とゲート用ｐ型半導体層14a,14bとの間にそれぞれ形成されるｐn接合J1に交叉するようにV字状溝16の内壁面16Aに平行に延長しており」との記載から,引用発明のチャネル構造は,断面V字ないしU字溝(凹部)の側壁に沿って,ゲート用ｐ型半導体層14a,14bとｐ^(+)型ゲート拡散領域20によりサンドイッチ上に挟まれた構造となっていることが分かる。したがって,引用発明も,「該トレンチ構造側壁部で前記第一導電型チャネル層は前記第二導電型第1のゲートの領域と前記第二導電型第2のゲートの領域によりサンドイッチ状に挟まれた構造を有する」といえるから,この点で,本願補正発明と共通する。 オ 引用発明の「断面V字ないしU字状溝(凹部)」と本願補正発明の「トレンチ構造」とを対比すると,どちらも凹状の構造である点で共通するといえる。もっとも,引用例の記載によれば,引用発明では,凹部に不純物を拡散することによってサンドイッチ状に挟まれたチャネル層を形成しているのに対し,本願の明細書の記載によれば,本願補正発明では,トレンチ(溝)にエピタキシャル成長をすることにより,サンドイッチ状に挟まれた構造としている点で,相違が認められる。なお,引用発明においても,「ゲート用ｐ型半導体層14a,14b」は,エピタキシャル成長により形成されている。 カ 引用発明も,上記オの製造方法の違いを別にすれば,「ゲート用ｐ型半導体層14a,14b」の上に「n型チャンネル拡散領域18」と「ｐ^(+)型ゲート拡散領域20」とがこの順に設けられるといえるから,「第1のゲートの領域上部に第一導電型チャネル層と第二導電型第2のゲートの領域がこの順に設けられ」る点で,本願補正発明と共通する。 キ 引用発明の「n型チャンネル拡散領域18は断面V字ないしU字状溝16,16’,16’’の最深部下方でn^(-)型半導体層12に接続され」ている構成と,本願補正発明の「第一導電型ドリフト層と第一導電型チャネル層は前記トレンチ構造底部で接触し」ている構成は,「物」の発明である「縦形接合ゲート電界効果トランジスタ」の構成としては同じことであり,どちらも,凹部の壁面に平行に設けられたチャネル層が,凹部下方でドリフト層に接触していること(チャネルがドリフト層まで貫通していること)を表現したものと理解できる。 ク 「シリコン」も「炭化珪素」も,ともに「半導体」である。 そうすると,本願補正発明と引用発明の一致点及び相違点は,次のとおりとなる。 《一致点》 「半導体からなる第一導電型ドリフト層と,該第一導電型ドリフト層上に凹部により隔てられた第二導電型第1のゲートの領域と,該第1のゲートの領域上部に第一導電型チャネル層と第二導電型第2のゲートの領域がこの順に設けられ,前記第一導電型ドリフト層と第一導電型チャネル層は前記凹部下方で接触し,該凹部側壁に沿って前記第一導電型チャネル層は前記第二導電型第1のゲートの領域と前記第二導電型第2のゲートの領域によりサンドイッチ状に挟まれた構造を有する静電誘導トランジスタにおいて,前記第1のゲートはエピタキシャル成長により形成される領域であり,前記第一導電型チャネル層を流れる電流を制限すべく前記第1のゲートの領域および前記第2のゲートの領域に電圧を印加する手段を設けた,静電誘導トランジスタ。」 《相違点》 《相違点1》 本願補正発明では,静電誘導トランジスタを構成する半導体が「炭化珪素」であるのに対し,引用発明では,「シリコン」である点。 《相違点2》 第1のゲート領域とチャネル層について 本願補正発明では,「第1のゲート」だけでなく,「第一導電型チャネル層」もエピタキシャル成長により形成されたものであり,「第1のゲート」は,「5×10^(17)?5×10^(19)cm^(-3)の濃度で0.5?5μmの厚さからなる領域」とされ,「第一導電型チャネル層」はエピタキシャル成長により形成された「1×10^(15)?5×10^(17)cm^(-3)の濃度で0.2?3μmの厚さからなる層」とされているのに対し,引用発明では,「第1のゲート」の不純物濃度と厚さについては教示がなく,「第一導電型チャネル層」は不純物拡散により形成されたものであり,不純物濃度と厚さについては教示がない点。 《相違点3》 上記(3)オで述べたように,引用発明の「断面V字ないしU字状溝(凹部)」と本願補正発明の「トレンチ構造」とは,どちらも凹状の構造である点で共通するが,引用発明では,凹部に不純物を拡散することによってチャネル層を形成しているのに対し,本願補正発明では,トレンチ(溝)にエピタキシャル成長をすることにより,チャネル層を形成しているため,引用発明は,本願補正発明のように「トレンチ構造により分離された第二導電型第1のゲートの領域と,該第1のゲートの領域上部に第一導電型チャネル層と第二導電型第2のゲートの領域がこの順に設けられ,前記第一導電型ドリフト層と第一導電型チャネル層は前記トレンチ構造底部で接触し」ている,とは言えない点。 《相違点4》 第1のゲートの領域と第2のゲートの領域の関係 本願補正発明では,「第1のゲートの領域および第2のゲートの領域に同一の電圧を印加する手段」が設けられており,「前記同一の電圧を印加する手段が,前記第1のゲートの領域と前記第2のゲートの領域とを外部電極または同一導電型領域のいずれかによって電気的に短絡する手段からなる」ものであるのに対し,引用発明では,第1のゲートの領域と第2のゲートの領域が設けられ,第1又は第2のゲートの一方又は両方に電圧を印加してチャネル層を流れる電流を制限するようにすることは明記されているものの,同一の電圧を印加することについては,教示がない点。 (4)相違点についての検討 (4-1)炭化珪素(シリコンカーバイド,SiC)からなる縦型電界効果半導体素子についての一般的技術水準について 以下の周知例1?5の記載から,炭化珪素は,シリコンと比べてバンドギャップが大きく,化学的にも安定なため,高耐圧,高温動作を要する縦型電界効果トランジスタの材料として期待されていたこと,炭化珪素はシリコンに比べて微細加工が容易でなく,また,不純物の拡散速度(拡散係数)もきわめて小さいため,シリコンに用いられているようなn型層やｐ型層の形成に拡散法を実質的に使用できない等の問題があるが,エピタキシャル成長法による成膜と,エッチング法による加工(トレンチの形成)との組合せにより,縦型電界効果トランジスタを構成する素子領域(ゲート領域,チャネル領域等)を形成することができること,以上は,本願の出願前に当業者の技術常識となっていたものと認められる。なお,周知例1?4は,原査定の拒絶の理由(拒絶査定)でも,周知例として引用されたものである。 周知例1(特開平10-341025号公報) ・「【0001】【発明の属する技術分野】本発明は,炭化ケイ素(SiC) を用いた縦形接合形電界効果トランジスタに関する。特に,大電力用電界効果トランジスタに関する。」 ・「【0003】電力トランジスタに要求されることは,第1にオフ時の耐圧が高く,第2にオン時のオン抵抗が低いことである。この点に関して,SiC半導体はその絶縁破壊電界がシリコン(Si)に比べ約1桁高いという物性を有する。このため,SiCを用いた電力トランジスタを完成させるには,シリコンを用いた電力トランジスタに比べてオン抵抗を大幅に低減させることが切に要求されている(Silicon Carbide and Related Materials 1995 Institute of Physics Publishing) 。」 ・「【0007】このように,このFETはチャネルが形成される基板1とｐn接合してチャネル幅を制御するゲート領域2が不純物拡散で形成されている。しかしながら,炭化ケイ素の場合には不純物の熱拡散速度が極めて遅く,不純物拡散が実質的に使用できないために,このSi-FETと同一構造を用いることができないという問題がある。又,不純物拡散に代えて,イオン注入法により上記構造のFETのゲート領域2を形成しようとしても,ゲート領域2を深い領域(＞500 nm)まで形成した場合にはｐ型層に多くの欠陥が残留し,チャネル幅の制御が可能なチャネルを有した上記構造の縦形接合形FETを形成することは極めて困難である。このような理由により炭化ケイ素を用いた縦形接合形FETは殆ど実現されていない。 【0008】従って,本発明は上記の課題を解決するために成されたものであり,その目的はチャネルにおけるキャリア移動度の大きい,従って,オン抵抗の小さい炭化ケイ素を用いた新規構造の縦形接合形電界効果トランジスタを提供するものである。」 ・「【0015】次に,上記構造のFETの製造方法について,図2?図10を参照して説明する。図2に示すように,基板8の上にドレイン層9を次の条件でエピタキシャル成長した。キャリアガスとしてH_(2)ガス,反応ガスとしてSiH_(4), C_(3)H_(8)ガス,n形不純物ガスとして窒素ガスが用いられた。成長温度は約1500℃である。ガスの流量は,H_(2)は10SLM ,SiH_(4)は2 SCCM,C_(3)H_(8)は1.2 SCCM,N_(2)は適宜加える。この場合の成長速度は1.5μm/hであった。このようにして,厚さ約10μm,不純物濃度1×10^(16)/cm^(3),n-SiCのドレイン層9が得られた。 【0016】次に,ドレイン層9の上にゲート層10を次の条件でエピタキシャル成長した。成長条件は,ドレイン層9の成長条件に対して,不純物ガスとしてトリメチルアルミニウム(TMA)を用いたことが異なる。これにより,厚さ1.5 μm,不純物濃度5 ×10^(17)/cm^(3),ｐ-SiC のゲート層10が得られた。次に,TMA の流量を増加し,他の成長条件はゲート層10と同一として,ベース層10の上に,厚さ300nm,不純物濃度1×10^(19)/cm^(3)のｐ-SiCから成るコンタクト層11が形成された。 【0017】次に,図2に示すように表面上に一様に形成されたコンタクト層11の上に,CVD法により一様にシリコン酸化膜17を約1μmの厚さに堆積した。次に,シリコン酸化膜17をパターニングした後,そのシリコン酸化膜17をマスク材とし,露出されたコンタクト層11をRIE法によりエッチングした。これにより,図3に示すように,ゲート層10に対するコンタクト層11が形成された。 【0018】次に,シリコン酸化膜17を除去した後,CVD法により,表面上一様に厚さ1μmにシリコン酸化膜18を堆積した。次に,溝30の厚さ方向であるｘ軸方向がゲート層10の<1-100> 方向となるように,シリコン酸化膜18をパターニングしてゲート層10の一部を露出させた。次に,シリコン酸化膜18をマスクとして,RIE法により露出されたゲート層10をエッチングして,(1-100) 面を側壁面とする溝30が,図4に示すように形成された。この溝30は,ゲート層10を完全に貫通し,ドレイン層9の上面を0.1 μm程度エッチングするように形成された。 【0019】次に,マスクとして用いられたシリコン酸化膜18を除去した後熱酸化し,その後,その熱酸化膜の除去を行った。次に,N_(2)ガスの流量を調整する他,ドレイン層9の形成条件と同1条件で,図5に示すように,表面上一様にn-SiC をエピタキシャル成長した。その後,CVD法によりシリコン酸化膜19を表面上一様に形成し,溝30及びその周辺部分とコンタクト層11の部分にシリコン酸化膜19が残るようにパターニングした。次に,そのシリコン酸化膜19をマスクとして,露出した下層のn-SiC をRIE法により除去した。これにより,図6に示すように,分離領域が形成される。 【0020】次に,シリコン酸化膜19を除去した後,再び,CVD法により酸化シリコン膜20を表面上一様に形成した。次に,溝30及びその周辺部分にシリコン酸化膜20が残るようにパターニングした。その酸化シリコン膜20をマスクとして露出した下層のn-SiC をRIE法により除去した。これにより,図7に示すように,溝30及び溝30の周辺部のゲート層10の表面上にn-SiC のT字形状のチャネル層12が形成された。 【0021】次に,シリコン酸化膜20を除去した後,表面上一様にシリコン酸化膜21を堆積し,チャネル層12の表面上の一部が露出するよに,シリコン酸化膜21をパターニングした。次に,そのシリコン酸化膜21をマスクとして窒素イオンを注入し,図8に示すように,n^(+)-SiC から成るソース層13をエピタキシャル成長のチャネル層13に形成した。 【0022】次に,シリコン酸化膜21を除去した後,再度,素子の保護膜となるシリコン酸化膜14を表面上一様に形成し,ソース層13,コンタクト層11の表面が露出するようにパターニングを行い,図10に示すように,露出したソース層13の表面にソース電極16を,露出したコンタクト層11の表面にゲート電極15を,それぞれ,形成した。又,基板8の裏面にドレイン電極7を形成した。・・・」 周知例2(特開平7-99325号公報) ・「【0001】【産業上の利用分野】本発明は,半導体材料として炭化けい素 (以下SiCと記す) を用いたSiC半導体素子に関する。 【0002】【従来の技術】SiCは最大電界強度がシリコンに比して約1桁大きいことから,パワー素子の半導体として用いた場合,低い抵抗の素子が得られる可能性についての検討が,例えばM.Bhatnagerらにより,IEEE Transactions on Electron Devices ,Vol40(1993)p.645 に記載されているように行われてきた。・・・」 ・「【0007】【実施例】図1に示す本発明の一実施例はショットキー接合を用いた耐圧1000Vクラスのたて形JFETである。SiC半導体基体10は,n^(+)SiC基板1上に10^(16)cm^(-3)程度の不純物濃度で厚さ数μmのnベース層2,それより低不純物濃度で厚さ1μm程度のn^(-)層3の表面層に薄いn^(+)領域4が形成され,n^(-)層3の露出面にSiCとのショットキー接合を形成する電極5が接触している。・・・」 ・「【0008】図2に示す別の実施例は,ｐn接合を用いたたて形FETで,n^(-)層3の上にエピタキシーによりさらにｐ層9を積層したSiC基体10が用いられている。ｐ層9をドライエッチングあるいは部分的に酸化する法で除去し,露出したn^(-)層3の面にソース電極7をオーム性接触させる。ｐ層9の表面には,端子Gに接続されたゲート電極11がオーム性接触している。ｐ層9の不純物濃度はなるべく高い方が好ましく,10^(17)?10^(20)cm^(-3)程度,厚さは1μm以下でよい。」 周知例3(特開平9-36359号公報) ・「【0001】【発明の属する技術分野】この発明は,高温や放射線化など過酷な条件下において使用可能な炭化けい素を用いたの電界効果トランジスタ(以下FETと称する)に関する。 【0002】【従来の技術】炭化けい素(以下SiCと略す)は,バンドギャップが大きく,また化学的に安定な材料であるため,シリコンと比較すると高温や放射線下でも使用可能な各種の半導体デバイスが期待されて,研究されている。従来のシリコンのデバイスでは,最高でも150℃程度がその動作限界とされているが,SiCでは,既にｐn接合ダイオードやMOSFET(金属-酸化膜-半導体構造のゲートをもつFET)等の要素デバイスが試作され,400℃以上の高温でも動作が確認されている。・・・ 【0003】さて,SiCの重要な半導体デバイス応用として,パワーデバイスがある。しかし,デバイスを製造しようとした場合,プロセス技術において幾つかの困難がある。最もその製造を困難にしているのは,深い不純物拡散である。不純物の拡散係数は,シリコンと比較すると著しく小さく,そのため,1500℃以上の高温熱処理が必要であるが,このような高温に耐える材料が限られており,そのような電気炉を安定的に運転することは困難である。また,このような高温では,雰囲気ガスと試料表面の反応が激しくなり,表面に重大な影響を及ぼす。従って,SiCでは,このような困難を回避するためのデバイス構造が考案されなければならない。 【0004】縦型MOSFETは,SiCの電力用半導体デバイスへの適用を考える上で重要なデバイスである。・・・」 ・「【0009】以上の問題に鑑み,本発明の目的は,可制御電流が大きくまた,ゲート絶縁膜の絶縁破壊が起きない,アバランシェ耐量の大きい,また,オン抵抗が小さく,大電流用途に適するSiC縦型FETを提供することにある。」 ・「【0018】【実施例】以下,図面を参照しながら,本発明の実施例について説明する。図1は,本発明を実施例のSiC縦型MOSFETの要部断面図である。図に示したのは,電流のオン・オフを行う活性領域であり,MOSFETには,この他に主に周縁部に耐圧を担う部分があるが,その部分は本発明の本質に関わる部分ではないので記述を省略する。また,ｐ,nを冠した層,領域等は,それぞれ正孔,電子を多数キャリアとして含む層,領域等を意味するものとする。 【0019】図において,n^(+)サブストレート11上にそれより不純物濃度の低い,例えば,不純物濃度が1×10^(15)ないし1×10^(16)cm^(-3)で厚さが2ないし50μmのnドリフト層12と,不純物濃度が1×10^(16)ないし1×10^(17)cm^(-3)で厚さが1ないし10μmのｐ型のｐベース層13をエピタキシャル成長したSiC基板のｐベース層13の表面層に,イオン注入により選択的に高濃度のnソース領域14が形成され,そのnソース領域14の一部に,表面からnドリフト層12に達するトレンチ15が形成されている。トレンチ15の幅は1ないし10μmである。トレンチ15の内側には,シリコン酸化膜のゲート絶縁膜16を介して多結晶シリコンのゲート電極17が設けられている。nソース領域14とｐベース層13の表面上に共通に接触してNi膜のソース電極18が設けられている。またn^(+)サブストレート11の裏面にNi膜のドレイン電極19が設けられている点は,図8の従来のMOSFETと同じであるが,このMOSFETでは,ｐベース層13の中に,例えば,不純物濃度が1×10^(16)ないし1×10^(19)cm^(-3)で厚さが0.1ないし1μmのｐ^(+)埋め込み領域20が付加されている。なお,ソース電極18,ドレイン電極19としては,Niの他にAl,Ti,Mｏなどの金属を使うこともできる。」 周知例4(特開平10-294471号公報) ・「【0001】【発明の属する技術分野】本発明は炭化けい素半導体装置の構造およびその製造方法に関する。 【0002】【従来の技術】半導体装置の一つとして静電誘導トランジスタがある。このトランジスタは,半導体基板の表面にソース領域を備えるとともに,裏面にドレイン領域を備え,かつ,ソース領域とドレイン領域の間に電流通路となる高比抵抗領域を備えている。静電誘導トランジスタにおいては,高比抵抗領域を流れる電流が,半導体表面のゲート領域に加える電圧をコントロールすることにより,オン・オフされる。」 ・「【0006】ところで,最近,シリコン以外の半導体材料として炭化けい素が注目を集めている。炭化けい素は,最大電界強度が,シリコンと比べて一桁以上大きく,バンドギャップが大きいため,高耐圧素子や高温用半導体素子に最適と考えられている。炭化けい素で耐圧5kV,電圧増幅率μ100の静電誘導トランジスタを作製した場合,ゲート,ソース間距離は0.25μm となる。したがって,シリコンプロセスの10倍以上の微細加工が要求され,既存のデバイスプロセス技術ではこのような加工精度を達成することは極めて困難である。 【0007】ゲート,ソース間距離を0.25μm より広くとり,実現可能な加工技術で作製した場合,以下の問題が生じる。耐圧5kVクラスの静電誘導トランジスタのドリフト領域濃度はシリコンが10^(13)cm^(-3)であるのに対して,炭化けい素では10^(15)cm^(-3)となる。よって,炭化けい素の空乏層の伸びはシリコンの約1/10となる。加工精度に余裕をとるとブロックするために必要なゲート電圧が高くなり,ブロッキング特性が悪化する。 【0008】他の手段として空乏層が拡がりやすいよう,ドリフト領域濃度を低くすることが考えられる。しかし,この手段をとると,ドリフト領域の比抵抗が大きくなり,炭化けい素を用いた静電誘導トランジスタの利点である低オン抵抗が犠牲となる。」 周知例5(特開平9-172187号公報) ・「【0001】【発明の属する技術分野】本発明は,半導体材料として炭化珪素を用いる接合型電界効果半導体装置及びその製造方法に関する。」 ・「【0005】このような問題を打破するため,近年になって,半導体装置の構成材料として,エネルギ・バンドギャップの大きな炭化珪素(SiC)の単結晶が注目されている。このSiCはSiに比べてエネルギ・バンドギャップや絶縁破壊電界が数倍以上も大きく,小型の半導体装置でも,高電圧による動作及び大電流による動作が可能になる。さらに,動作可能温度も原理的にSiより数100℃以上も大きくできる可能性が有る。そして,SiCからなる半導体装置は,高電圧動作及び大電流動作においても,Siからなる半導体装置を十分上回る高周波特性が得られる可能性が有る。なお,このSiCの単結晶については,SiやGaAｓと同様に立方晶のものと六方晶のものがあるが,バンドギャップや絶縁破壊電界などの特性は,六方晶の方がより優れている。」 ・「【0012】【課題を解決するための手段】本発明は,まず,六方晶の炭化珪素単結晶を半導体材料とした接合型電界効果半導体装置であることが特徴である。接合型にすることにより,制御される電流の経路がゲート層と絶縁膜の界面の近傍にはないため,本質的に界面の特性に影響を受けにくく,SiC材料本来の特性が反映されやすい。」 ・「【0018】【発明の実施の形態】図1は本発明を実施した接合型電界効果トランジスタの断面図である。本実施例は六方晶SiCを半導体材料として形成されるものである。抵抗率が低いn型(n+型)層11に接してこの層よりも抵抗率が高いn型(n-型)のドレイン層12が設けられる。ソース側においては,溝部16が形成され,半導体表面に凹凸を有する。凸部の頂部平面領域(以下主表面20と記す)にはドレイン層12よりも抵抗率が低いn型ソース層14が設けられる。凹部すなわち溝部16の側壁21および溝部16の底部には,ｐ型層13が設けられる。ここでn型ソース層14とｐ型層13とは,これらの間にドレイン層12が介在しているので,互いに直接には接していない。n+型層11にはドレイン電極17がオーミック接触し,n型ソース層14にはソース電極18がオーミック接触する。さらに,溝部16の底部において,ゲート電極19がｐ型層13とオーミック接触する。なお,主表面20において,ドレイン層12及びｐ型層13の表面とソース電極18との間には酸化膜15が設けられる。これにより,ソース電極18とｐ型層13とが絶縁されている。 【0019】本実施例は,ドレイン電極17に所定の正の作動電圧を供給した状態において,ゲート電極19に電圧が印加されないとオン状態になる。ゲート電極19に負のゲート電圧を印加すると,溝部の側壁21に平行でｐ型層13とドレイン層12からなるｐn接合には逆方向電圧が印加された状態になり,空乏層が拡がってソース電極とドレイン電極との間を流れるドレイン電流は制限される。そして,十分大きなゲート電圧下で本実施例はオフ状態になる。」 ・「【0023】図1に示した実施例においては,ソース層14はイオン注入で,ｐ型層13はエピタキシャル成長で形成する。その際に,主表面20は六方晶SiCの｛0001｝結晶面,溝部16は側面の結晶面が｛1-100｝面となるようにする。それは以下のような理由による。」 ・「【0027】前述したように,溝部16の側壁面及び底面はｐn接合の接合面となるから,可能な限り平坦である必要がある。通常,溝部16を形成するには反応性イオンエッチング法などの手法が用いられるが,エッチング面の平坦性は,マクロにみればエッチング条件の最適化により達成されるものの,ミクロにはその結晶面に強く依存する。」 (4-2)相違点1,2について ア 上記のように,本願の出願前において,炭化珪素は,シリコンと比べてバンドギャップが大きく,化学的にも安定なため,高耐圧,高温動作を要する縦型電界効果トランジスタの材料として期待されていたものの,炭化珪素はシリコンに比べて微細加工が容易でなく,また,不純物の拡散速度(拡散係数)もきわめて小さいため,シリコンに用いられているようなn型層やｐ型層の形成に拡散法が実質的に使用できない等の問題があることが技術常識となっており,それに適した構造や製法が当業者に求められていた。 そして,前記のように,引用例には,「上記した構造のFETにおいては,主ゲート接合としてのｐn接合J3を(所望により副ゲートｐn接合J2a,Jb2をも)ゲートG1-ソースS間に印加される制御電圧に応じて逆方向にバイアスして接合空乏層の広がりを制御することにより,ソースS-ドレインD間にチャンネル部分Ch1,Ch2を介して流れるキャリア流を制御することができる。」(3頁右下欄下から5行?4頁左上欄3行),「第1図のFETは,断面V字状の溝の内壁面16Aに沿って平行に且つ直線的に接合J1,J2,J3が延長する構造になっているので,1つの半導体チップに微細なゲート・チャンネル部分を多数配置して電流容量を増大させることができ,チップ利用効率を高めるうるものである。また,チャンネル部分Ch1,Ch2はそれ自体ソース,ゲート又はドレイン領域とは独立にその寸法や不純物濃度を決定できるので,変換コンダクタンスの増大や低雑音化を図ることと,ソース,ゲート,ドレインの直列抵抗を減少させ且つドレイン耐圧を高めることなどとは矛盾しなくなり,この種のFETの性能向上を図ることが可能になるとともにその設計が大幅に簡略化される。」(4頁右上欄6行?同欄下から2行)との記載があり,この構造及び動作原理は,炭化珪素を用いた縦型電界効果トランジスタにそのまま適用できることが明らかであるから,引用例に接した上記技術常識を有する当業者が,引用発明に係るトランジスタの構造を炭化珪素素を用いた縦型電界効果トランジスタに転用することは,自然の成り行きといえる。 そして,炭化珪素はシリコンに比べて微細加工が容易でなく,また,不純物の拡散速度(拡散係数)もきわめて小さいため,シリコンに用いられているようなn型層やｐ型層の形成に拡散法が実質的に使用できない等の問題があるが,エピタキシャル成長法による成膜と,エッチング法による加工(トレンチの形成)との組合せにより,縦型電界効果トランジスタを構成する素子領域(ゲート領域,チャネル領域等)を形成できることも,本願の出願前に技術常識となっていたのであるから,凹部のチャネル層を,不純物拡散に代えてエピタキシャル成長により形成することは,当業者が直ちに着想する設計変更である。 イ ゲートの領域やチャネル層の厚さや不純物濃度は,接合型電界効果トランジスタや静電誘導トランジスタの特性を決めるパラメータであり,これらのパラメータを所望の素子特性に応じて最適化することは,一般に,当業者に普通に期待できる設計事項であるところ,本願補正発明の数値限定は,「第1のゲートはエピタキシャル成長により形成された5×10^(17)?5×10^(19)cm^(-3)の濃度で0.5?5μmの厚さからなる領域であり,前記第一導電型チャネル層はエピタキシャル成長により形成された1×10^(15)?5×10^(17)cm^(-3)の濃度で0.2?3μmの厚さからなる層」というものである。 そこで,次に,この数値限定が,当業者が容易に考えつかないような特殊なものかどうか検討する。 まず,上記周知例1?3の記載から,炭化珪素からなる縦型電界効果半導体素子を構成するゲートないしベース層の厚さは1?10μm程度,不純物濃度は,10^(16)?10^(17)cm^(-3)程度であることが分かるが,これらの数値範囲は,本願補正発明の数値範囲と重なる。 さらに,特開平10-341025号公報(上記周知例1と同じ公報。)には,図11,12,13とともに,次の記載がある。 ・「【0024】次に,設計すべきチャネル層12の厚さ(w)及びチャネル層12の不純物濃度(N) の値を決定する方法について説明する。これらの値は,ゲート/ソース間耐圧及びピンチオフ電圧(V) の設定値により決定される。具体的にはデバイスシミュレーション等の方法により決定されるが,チャネル層12の厚さ(W)及び不純物濃度(N) の概算値を求める方法について次に説明する。ピンチオフ電圧は通常の使用範囲と考えられる-30V付近とした。チャネルに関して,簡単のため,図11に示す平面接合のｐn接合を考える。印加電圧(V) と空乏層厚さ(D) の関係は,次式で与えられる。 【0025】【数1】 D=(2εV/qN)^(1/2) …(1) 但し,εはSiC の誘電率,q は電子の素電荷である。 (1)式から,-30ｖのピンチオフ電圧ｖと,不純物濃度N とで決定される空乏層厚さD よりも,チャネル層12の厚さW を薄く設計する必要があることが理解される。よって,チャネル層12の厚さW が薄い程,不純物濃度N を大きくすることができる。 【0026】一方,チャネル幅1μmのチャネル層12のシート抵抗(R□)は,次式で求められる。 【数2】R□=1/( 1 μm・N μｑ) …(2) ここで,μは電子の移動度,ｑは電子の素電荷である。 【0027】電子移動度μと不純物濃度Nとの関係は次式が成立することが知られている。 【数3】μ=947/(1+(N/1.11×10^(18))_(0.59) …(3) よって,シート抵抗の逆数は,次式で表される。 【数4】1/R□= 947qN・1μm /(1+(N/1.11×10^(18))_(0.59) …(4) となる。 【0028】(4)式から理解されることは,不純物濃度N が大きい程,シート抵抗が小さくなり,オン電圧を小さくすることが可能となる。前述したように,不純物濃度N を大きくすると,同じピンチオフ電圧の場合には,チャネル層12の厚さW を薄くする必要がある。よって,チャネル抵抗を小さくするためには,不純物濃度N を大きくすると共にチャネル層12の厚さW を製造限界まで薄くすることが良いと考えられる。 【0029】チャネル層12の厚さW を変化させ,各厚さW に対して,上記のようにピンチオフ電圧が-30Vとなるようにチャネル層12の不純物濃度N を設計した場合のオン電圧とソース・ドレイン間の絶縁耐圧をシミュレートした。それらの結果を図12,図13に示す。但し,チャネル層12の厚さW が,0.64,0.76,0.9 μmの場合の不純物濃度N は,それぞれ,1.00×10^(17),4.00×10^(16),2.00×10^(16)/cm^(3)である。チャネル層12の厚さW が大きくなるに従い,オン電圧が大きくなり,絶縁耐圧が低下していることが理解される。 【0030】尚,ドレイン層9の不純物濃度は,およそ,1 ×10^(14)/cm^(3)? 1×10^(17)/cm^(3)の範囲で,チャネル層12の不純物濃度よりも低いことが必要である。」 ここで,図11のモデル自体は,縦型接合型電界効果トランジスタ(縦形接合電界効果トランジスタ)の特性を評価するために普通に想定されるものである。そして,そこで実際に評価に用いられている数値は,チャネル層の厚さは1μm程度,不純物濃度は2×10^(16)?10^(17)cm^(-3)であり,本願補正発明のチャネル層の数値範囲と重なる。 そうすると,本願補正発明における「第1のゲートはエピタキシャル成長により形成された5×10^(17)?5×10^(19)cm^(-3)の濃度で0.5?5μmの厚さからなる領域であり,前記第一導電型チャネル層はエピタキシャル成長により形成された1×10^(15)?5×10^(17)cm^(-3)の濃度で0.2?3μmの厚さからなる層」との数値限定も,炭化珪素からなる縦型接合型電界効果トランジスタについて当業者が普通に想定する数値の範囲といえる。 ウ したがって,相違点1,2に係る構成とすることは,当業者が容易に想到できたものである。 (4-3)相違点3について 上記(3)オでも述べたように,相違点3は,チャネル層の形成方法の違いによりもたらされる相違であり,引用発明において,凹部のチャネル層を不純物拡散に代えてエピタキシャル成長により行うことにより必然的にもたらされる構成である。 (4-4)相違点4について 引用発明においては,種々のカットオフ制御が行えるように,第1のゲートと第2のゲートを独立に制御できるようにしている(必要に応じて2つのゲートに同時に制御電圧を印加する態様も含まれる)ところ,上部ゲートと下部ゲートを有する接合型電界効果トランジスタを,両ゲートを電気的に接続して用いることは,原査定の拒絶の理由に引用された特開昭59-41871号公報にも記載されているように当業者に普通に知られた使用形態であるから,引用発明において,第1のゲートと第2のゲートを電気的に接続するよう構成することは,当業者が必要に応じてなし得たものである。そして,電気的な接続手段として,外部電極によるものと不純物領域によるものとは,ともに常套手段である。 (4-5)審判請求人の主張について 審判請求人は,引用発明は,エピタキシャル成長では不純物が均一となってしまうという課題認識の下で,不純物拡散の採用によりチャネル層の不純物濃度を積極的に不均一にしているのであるから,引用発明において不純物拡散に代えてエピタキシャル成長を採用する契機に欠ける旨主張する。 確かに,引用発明は,リモートカットオフ特性を得るために,不純物拡散による不純物の濃度勾配を積極的に利用するものである。しかし,凹部を有し,第1のゲートと第2のゲートからチャネルに延びる空乏層を制御して主電流を制御する縦型接合型電界効果トランジスタ(静電誘導トランジスタ)である点で異なるところはなく(リモートカットオフ特性を得るにしても,この構成が大前提となる。),また,不純物を含む半導体層の形成方法として,不純物拡散による方法とエピタキシャルによる方法は代替的に用いられている方法であるから,引用発明においてチャネル層の形成に不純物拡散が用いられていることは,引用発明の構成を炭化珪素からなる電界効果トランジスタに適用することの妨げとはならない。 (5)小括 以上のとおり,本願補正発明は,引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから,特許法29条2項の規定により特許を受けることができないものであり,独立特許要件を満たさない。 4 補正却下の結論 したがって,本件補正は,平成18年法律55号改正附則3条1項によりなお従前の例によるとされる同法による改正前の特許法17条の2第5項において準用する特許法126条5項の規定に違反するので,特許法159条1項において読み替えて準用する特許法53条1項の規定により却下すべきものである。 第3 本願発明の容易想到性 1 本願発明 本件補正は前記のとおり却下されたので,本願発明は,本件補正前の特許請求の範囲の請求項1に記載された次のとおりのものとなる。 【請求項1】 「炭化珪素からなる,第一導電型ドリフト層と,該第一導電型ドリフト層上にトレンチ構造により分離された第二導電型第一のゲート領域と,該第一のゲート領域上部に設けられた第一導電型チャネル層と第二導電型第二のゲート領域を含み,前記第一導電型チャネル層はエピタキシャル成長により形成された厚さが0.2?3μmの層からなり,前記第一導電型ドリフト層と前記トレンチ構造底部において接触し,前記トレンチ構造側壁部において,前記第一導電型チャネル層は前記第二導電型第一のゲート領域と前記第二導電型第二のゲート領域によりサンドイッチ状に挟まれた構造を有し,前記チャネル層を流れる電流を制限すべく前記第一のゲート領域および第二のゲート領域に同一の電圧を印加する手段を設けたことを特徴とする炭化珪素静電誘導トランジスタ。」 2 対比・判断 前記第2,2(1)で検討したように,本願補正発明は,本願発明の炭化珪素静電誘導トランジスタを構成する第1ゲート及び第一導電型チャネル層について,それらの厚さ,不純物濃度等を限定したものに相当する。逆に言えば,本願発明は,本願補正発明からこれらの限定をなくしたものである。 そうすると,本願発明の構成要素をすべて含み,これをより限定したものである本願補正発明が上に検討したとおり,引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから,本願発明も,同様の理由により,当業者が容易に発明をすることができたものである。 3 小括 以上のとおり,本願発明は,引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから,特許法29条2項の規定により特許を受けることができない。 第4 結言 以上のとおりであるから,本願は,その余の請求項に係る発明について検討するまでもなく,拒絶をすべきものである。 よって,結論のとおり審決する。 |
| 審理終結日 | 2010-02-09 |
| 結審通知日 | 2010-02-15 |
| 審決日 | 2010-03-25 |
| 出願番号 | 特願平11-120595 |
| 審決分類 |
P
1
8・
575-
Z
(H01L)
P 1 8・ 121- Z (H01L) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 村岡 一磨、棚田 一也 |
| 特許庁審判長 |
相田 義明 |
| 特許庁審判官 |
安田 雅彦 廣瀬 文雄 |
| 発明の名称 | 炭化珪素静電誘導トランジスタおよびその製造方法 |
| 代理人 | 松本 洋一 |