ポートフォリオ機能
| ポートフォリオを新規に作成して保存 |
|
|
| 既存のポートフォリオに追加保存 |
|
PDFをダウンロード
|
| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1219104 |
| 審判番号 | 不服2007-23960 |
| 総通号数 | 128 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2010-08-27 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2007-08-30 |
| 確定日 | 2010-06-24 |
| 事件の表示 | 特願2005-168789「トレンチ型MOSFET及びその製造方法」拒絶査定不服審判事件〔平成18年12月21日出願公開,特開2006-344759〕について,次のとおり審決する。 |
| 結論 | 本件審判の請求は,成り立たない。 |
| 理由 |
第1 手続の経緯 本願は,平成17年6月8日の出願であって,平成18年10月27日に手続補正書が提出され,平成19年7月23日付けで拒絶査定がされ,これに対して,平成19年8月30日に審判請求がされるとともに,平成19年9月25日に手続補正書が提出されたものである。 第2 平成19年9月25日に提出された手続補正書による補正(以下「本件補正」という。)についての補正の却下の決定 〔補正の却下の決定の結論〕 本件補正を却下する。 〔理由〕 1 本件補正について (1)補正の内容 本件補正のうち,特許請求の範囲についてする補正は,次のとおりである(下線を付した部分は,補正箇所である。)。 ア 請求項1について,同項中に,「第1の極性と反対極性の場合に空乏化しないSiGe層」とあるのを,「第1の極性と反対極性の場合に空乏化しないように厚さおよびドーピング量を制御されたSiGe層」とすること。 イ 請求項7について,同項中に,「第1の極性と反対極性の場合に空乏化しない上記チャネル層」とあるのを,「第1の極性と反対極性の場合に空乏化しないように上記チャネル層の厚さおよびドーピング量を制御して上記チャネル層」とすること。 (2)補正目的の適否 請求項1及び請求項7についてする上記補正は,いずれも,補正前の請求項1及び請求項7に規定されている技術的事項をより限定するものであるから,平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法17条の2第4項2号に掲げる特許請求の範囲の限定的減縮に該当するから,同特許法17条の2第4項柱書きに規定する目的要件を満たす。 (3)そこで,次に,本件補正後の請求項1に係る発明(以下「本願補正発明」という。)が,同特許法17条の2第5項において準用する特許法126条5項に規定する要件(独立特許要件)を満たすか否か検討する。 2 本件補正が独立特許要件(進歩性)を満たすか否か (1)本願補正発明 ア 本件補正によれば,本願の特許請求の範囲の請求項1に係る発明は,次のとおりである。 【請求項1】「第1の導電タイプである高ドープドレイン部,第1の導電タイプである低ドープドレイン部,第2の導電タイプであるチャネルボディ部,及び第1の導電タイプであるソース部が,この順に隣接して形成された半導体基板上に,底面及び側壁面に,第1の導電タイプであるチャネル層を備えているトレンチ部が形成されており,当該トレンチ部内にゲート電極が設けられているトレンチ型MOSFETであって,上記チャネル層は,上記ゲート電極に供給される電圧の前記ソース部に対する極性が,第1の極性である場合に完全空乏化となり,第1の極性と反対極性の場合に空乏化しないように厚さおよびドーピング量を制御されたSiGe層であることを特徴とするトレンチ型MOSFET。」 イ トレンチ型MOSFETのチャネル層を「SiGe層」としたことの意義について,本願明細書には,次の記載がある。 「【0012】上記の構成により,トレンチ型MOSFETのON抵抗を低くすることができる。すなわち,前記チャネル層がSiGe層であることにより,チャネル層の結晶構造に歪み(strain)が生じるから,チャネル層におけるキャリアの移動をさらに容易すること,すなわちキャリアの移動度を向上させることができる。このため,チャネル層におけるキャリアの移動が容易となって,抵抗が低下するから,トレンチ型MOSFETのON抵抗を低くすることが可能となる。」 (2)引用例の記載と引用発明 (2-1)引用例とその記載内容 ア 原査定の拒絶の理由に引用された,本願の出願前の日本国内において頒布された刊行物である特開2005-64520号公報(以下「引用例」という。)には,「トレンチ側壁にひずみ層を有するトレンチ型MOSゲート素子」(発明の名称)について,図1?3とともに,次の記載がある(下線は当審で付加。以下同じ。)。 (ア)発明が解決しようとする課題等 ・「【技術分野】【0001】この発明は,MOSゲート素子に関し,より詳細にはキャリヤ移動度を増加させるためにシリコン基板内のトレンチがトレンチ側壁表面にひずんだシリコンゲルマニウムのエピタキシャル堆積された層を有するトレンチ型MOSゲート素子(trench type MOSgated device)に関する。 【背景技術】【0002】パワーMOSFET及びIGBTのようなトレンチ型MOSゲート素子はよく知られており,そのような素子においては,絶縁ゲートが,離隔されたトレンチの側壁の輪郭を描き,トレンチの壁の少なくとも一部に沿って反転チャネル領域を覆っている。それゆえ導電ポリシリコンゲートはトレンチを満たしている。 【0003】素子のオン抵抗及びゲート電荷は,部分的に,このチャネル領域内のキャリヤ移動度によって決定される。 【0004】オン抵抗を減少させかつ高速スイッチング性能を改善するために,トレンチ素子内の,あるいは実際には平面素子の横方向表面チャネル内の,チャネル領域の移動度を増加させることが望ましい。」 (イ)課題解決手段 ・「【0005】本発明によれば,ひずんだSiGe層(strained SiGe layer)がチャネル領域に形成され,(トレンチ素子内のトレンチ側壁)及びこのひずんだSiGe層は次いで,薄いエピタキシャル堆積されたシリコン層で覆われる。ゲート酸化層がシリコンエピ層に形成される。次いで導電ゲートが加えられる。かくして,トレンチ素子において,トレンチは,導電ゲート,好ましくはドープトポリシリコンで満たされる。SiGe層は,下にあるシリコンとの界面のためにひずめられ,これによりSiGe層に形成されたチャネル領域内のキャリヤ移動度が増加する。」 (ウ)最良の実施の形態 ・「【0009】図1,図2,及び図3は,本発明に従って作られた,複数の離隔された同一のセルのうちの,(断面における)単一のセルに対する製造プロセス及び最終素子を示す。セルの形態は,縞状又はクローズドセル又はあらゆる他の所望の形態とすることができる。最終素子は,あらゆる所望の逆電圧能力(reverse voltage capability)を有することができ,例えば低電圧(20ボルト)MOSFET又はあらゆる他のMOSゲート素子のためのものとすることができる。本発明はまた,平面素子に適用できる。 【0010】好ましい実施例では,出発ウエハ10が図1に与えられており,ウエハは,約5ミクロンの厚さと20ボルト(又はあらゆる他の所望の電圧)素子に対して適切な抵抗率とを有するP型にエピタキシャル堆積された層12を用いてあらゆる所望の厚さの本体11を有するP^(++)ウエハとすることができる。導電型は反対にすることもできる。 【0011】N型ブランケットチャネルインプラント(N type blanket channel implant)13がエピ領域12の頂部表面に形成され,所望の深さまで適切に拡散される。次いでボロン又はBF2インプラントがN領域13の頂部に形成され,P^(+)ソース層14を形成するために拡散される。 【0012】次いで,一つが図1にトレンチ20として示されている複数の離隔されたトレンチが,ウエハ10の頂部にエッチングされ,領域12に到達する。トレンチ20は,約2ミクロンの深さと約0.6ミクロンの幅とを有することができる。トレンチは,あらゆる所望の中心-中心間距離又はピッチを有することができる。 【0013】その後,図2に示すように,ウエハは,約10nmの厚さまで成長されたSiGe層21を有する。層21は,約20%のゲルマニウム含有量で成長される。シリコン表面に堆積されるSiGe層21は,トレンチ壁のSiの格子間隔を取る。したがって,SiGeの堆積は永久にひずめられる。増加した移動度,特にホール移動度を有するトランジスタチャネルを形成する永久にひずめられた格子を生成するために,SiGe層を薄く,好ましくは13nmよりも下に保つことが重要である。 【0014】次に例えば約10nmの厚さのシリコンの薄い層22が層21の頂部に成長される。このシリコン層の厚さは,好ましくは続く熱酸化段階の間にゲート酸化物を形成するために完全に消費されるように選択される。 【0015】次いで素子は,図3に示すような従来のプロセス段階を用いて完成することができる。このように,ゲート酸化物30,又は他のゲート誘電体が,素子の表面にわたって約20nmの厚さまで存在する。最終ゲートの質を改善するためにゲート酸化段階の前に続いて除去される犠牲酸化物SiO2を成長させることが望ましい。もしこの場合には,シリコン層22は,酸化の間,過剰消費に適応するために,相応してより厚く形成する必要がある。 【0016】次に導電性ポリシリコン層すなわちプラグ31がゲート酸化物30の頂部に形成される(図3)。ポリシリコン31は,導電性にするために慣習的にドープされる。次いでウエハ10はパターニングされ,ゲート酸化物30層,及びポリシリコン31層がエッチバックされ,ひずんだSiGe層21の表面に近いトレンチ20内に酸化物ゲート30及びポリシリコンゲート31が残る。 【0017】次にTEOSのようなさらなる誘電体キャッピング層33がウエハの頂部に堆積される。次いで窓が層33に開けられ,ソースコンタクトトレンチ40及び41がウエハの頂部表面に形成される。N^(+)コンタクト拡散42及び43がトレンチ40及び41の底部に形成される。次いでソース金属コンタクト45,46がウエハの頂部,及びそれぞれのトレンチ40及び41に堆積される。 【0018】全てのゲートポリシリコンプラグ31が一緒に接続されかつゲートターミナルGへ接続されること,及びソース金属45及び46が一緒にかつソースターミナルへ接続されること,に留意されたい。ドレインターミナルDへのさらなる接続が,ウエハ電極50の裏面に形成される。 【0019】この発明は特定の実施例に関して述べられてきたが,多くの他の変形及び修正及び他の使用が当業者に明らかとなろう。したがって,この発明は特定の開示によって限定されないことが好ましい。 (2-2)引用発明 上記(ア)?(ウ)によれば,引用例には,次の発明が記載されているといえる(以下,この発明を「引用発明」という。)。 図3の符号を参照して, 「P^(++)ウエハから構成される本体11,P型にエピタキシャル堆積された層12,N領域13,P^(+)ソース層14が,この順に隣接して形成された半導体ウエハ10上に,トレンチ20と,トレンチ20の表面に形成されたSiGe層21と,トレンチ内に形成されたポリシリコンゲート31(導電性ポリシリコン層)とからなるトレンチ型MOSゲート素子であって,SiGe層21に形成されるチャネル領域のキャリア移動度をSiGe層21に生じるひずみにより増加させたことを特徴とするトレンチ型MOSゲート素子。」 (3)対比 ア 本願補正発明と引用発明とを対比すると, (ア)引用発明は,トレンチ型MOSゲート素子のチャネルが形成される層にひずみを有するSiGe層を採用することによって,素子のオン抵抗を減少させることを目的とする点(上記(2-1)(ア)の記載)で,本願補正発明の目的と共通する。 (イ)引用発明の,「P^(++)ウエハから構成される本体11」,「P型にエピタキシャル堆積された層12」,「N領域13」及び「P^(+)ソース層14」は,それぞれ,本願補正発明の,「第1の導電タイプである高ドープドレイン部」,「第1の導電タイプである低ドープドレイン部」,「第2の導電タイプであるチャネルボディ部」及び「第1の導電タイプであるソース部」に相当する。 (ウ)引用発明において,トレンチに形成される「SiGe層21」が,トレンチの底面及び側壁面に形成されていることは,引用例の図1?3の製造工程からみても明らかである。 (エ)引用発明においても,「SiGe層21」にチャネル領域が形成されるから,チャネル領域がSiGe層に形成されるという限度で,本願補正発明と共通する。 (オ)引用発明の「ポリシリコンゲート31(導電性ポリシリコン層)」は,本願発明の「ゲート電極」に相当する。 (カ)引用発明の「トレンチ型MOSゲート素子」と,本願補正発明の「トレンチ型MOSFET」は,表現が異なるだけで同じものである。 イ そうすると,本願補正発明と引用発明との一致点及び相違点は,次のとおりとなる。 〈一致点〉 「第1の導電タイプである高ドープドレイン部,第1の導電タイプである低ドープドレイン部,第2の導電タイプであるチャネルボディ部,及び第1の導電タイプであるソース部が,この順に隣接して形成された半導体基板上に,底面及び側壁面に,チャネル領域となる層を備えているトレンチ部が形成されており,当該トレンチ部内にゲート電極が設けられているトレンチ型MOSFETであって,上記チャネル領域となる層は,SiGe層であることを特徴とするトレンチ型MOSFET。」 〈相違点〉 本願補正発明の「チャネル層」は,「第1の導電タイプで」あり,「前記ゲート電極に供給される電圧の前記ソース部に対する極性が,第1の極性である場合に完全空乏化となり,第1の極性と反対極性の場合に空乏化しないように厚さおよびドーピング量を制御され」たSiGe層であるのに対し,引用発明のSiGe層については,導電タイプ及び空乏層の存在とその伸縮についての開示がなく,むしろ,引用例の段落【0002】の記載には,背景技術として,ゲート電極に所定電圧を印加することでSiGe層に生成される反転層をチャネル領域とすることが開示されている点。 (4)相違点についての検討 (4-1)MOSFETのチャネル領域を流れる電流の制御方式の相違について ア 上記相違点は,要するに,引用発明は,MOSFETのチャネル領域に流れる電流の制御を,ゲート電極直下に反転層を生成させる方式で行っているのに対し,本願補正発明では,ゲート電極直下から延びる空乏層を伸縮させる方式で行っている点ということができる。 イ ところで,MOSFETのチャネル領域に流れる電流を制御する方式には,大別して,反転層の生成による方式と空乏層の伸縮による方式があり,両者ともよく用いられていることは,当業者の技術常識である。 そして,引用例の段落【0002】の記載は,「背景技術」の説明であって,代表的な従来技術を摘示したものと理解できること,及び,引用例の段落【0005】以降に説明されている引用発明の原理は,チャネル領域となる部分に,ひずみを有するSiGe層を採用すれば,このSiGe層のキャリア移動度が高いため,低いオン抵抗のMOSFETが実現できるというものであり,この原理が,SiGe層内にチャネル領域が形成されるものに等しく適用できることが明らかであることからすれば,引用発明のトレンチ型MOSFETにおいて,チャネル領域に流れる電流の制御を,本願補正発明のようにゲート電極直下から延びる空乏層を伸縮させる方式で行うようにすることは,引用発明に接した当業者が自然に着想することといえる。 ウ 本願補正発明では,SiGe層の不純物のドーピング量と当該層内に形成される空乏層について,より具体的に,「前記ゲート電極に供給される電圧の前記ソース部に対する極性が,第1の極性である場合に完全空乏化となり,第1の極性と反対極性の場合に空乏化しないように厚さおよびドーピング量を制御され」ている点を限定している。 しかし,この点は,以下に述べるように,当業者の設計事項に属するものである。 (4-2)空乏層の伸縮によりMOSFETのチャネル領域に流れる電流を制御する方式についての一般的技術水準 ア 周知例1?4その記載内容 (ア)特開平11-26761号公報(原査定の拒絶の理由に周知例として参照されたもの)(以下「周知例1」という。)には,「ディプレッション型半導体装置」に関し,図1(a)?(c),図2(a)?(c)とともに,次の記載がある。 ・「【請求項2】N型半導体基板の表面に断面がV字型あるいはU字型の溝が形成され,該V字型あるいはU字型の溝の内周面は薄い絶縁膜を介して導電膜が形成され,前記V字型あるいはU字型の溝の外側の前記N型半導体基板の表面にはP型拡散領域およびN型拡散領域がこの順で積層形成され,該P型拡散領域に前記V字型あるいはU字型の溝の側壁に沿ってチャネル領域となるN型領域が形成されている縦型MOSFETを構成するディプレッション型半導体装置。」 ・「【0002】【従来の技術】図2は従来からのディプレッション型半導体装置の一例として,ディプレッション型の縦型MOSFETの構造を説明するための工程図である。 【0003】この図に示したディプレッション型半導体装置は縦型2重拡散MOSFET(VDMOSFET:Vertical Double-diffused MOS FET)であり,ゲート電極6への印加電圧が0Vのときオン状態である。ゲート電極に負の電圧を印加することにより,オフ状態に移行させることができる。」 ・「【0018】図1は本発明のディプレッション型半導体装置の一実施形態による縦型のU溝MOSFETの構造を説明するための工程図であり,図2と同一部材には同一番号が付してある。 【0019】本形態のディプレッション型半導体装置は,縦型2重拡散MOSFET(VDMOSFET)と同特性を縦型のU溝MOSFETで実現している。すなわち,図1の(c)において,N型シリコン基板1の表面に断面がU字型の溝(以下,U字型溝という)11が形成されている。このU字型溝11の内周面はゲート酸化膜5で被覆されていて,ゲート酸化膜5上にはゲート電極6が形成されている。また,U字型溝11の外側のN型シリコン基板1の表面にはP型拡散領域2およびN型拡散領域3がこの順で積層形成されており,このP型拡散領域2に前記U字型の溝11の側壁に沿ってチャネル領域4となるN型領域が形成されている。このような形態では,チャネル領域4の形成方向が図2に示したVDMOSFETと異なり,縦方向に形成される。」 (イ)特開2003-31802号公報(以下「周知例2」という。)には,電界効果トランジスタに関し,図7とともに,第3実施例として,次の記載がある。 ・「【0099】次に,本実施例に係る電界効果トランジスタの動作について説明する。ゲート電極282に電圧が印加されていない状態では,ゲート半導体領域253と埋込チャネル領域262の接合部からなるビルトイン電圧に対応して広がる第1の空乏層が,ボディ半導体領域254と埋込チャネル領域262の接合部からビルトイン電圧に対応して広がる第2の空乏層に接触し,これにより埋込チャネル領域262をピンチオフ状態とすることができる。 【0100】その結果,ソースSとドレインD間の電流を遮断することができ,ノーマリーオフとなる。また,ワイドバンドギヤップ半導体基板としてSiCからなるものを用いたときには,PN接合のビルトイン電圧が大きく,このようなゲート電極に電圧が印加されていない状態で電流が非導通状態となるような設計を容易に行うことができる。 【0101】次に,ゲート電極282に対して負のバイアスを供給すると,埋込チャネル領域262内に,N_(+)型ソース領域242からN_(-)型ドリフト領域(エピタキシャル領域)221方向へ延びる蓄積型のチャネル領域が形成され,オン状態にスイッチングされる。このとき,電子は,N_(+)型ソース領域242から埋込チャネル領域262内に形成される蓄積チャネルを経由し,N_(-)型エピタキシャル領域221に流れる。そして,N_(-)型エピタキシャル領域221に達すると,電子は,N_(+)型SiC基板211へ垂直に流れる。 【0102】このように,ゲート電極282に負の電圧を印加することにより,埋込チャネル領域262内に蓄積チャネルを誘起させ,ソース電極302とドレイン電極292との間にキャリアが流れる。」 (ウ)特開平9-74193号公報(以下「周知例3」という。)には,縦型MOSFETに関し,図1とともに,次の記載がある。 ・「【0033】この溝ゲート型パワーMOSFETの動作としては,ゲート電極層9に正の電圧を印加することにより,n型炭化珪素半導体薄膜層7に蓄積型チャネルを誘起させ,ソース電極層11とドレイン電極層12との間にキャリアが流れる。つまり,n型炭化珪素半導体薄膜層7がチャネル形成領域となる。 【0034】このように,MOSFET動作モードとしてチャネルを誘起させる蓄積モードとすることで,導電型を反転させてチャネルを誘起する反転モードのMOSFETに比べ,低いゲート電圧でMOSFETを動作させることができるとともに,チャネル移動度を大きくすることができ,低電流損失で閾値電圧が低くなる。又,ゲート電圧無印加時のソース・ドレイン電流制御は,ｐ型炭化珪素半導体層3(ボディー層)とn型炭化珪素半導体薄膜層7(チャネル形成層)により形成されるｐn接合の空乏層の広がりにより行う。ノーマリオフ特性はn型炭化珪素半導体薄膜層7を完全に空乏化することで達成することができる。さらに,ｐ型炭化珪素半導体層3(ボディー層)とn^(-)型炭化珪素半導体層2(ドリフト層)はｐn接合を形成するため,素子の耐圧はソース電極に固定されたｐ型炭化珪素半導体層3とn^(-)型炭化珪素半導体層2との間のｐn接合のアバランシェブレークダウンで決まるように設計できるため,破壊耐量を大きくできる。」 (エ)国際公開第03/028110号(2003年4月3日国際公開)(以下「周知例4」という。)には,図11,12とともに,MISEFETに関し,次の記載がある。 ・「発明の開示 本発明の目的は,蓄積型MISFET構造において,チャネル領域を流れる電流の移動度を効果的に高める手段を講ずることにより,SiCなどのワイドバンドギャップ半導体を用いたパワー素子として機能する半導体装置の実現を図ることにある。 本発明の第1の半導体装置は,半導体基板と,上記半導体基板の少なくとも一部に設けられた第1導電型半導体領域と,上記第1導電型半導体領域の上に形成され,均一でない不純物濃度分布を有する,平均的に第2導電型の,変調ドープされたチャネル層と,上記チャネル層の上に形成されたゲート絶縁膜と,上記ゲート絶縁膜の上に形成されたゲート電極と,上記第1導電型半導体領域における上記ゲート電極の側方に設けられた第2導電型のソース層とを備え,上記チャネル層における表面からの深さをｙとし,深さ方向における不純物濃度を深さｙの関数N(ｙ)とし,チャネル層の平均不純物濃度をNcmとし,上記チャネル層における不純物濃度の深さ方向における分布の重心の深さｙc を下記式 ｙc =｜｛∫N(ｙ)・ｙ・dｙ｝/Ncm｜ で表したときに,チャネル層全体の厚みをTchとすると,下記式 ｙc ≧Tch/2 を満たすようにチャネル層が構成されている。 これにより,チャネル層において,その深部には比較的大きな電界が印加され,表面部には比較的小さな電界が印加されるので,表面部におけるキャリア移動度が高くなる。その結果,ゲート絶縁膜による悪影響を抑制しつつ,チャネル抵抗を小さくして,高い電流量が得られるので,電流駆動力の高い半導体装置が得られることになる。 上記半導体基板はSiC基板であることにより,SiCのワイドバンドギャップ特性を利用して,パワートランジスタとして高いパフォーマンスを有する半導体装置が得られる。 上記ゲート電極の電位が約0である時において,上記チャネル層は,上記ゲート絶縁膜から延びる空乏層と,上記第1導電型半導体領域から延びる空乏層とによってピンチオフされているように構成されていることが好ましい。 上記チャネル層の厚みTchは,上記第1導電型半導体領域における第1導電型不純物の濃度の絶対値を｜Nbs｜とし,上記チャネル層の平均不純物濃度の絶対値を｜Ncm｜とし,真空の誘電率をεs ,電気素量をｑ,ベース層の不純物濃度をNbs,チャネル層の表面ポテンシャルをφms,ゲート絶縁膜中の電荷をQ,ゲート絶縁膜の容量をCox,チャネル部とベース部との内部電位差をVblとしたときに,下記式 Tch≦√[(2εs /ｑ)｛(Ncm+Nbs)/(Ncm・Nbs)｝・Vbl｝] +√[(2εs /ｑ)(1/Ncm)｛φms-(Q/Cox)｝] を満たすことが好ましい。 これらのチャネル層の平均不純物濃度Tchや,チャネル層の厚さNcmが,ノーマリーオフ型のパワートランジスターを設計する上で重要なパラメーターの1つとなり,チャネル層の構造に依存する電気特性は,このチャネル層の平均不純物濃度,チャネル層の厚さ,およびにベース領域における不純物濃度によって大まかに見積もることができる。そして,Ncm,Nbsを決めてTchを上式で計算し,チャネルの厚みをTch以下にすれば,第1導電型半導体領域(ベース)側から延びる空乏層とゲート電極側から延びる空乏層とが,チャネル層中でピンチオフし,ノーマリーオフ型を実現できる構造となる。」(2頁下から7行?4頁10行) 上記の記載は,チャネル層に変調ドープされた層を採用した場合の記述であるが,チャネル層が一定の濃度にドープされてノーマリオフ動作をする従来のMISFETを前提としていることが明らかである。 イ 以上の(ア)?(エ)の周知例からも分かるように,MOSFETには,反転層によりチャネルを流れる電流を制御する方式(反転型)のほかに,空乏層の伸縮によりチャネルを流れる電流を制御する方式のものが当業者に一般に知られており,後者においては,さらに,通常状態でチャネルに電流が流れる方式(ノーマリオン)のもの(周知例1)と,通常状態でチャネルに電流が流れない方式(ノーマリオフ)のもの(周知例2?4)が当業者に一般に知られている。そして,MOSFETをオン・オフ動作させるためにゲート電極に印加する電圧の範囲は,チャンネル層の厚さや不純物濃度等に依存して決まるものであることも技術常識である。 そうすると,本願補正発明において,SiGe層の不純物のドーピング量と当該層内に形成される空乏層について,「前記ゲート電極に供給される電圧の前記ソース部に対する極性が,第1の極性である場合に完全空乏化となり,第1の極性と反対極性の場合に空乏化しないように厚さおよびドーピング量を制御され」るようにすることは,引用発明の原理をノーマリオフ動作を行うMOSFETに適用する際においても,当業者が当然考慮する設計事項といえる。 (5)小括 したがって,本件補正発明は,MOSFETの動作方式についての上記一般的技術水準に照らし,当業者が引用発明に基づいて容易に発明をすることができたものである。 3 以上のとおり,本願補正発明は,引用発明に基づいて当業者が容易に発明をすることができたものであるから,特許法29条2項の規定により,特許を受けることができない。 よって,本願補正発明は,特許出願の際独立して特許を受けることができるものではないから,本件補正は,平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法17条の2第5項において準用する同法126条5項の規定に違反するので,同法159条1項において読み替えて準用する同法53条1項の規定により却下すべきものである。 第3 本願発明の容易想到性について 1 以上のとおり,本件補正は却下されたので,本願の請求項1に係る発明(以下「本願発明」という。)は,平成18年10月27日に提出された手続補正書の特許請求の範囲の請求項1に記載された,次のとおりのものである。 【請求項1】 「第1の導電タイプである高ドープドレイン部,第1の導電タイプである低ドープドレイン部,第2の導電タイプであるチャネルボディ部,及び第1の導電タイプであるソース部が,この順に隣接して形成された半導体基板上に,底面及び側壁面に,第1の導電タイプであるチャネル層を備えているトレンチ部が形成されており,当該トレンチ部内にゲート電極が設けられているトレンチ型MOSFETであって, 上記チャネル層は,上記ゲート電極に供給される電圧の前記ソース部に対する極性が,第1の極性である場合に完全空乏化となり,第1の極性と反対極性の場合に空乏化しないSiGe層であることを特徴とするトレンチ型MOSFET。」 2 引用例の記載と引用発明については,前記第2(2-1)(2-2)で認定したとおりである。 3 対比・判断 前記第2,1(1)(2)で検討したように,本願補正発明は,補正前の請求項1の,「第1の極性と反対極性の場合に空乏化しないSiGe層」との記載を,「第1の極性と反対極性の場合に空乏化しないように厚さおよびドーピング量を制御されたSiGe層」とより具体的に限定するものである。したがって,逆に言えば,本願発明(補正前の請求項1に係る発明)は,本願補正発明から,このような限定をなくしたものである。 そうすると,本願発明の構成要素をすべて含み,これをより具体的に限定したものである本件補正発明が,前記第2,2(4)(5)で検討したとおり,引用発明に基づいて当業者が容易に発明をすることができたものであるから,本願発明も,同様の理由により,当業者が容易に発明をすることができたものである。 第4 結言 以上のとおり,本願発明は,引用発明に基づいて当業者が容易に発明をすることができたものであるから,特許法29条2項の規定により,特許を受けることができない。 よって,結論のとおり審決する。 |
| 審理終結日 | 2010-04-21 |
| 結審通知日 | 2010-04-27 |
| 審決日 | 2010-05-13 |
| 出願番号 | 特願2005-168789(P2005-168789) |
| 審決分類 |
P
1
8・
121-
Z
(H01L)
|
| 最終処分 | 不成立 |
| 前審関与審査官 | 安田 雅彦 |
| 特許庁審判長 |
相田 義明 |
| 特許庁審判官 |
市川 篤 近藤 幸浩 |
| 発明の名称 | トレンチ型MOSFET及びその製造方法 |
| 代理人 | 特許業務法人原謙三国際特許事務所 |