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審決分類 審判 全部無効 特許請求の範囲の実質的変更  G06F
審判 全部無効 特123条1項8号訂正、訂正請求の適否  G06F
審判 全部無効 2項進歩性  G06F
管理番号 1241625
審判番号 無効2006-80177  
総通号数 142 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2011-10-28 
種別 無効の審決 
審判請求日 2006-09-06 
確定日 2011-07-07 
訂正明細書 有 
事件の表示 上記当事者間の特許第2994589号「サイクリック自動通信による電子配線システム」の特許無効審判事件についてされた平成19年 5月28日付け審決に対し、知的財産高等裁判所において審決取消の判決(平成19年(行ケ)第10220号平成20年 4月21日判決言渡)があったので、さらに審理のうえ、次のとおり審決する。 
結論 訂正を認める。 特許第2994589号の請求項1ないし3に係る発明についての特許を無効とする。 審判費用は、被請求人の負担とする。 
理由 第1.手続の経緯
イ.本件特許第2994589号の請求項1ないし3に係る発明(以下、「本件特許発明」という。)についての出願は、平成8年6月7日に特許出願され、平成11年10月22日に設定登録されたものである。
ロ.その後、本件特許発明について、異議の申し立てがなされ、平成14年2月28日付けで取消理由が通知され、その指定期間内の平成14年4月30日付けで訂正請求がなされ、平成14年5月28日付けの異議の決定において、当該訂正が容認された上で、請求項1ないし3に係る特許が維持された。
ハ.これに対して、請求人は、平成18年9月6日に、本件の請求項1ないし3に係る特許について、無効審判を請求した。
ニ.被請求人は、平成18年11月24日付けで、訂正請求書を提出して訂正を求めた。
ホ.平成19年5月28日に、「訂正を認める。本件審判の請求は、成り立たない。」との審決がなされた。
ヘ.これに対し、請求人は、知的財産高等裁判所に審決取消訴訟を提起し(平成19年(行ケ)第10220号)、平成20年4月21日に「特許庁が無効2006-80177号事件について平成19年5月28日にした審決を取り消す。」旨の判決が言い渡された。
ト.被請求人は、この判決を不服として、最高裁判所に対して上告受理の申立て(平成20年(行ヒ)第248号)をしたが、最高裁判所第二小法廷は、平成20年10月24日、上告審として事件を受理しない旨の決定をした。
チ.被請求人は、特許庁審判長にあてて、平成20年11月4日付けで訂正請求申立書を提出したが、平成21年2月9日付けで訂正請求申立書に係る手続は却下された。

平成18年11月24日付けの訂正請求書による訂正の内容は、願書に添付した明細書及び図面を訂正請求書に添付した訂正明細書及び図面のとおりに訂正しようとするものである。即ち、特許請求の範囲を下記のとおり訂正することを求めるものである(下線は、訂正箇所を示す。また、後の検討のため、請求項1の記載の段落に、分説a?分説gを付与した。)。

「【請求項1】
(分説a)
1台のIC化された中央装置(1)と1台又は複数台のIC化されていてかつ外部から端末装置アドレス符号が設定される端末装置(2)とがデジタル通信回線(3)を介して、相互接続されて構成され、上記中央装置(1)から上記端末装置(2)宛に、出力データの組み込まれたコマンドパケットを一斉にサイクリックに自動的に送信し、1台又は複数台の端末装置(2)の中から順次に択一的に選択される1台づつの上記端末装置(2)から上記中央装置(1)宛に、入力データの組み込まれたレスポンスパケットを逐次にサイクリックに自動的に送信するサイクリック自動通信方式の電子配線システムであって、
(分説b)
上記中央装置(1)は、上記出力データと上記入力データとを読み取り可能に記憶するメモリ(4)と、上記コマンドパケットの送信と上記レスポンスパケットの受信とを、プログラムによる通信制御に基づかないで、回路の駆動で制御するステートマシーンとから成り、
(分説c)
上記メモリ(4)は、i番目のコマンドパケットに組み込まれるi番目の出力データをi番目対応の出力データ記憶領域に読み取り可能に記憶し、i番目のレスポンスパケットに組み込まれていたi番目の入力データをi番目対応の入力データ記憶領域に読み取り可能に記憶するメモリであり、
(分説d)
上記ステートマシーンは、i-1番目の端末装置(2)宛のi-1番目のコマンドパケットの送信が完了した直後に、又は、i-1番目のコマンドパケットの送信が完了してから、i-1番目のレスポンスパケットの受領期間が経過した直後に、上記メモリ(4)のi番目対応の出力データ記憶領域から読み取られたi番目の出力データとi番目の端末装置アドレス符号とが組み込まれたi番目のコマンドパケットをデジタル通信回線(3)経由で送信し、該i番目のコマンドパケットの送信が完了した後に、i番目の入力データの組み込まれたi番目のレスポンスパケットをi番目の端末装置からデジタル通信回線(3)経由で受信し、該i番目の入力データを上記メモリ(4)のi番目対応の入力データ記憶領域に書き込むことを特徴とし、
(分説e)
上記端末装置(2)は、デジタル通信回線(3)経由で受信した上記i番目のコマンドパケットに組み込まれているi番目の端末装置アドレス符号が自己の端末装置アドレス符号として設定されているi番目の端末装置アドレス符号と一致するときに、上記i番目のコマンドパケットに組み込まれているi番目の出力データを出力ポート(22)でのポート出力データとして出力するとともに、入力ポート(21)からのポート入力データがi番目の入力データとして組み込まれた上記i番目のレスポンスパケットをデジタル通信回線(3)経由で送信することを特徴とし、さらに、
(分説f)
上記メモリ(4)のi番目対応の出力データ記憶領域に読み取り可能に記憶されている出力データのビット群の構成と上記出力ポート(22)から出力されるポート出力データのビット群の構成とが同一形態であり、上記メモリ(4)のi番目対応の入力データ記憶領域に読み取り可能に記憶されている入力データのビット群の構成と上記入力ポート(21)から入力されるポート入力データのビット群の構成とが同一形態であり、
(分説g)
前記メモリ(4)内のデータビット群が、前記複数の端末装置毎にメモリ領域を分割して設定したことを特徴とするサイクリック自動通信方式の電子配線システム。
【請求項2】
上記メモリ(4)のi番目対応の出力データ記憶領域からのi番目の出力データの読み取り動作と、該i番目対応の出力データ記憶領域へのユーザインターフェースPCからのi番目の出力データの書き込み動作と、該メモリのi番目対応の入力データ記憶領域へのi番目の入力データの書き込み動作と、該i番目対応の入力データ記憶領域からのユーザインターフェースPCへのi番目の入力データ読み取り動作とが、それぞれ、別個独立に実行可能である請求項1に記載のサイクリック自動通信方式の電子配線システム。
【請求項3】
前記端末装置(2)毎に分割されたメモリ領域内のデータビット群は、送受信単位毎のフィールドに設定し、該設定されたフィールド単位で送受信するようにした請求項2に記載のサイクリック自動通信方式の電子配線システム。」

第2.訂正の可否の判断
本件特許は、平成11年10月22日に設定登録された後、平成14年4月30日付けの訂正請求(以下、「異議時訂正請求」という。)により訂正され、その後、本件無効審判請求の中で、平成18年11月24日付けで訂正請求(以下、「本件訂正請求」という。)されたものである。
そこで、本件訂正請求、即ち、異議時訂正請求によって訂正された明細書又は図面に対する本件訂正請求の可否について検討すると、本件訂正請求は、願書に添付された明細書又は図面に記載した事項の範囲内で、「外部から端末装置アドレス符号が設定される」との限定を付加して、請求項1に記載された端末装置を特定するものであるから、本件訂正は、特許請求の範囲の減縮を目的とするものであり、特許法第134条の2の第1項ただし書き第1号(請求の範囲の減縮)に掲げる事項を目的とするとともに、同条第5項で準用する同法第126条第3項(新規事項)、第4項(拡張、変更)の規定に適合する。
よって、本件訂正請求による訂正を認める。
なお、請求人が主張する、「前記異議時訂正請求に係る訂正は訂正要件に違反し、異議時訂正請求により訂正された本件発明の特許は無効である」旨の主張については、別途「第6」の項で検討する。

第3.本件発明
上記「第2 訂正の可否の判断」の項において記載したとおり、本件訂正が認められるから、本件の訂正後の請求項1?3に係る発明(以下、「本件特許発明1」?「本件特許発明3」という。)は、平成18年11月24日付けの訂正請求書に添付した訂正明細書及び図面の記載からみて、その特許請求の範囲の請求項1?3に記載されたとおりのもの(前記「第1 手続の経緯」の(ニ)の項参照 )と認める。

第4.請求人の主張
請求人は、本件発明の特許を無効とする、との審決を求め、その理由として、平成19年4月24日付けの口頭審理陳述要領書において、本件特許発明1?3は、甲第1号証?甲第6号証に記載の周知技術と、甲第4号証?甲第6号証、甲第8号証、甲第9号証に記載の周知技術とに基いて、及び、甲4号証に記載された発明に甲2号証又は甲8号証に記載された事項を適用して、当業者が容易に発明できたものだから、特許法第29条第2項の規定により特許を受けることができないものであると主張する。そして口頭審理の調書において、甲第4号証が主引用例であると主張する。これらの主張は、無効審判請求書における無効理由を整理したものであるから、請求の要旨を変更するものではない。
また、平成18年11月24日付けの訂正請求(本件訂正請求)による訂正は認められるべきではない旨、主張するとともに、仮に本件訂正が認められるとしても、訂正後の発明は、当業者が容易に発明できたものであると主張する。
また、平成14年4月30日付けの訂正請求(異議時訂正請求)による訂正は、設定登録時の明細書の特許請求の範囲の請求項1から「端末アドレス設定機能を有する」を削除することを含むものであるところ、その訂正は、特許請求の範囲の減縮でもなく、誤記の訂正でもなく、明りょうでない記載の釈明でもないから、訂正要件に違反し、異議時訂正請求により訂正された本件発明の特許は、無効理由を有する旨、主張する。

第5.被請求人の主張
一方、被請求人は、平成19年4月24日付け口頭審理陳述要領書において、本件特許発明1?3は、甲第1?9号証に記載された発明に基いて当業者が容易に発明できたものではないので、本件特許発明1?3に無効理由は存在しない旨、主張する。また、平成18年11月24日付けの訂正請求(本件訂正請求)により、訂正要件に係る無効理由は解消された旨、主張する。

第6.異議時訂正請求によってなされた訂正に係る無効理由について
(6-1)請求人は、本件異議時訂正は、構成要件の一部である「端末装置は端末アドレス設定機能を有する」との記載を削除したものであり、特許請求の範囲の減縮を目的とするものではなく、かつ、実質上特許請求の範囲を拡張し、又は変更するものであるというべきであるから、訂正要件を満たさないものであり、これを前提とする本件訂正も違法であり、本件特許は特許法123条1項8号に基づいて無効とされるべきである旨主張するので、これらの主張について検討する。

(6-2)本件異議時訂正及び本件訂正の内容
イ.本件特許登録時の請求項1及び2(請求項は全6項であった。)
「【請求項1】
データの送受信を、プログラムによる通信制御に基づかないで、回路の駆動で制御するステートマシーンと、前記データを蓄積するメモリとを有するIC化された中央装置と、
該中央装置とデジタル通信回線を介して接続した端末アドレス設定機能を有する複数のIC化された端末装置とからなり、
前記中央装置のメモリ内のデータビット群の構成と、前記端末装置のI/Oポートのデータビット群の構成とを同一形態にしたことを特徴とするサイクリック自動通信による電子配線システム。
【請求項2】
前記メモリ内のデータビット群は、前記複数の端末装置毎にメモリ領域を分割して設定したことを特徴とする請求項1に記載のサイクリック自動通信による電子配線システム」。

ロ.本件異議時訂正後の請求項1の記載
「1台のIC化された中央装置(1)と1台又は複数台のIC化された端末装置(2)とがデジタル通信回線(3)を介して、相互接続されて構成され、上記中央装置1 から上記端末装置2 宛に、出力データの組み込まれたコマンドパケットを一斉にサイクリックに自動的に送信し、1台又は複数台の端末装置(2)の中から順次に択一的に選択される1台づつの上記端末装置(2)から上記中央装置(1)宛に、入力データの組み込まれたレスポンスパケットを逐次にサイクリックに自動的に送信するサイクリック自動通信方式の電子配線システムであって、
上記中央装置(1)は、上記出力データと上記入力データとを読み取り可能に記憶するメモリ(4)と、上記コマンドパケットの送信と上記レスポンスパケットの受信とをプログラムによる通信制御に基づかないで回路の駆動で制御するステートマシーンとから成り、
上記メモリ(4) はi番目のコマンドパケットに組み込まれるi番目の出力データをi番目対応の出力データ記憶領域に読み取り可能に記憶し、i番目のレスポンスパケットに組み込まれていたi番目の入力データをi番目対応の入力データ記憶領域に読み取り可能に記憶するメモリであり、
上記ステートマシーンは、i-1番目の端末装置(2)宛のi-1番目のコマンドパケットの送信が完了した直後に、又は、i-1番目のコマンドパケットの送信が完了してから、i-1番目のレスポンスパケットの受領期間が経過した直後に、上記メモリ(4)のi番目対応の出力データ記憶領域から読み取られたi番目の出力データとi番目の端末装置アドレス符号とが組み込まれたi番目のコマンドパケットをデジタル通信回線(3)経由で送信し、該i番目のコマンドパケットの送信が完了した後に、i番目の入力データの組み込まれたi番目のレスポンスパケットをi番目の端末装置からデジタル通信回線(3)経由で受信し、該i番目の入力データを上記メモリ(4)のi番目対応の入力データ記憶領域に書き込むことを特徴とし、
上記端末装置(2)は、デジタル通信回線(3)経由で受信した上記i番目のコマンドパケットに組み込まれているi番目の端末装置アドレス符号が自己の端末装置アドレス符号として設定されているi番目の端末装置アドレス符号と一致するときに、上記i番目のコマンドパケットに組み込まれているi番目の出力データを出力ポート(22)でのポート出力データとして出力するとともに、入力ポート(21)からのポート入力データがi番目の入力データとして組み込まれた上記i番目のレスポンスパケットをデジタル通信回線(3)経由で送信することを特徴とし、さらに、
上記メモリ(4)のi番目対応の出力データ記憶領域に読み取り可能に記憶されている出力データのビット群の構成と上記出力ポート(22)から出力されるポート出力データのビット群の構成とが同一形態であり、上記メモリ(4)のi番目対応の入力データ記憶領域に読み取り可能に記憶されている入力データのビット群の構成と上記入力ポート(21)から入力されるポート入力データのビット群の構成とが同一形態であり、
前記メモリ(4)内のデータビット群が、前記複数の端末装置毎にメモリ領域を分割して設定したことを特徴とするサイクリック自動通信方式の電子配線システム」。

ハ.本件特許登録時における請求項1の「端末アドレス設定機能を有する…端末装置」との記載それ自体についてみると、端末装置のアドレスに関して、アドレス自体の保有とその設定の双方について規定したものとみえなくもない。そこで、登録時の明細書の記載についてみると、請求項1の「端末装置」に関して以下の記載がある。
「【0036】N個の端末装置2は、全て同一の構成を持つが、それぞれ、アドレス1?Nが付与されており、このアドレスにより識別される。…
【0075】また、端末装置2の外部には端末アドレス設定装置が設けられておりこれによりユーザが端末装置2の自己アドレスを設定するようになっている。設定された自己アドレスは、送信回路24とアドレス照合回路25とに供給される」。
以上の記載によれば、上記請求項1の「端末アドレス設定機能を有する…端末装置」とは、端末装置自体が自己のアドレスを保有する構成を備えていることを要件として規定したものと解するのが相当というべきである。
次に、本件異議時訂正後の請求項1についてみると、前記のとおり、このうち端末装置に関する記載は「1台又は複数台のIC化された端末装置」との記載及び、「上記端末装置は、…自己の端末装置アドレス符号として設定されている…端末装置アドレス符号と一致するときに、…」との部分である。前者の記載においては、端末装置が「1台又は複数台」であることが明確にされており、後者の記載においては、端末装置自体が自己のアドレスを保有しているとの要件が明確にされている。そうすると、本件異議時訂正における端末装置に関する請求項1の記載は、端末装置が1台又は複数台であり、端末装置自体が自己のアドレスを保有していることを明確にするとともに、入出力データの送受信に関する限定を付加したものであり、結局、本件異議時訂正は、明りょうでない記載の釈明及び特許請求の範囲の減縮を目的とするものであって、実質上特許請求の範囲を拡張又は変更するものでないことは明らかである。
そして、本件訂正は、端末装置について「外部から端末装置アドレス符号が設定される」を付加するものであるところ、この訂正は、端末装置のアドレス設定機能について、当該端末装置以外の外部に存在するものに限定したものであるから、本件異議時訂正後の特許請求の範囲の減縮を目的とするものであることは明らかであり、実質上特許請求の範囲を拡張又は変更するものでもない。
したがって、本件特許は特許法123条1項8号に基づいて無効とされるものではない。

第7.甲第1号証?甲第9号証
(7-1)甲第1号証(特開昭60-172859号公報)
甲第1号証には、時分割多重伝送方式に関するものであって、添付図面とともに、以下等が記載されている。
イ.「1)親局側に時分割多重伝送回路を設け、該時分割多重伝送回路により、前記親局の主中央処理装置から受信した送信用データに対して予め選択指定を受けたフォーマットに適合する送信データを作成し、該送信データを子局としての複数の端末に共通の伝送路を介して時分割多重伝送により送信し、その後の前記端末を受信モードから送信モードに切替えるための一定の休止期間後に前記端末から受信データの受信を行ない、次いで該受信データのフォーマットのチェックを行った後に、前記主中央処理装置にデータ受信の終了を通知し、かつ前記受信データのフォーマットが正しいと判断した時には前記受信データの総てまたは必要なデータのみを前記主中央処理装置へ返送し、前記受信データのフォーマットが不良と判断した時には、該不良の原因別にあらかじめ分類したコード化信号を前記主中央処理装置へ返送することを特徴とする時分割多重伝送方式。」(第1頁左下欄?右下欄、2.特許請求の範囲)、
ロ.「第1図は本発明を適用した伝送システムの概略構成例である。ここで、メインCPU1と時分割多重伝送用大規模集積回路(LSI)2とは、データバス3または入出力装置(I/O)を介して結合されており、メインCPU1とLSI2間では一般的に高速でデータの交信をするので8ビットなどの複数ビット構成のパラレルでデータが授受される。これらの構成要素1?3により親局4が構成され、LSI2に接続した2線式伝送路5に複数n個の端末 6-1?6-nが並列に連結されている。
第2図はメインCPU1と伝送用LSI2とをI/O12を介して接続した一例を示す。ここで、メインCPU1は例えばインテル社製の8085、I/O12としては例えばインテル社製の8255のIC(集積回路)を使用するものとする。また、多重伝送用LSI2は、2線式伝送路を2組5-1?5-4まで制御できる機能を有しているが、これは必要によって伝送路を増設できるようにするためのものである。この多重伝送用LSI2は伝送用マイコン21と、このマイコンと接続する2個の伝送回路22および23とから形成され、各伝送回路22および23には電源ライン24と対応の伝送路5-1?5-4の1組が接続している。伝送用マイコン21としては例えば2KバイトのROM(リードオンリメモリ)と28ピンの端子を有するMB8842のICを用いる。メインCPU1のI/O12はこのような多重伝送用LSI2を介して端末6-1?6-nへ交信用データを送信し、その端末から受信データなどのデータの受信を行う。このI/O12と伝送用マイコン21間のデータの授受のタイミングを第3図および第4図に示したが、このデータの授受方式はいわゆるパラレルデータのハンドシェイク交信として一般的に周知であり、しかも本発明の本質を成すものでないので、その詳細な説明は省略する。」(第3頁左下欄16行?第4頁左上欄9行)。

(7-2)甲第2号証(特開昭56-169494号公報)
甲第2号証には、時分割多重伝送装置に関するものであって、添付図面とともに、以下が記載されている。
イ.「(1)1台の主操作機に信号線を介し多数の端末器を接続し、主操作機から各端末器に対しその信号送信の開始を示すスタート信号と、被呼出し端末器を指定するアドレス信号と、その被呼出し端末器における制御内容を示す制御信号と、その被呼出し端末器からの監視信号の返送期間を示す監視信号返信要求信号とを順次サイクリックに送出するようにした時分割多重伝送装置において、多桁データ返信用の端末器に所定のアドレス範囲で設定アドレスをスキャンするアドレススキャン回路を設けてこのアドレススキャン回路出力を端末器論理部のアドレス設定入力端に入力し、スタート信号に続く新たなアドレス信号が入力させる毎に上記アドレススキャン回路を起動するとともにアドレス一致の判別時にアドレススキャン回路のスキャン動作を停止し、スキャン動作停止時のアドレススキャン回路出力データにより端末器論理部の監視入力端に入力する入力データの桁指定を行うようにして成ることを特徴とする時分割多重伝送装置。」(第1頁左下欄?右下欄、2.特許請求の範囲)
ロ.「第1図は本発明を適用すべき時分割多重伝送装置の基本構成例を示すものであつて、1台の主操作機(1)に接続された専用2線のような信号線(2)に多数の端末器(3)に対するデータ送信の開始を示すスタート信号と、ある特定の端末器(3)を呼出すためのアドレス信号と、その被呼出し端末器(3)における制御内容を示す制御信号と、その被呼出し端末器(3)からの監視信号の返送期間を示す監視信号返信要求信号とが、第3図の0、1、2、3、 …X… の各アドレスに示すように送出され、これを各端末器(3)…が受信して自己の呼出しか否かを判別することになる。そして被呼出し端末器(3)からは第2図(b)に示すように、上記監視信号返信要求信号の期間に例えば電流モードの信号として監視信号が主操作機(1)に向け送出されることになる。
第4図は上述の端末器(3)の回路構成例を示すものであつて、信号線(2)により例えばベースバンド伝送方式により伝送されて来た第2図(a)のような信号は、結合回路(11)により取り出されてロジックレベルの信号に変換され、LSIにより形成された端末器論理部(5)に入力される。端末器論理部(5)は、図示のように信号処理論理部(6)、制御信号判別部(7)、アドレス判別部(8)、監視入力返送部(9)により構成され、受信信号は信号処理論理部(6)で処理されて制御信号判別部(7)にアドレス信号及び制御信号のデータが入力されるものであり、アドレス判別部(8)は制御信号判別部(5)のアドレスデータと、アドレス設定器(10)により設定された設定アドレスとを比較し、両者が一致したときアドレス一致信号を第2図(c)のように出力することになる。またこのアドレス一致信号が生じたとき、既に監視信号返信要求信号と同期して信号処理論理部(6)から第2図(d)のように制御出力タイミングパルスが生じているため、これにより制御信号判別部(7)の制御出力による負荷の制御が行なわれ、さらにアドレス一致信号が生じているとき、監視入力返送部(9)に入力された監視入力をP/S変換して結合回路(11)から第2図(b)のような監視信号として返送されることになる。
上述のような時分割多重伝送装置にあつては、端末器(3)から主操作機(2)に返送できる監視信号のビット数に制限があり、通常のシステムにおいては最大5ビット程度である。従つて1個所で多量の連続情報(多桁データ)を収集するような場合にあつては、制御信号により桁指定を行ない、その端末器(3)を何回か呼びだすことによつて全てのデータを主操作機(1)で収集するようにしていた。即ち例えば第3図中のアドレス「X」の端末器(3)において、A、B、C、D桁のデータを収集するような場合、サイクリックなアドレススキャンにおける第1周目でA桁の桁指定を制御信号により行つてA桁のデータを収集し、以下同様に2周目にB桁、3周目にC桁というようにデータの収集を行つていくものである。従つてこのような方式にあっては、一連の連続情報、即ち全桁のデータを主操作機(1)で収集完了するには、第3図のサイクリック径路を何周かする必要があり、全桁のデータの収集を完了するのにかなりの時間を要するという問題がある他、一の端末器からのデータが部分的かつ断続的にしか送信されてこないため、主操作機(1)における受信信号の処理が複雑化し、回路構成等が煩雑なものになるという問題があつた。」(第1頁右下欄15行?第2頁左下欄16行)。

上記甲第2号証の摘記事項、添付図面を考慮すると、上記甲第2号証には以下の発明(以下、「甲2発明」という。)が記載されていると認められる。
「主操作機から端末器宛てに、アドレス信号と制御信号の組み込まれた送信信号を送信し、そのアドレスが一致しているときに、その端末器から主操作機宛てに、監視信号の組み込まれた受信信号を送信することを、複数台の端末器に対し順次にサイクリックに行う通信方式。」

(7-3)甲第3号証(特開平4-57422号公報)
甲第3号証には、時分割多重伝送システムに関するものであって、添付図面とともに、以下が記載されている。
「第3図は従来の一般的な時分割多重伝送システムの概略構成図である。このシステムでは、1台の中央監視制御装置Aと複数の端末器B1,B2,・・・,BNとが同軸ケーブルやツイスト・ペア線のような2線の伝送線Lを介して接続されている。第4図(a)、(b)は、中央監視制御装置Aから伝送線Lに送出される時分割多重伝送信号と、端末器B1,B2,・・・,BNから伝送線Lを介して中央監視制御装置Aに返信される返信信号の波形をそれぞれ示している。時分割多重伝送信号は、その1フレームFRに、信号伝送の開始を示すスタートパルスSTと、交信すべき端末器Bi(i=1,2,・・・、N)を指定するためのアドレスパルスADと、端末器Biの動作を制御するための制御パルスDTと、端末器Biから返信信号を受信するための返信待機パルスRTとを少なくとも含んでいる。アドレスパルスADや制御パルスDTは、例えば長電圧パルスが“1”、短電圧パルスが“0”を意味する複数ビットのシリアル信号よりなる。返信待機パルスRTでは、例えば中央監視制御装置Aの側で伝送線Lの線間に電圧を印加し、端末器Biの側で伝送線Lの線間を抵抗を介して短絡することにより、例えば長電流パルスが“1”、短電流パルスが“0”を意味する複数ビットのシリアル信号を中央監視制御装置Aに返信する。アドレスパルスADや制御パルスDTは、低インピーダンスの電圧信号として中央監視制御装置Aから送出され、各端末器Biでは、伝送線Lの線間に整流器と平滑コンデンサを接続し、動作電源を得ている。中央監視制御装置Aから送出される時分割多重伝送信号に含まれるアドレスパルスADは、各端末器Biを例えばサイクリックにポーリングするように変化しており、アドレスが一致した1つの端末器Biのみが制御動作と返信動作を行うものである。端末器B1は伝送線りからスタートパルスSTが受信されると、それに続くアドレスパルスADを受信し、自己のアドレスと照合する。アドレスが一致しなければ、次のスタートパルスSTが受信されるのを待つ。アドレスパルスADが自己のアドレスと一致すれば、それに続く制御パルスDTを受信し、この制御パルスDTに応して、制御動作を行う。また、制御パルスDTに続く返信待機パルスRTで第4図(b)に示すような返信信号(監視パルス)を送出する。」(第1頁右下欄7行?第2頁右上欄10行)。
上記甲第3号証の摘記事項、添付図面を考慮すると、上記甲第3号証には以下の発明(以下、「甲3発明」という。)が記載されていると認められる。
「1台の中央監視制御装置と複数の端末器を伝送線で接続し、中央監視制御装置から端末器宛てに、アドレスパルス、制御パルスと返信待機パルスの組み込まれた伝送信号を送信し、そのアドレスが一致しているときに、その端末器から中央監視制御装置宛てに、監視パルスの組み込まれた返信信号を送信するポーリングを、複数台の端末器に対し順次にサイクリックに行う通信方式。」

(7-4)甲第4号証(特開平6-292275号公報)
甲第4号証には、信号入力装置及び信号通信装置に関するものであって、添付図面とともに、以下が記載されている。
イ.「【0001】
【産業上の利用分野】本発明は、信号入力装置および信号通信装置に係わり、更に詳しくは、工作機械や産業機械と数値制御装置とを接続する装置として有用な信号入力装置および信号通信装置に係わる。」(第2頁2欄)、
ロ.「【0008】次に、動作について説明する。操作ボード20に取り付けられた電源ONスイッチ(図示せず)を押すと、AVR11がONし、CPU101はブーツROM1013を経て、予めシステムメモリ103やPLCメモリ102に書き込まれているコントロールプログラムを順に1命令ずつ実行して、処理を進める。
【0009】前記コントロールプログラムには、機械40に対する入出力処理を行う機械制御プログラムや、補間処理を行う補間プログラムや、前記処理に必要なデータを計算する加工プログラムの解読処理や演算処理などを行う演算プログラムや、操作ボード20の表示画面201に設定表示されたデータなどの処理を行う設定表示プログラム等がある。これらを総称して、CNCプログラムと云う。・・・(中略)・・・
【0010】OSの管理の下、ユーザPLCプログラムは、接点入力402の情報を機械入出力I/F107を介して受け取る。また、CNCプログラムの機械制御プログラムから情報を受け取る。また、設定表示プログラムから操作ボード20のメカニカルスイッチ情報を受け取る。そして、受け取った情報とラダー図とに従って、ビット演算を行う。そして、機械入出力I/F107を介して、接点出力403に出力する。また、操作ボード20のランプ207の表示情報を、設定表示プログラムに渡す。・・・(中略)・・・
【0012】設定表示プログラムは、操作ボード20との間のインタフェースを受け持ち、操作ボード20内のNC操作ボードの各種キー情報や機械操作ボード205のメカニカルスイッチ情報を、操作ボードI/F104より受け取る。そして、受け取った情報に基づいて処理を行う。また、操作ボードI/F104を通じて、機械操作ボード205内のランプ207への出力処理を行う。更に、表示画面201への表示情報の作成と送信を行う。なお、操作ボードI/F104にグラフィックコントローラやCRTコントローラを有している場合は、表示情報をビデオ信号で表示画面201に出力する。一方、これらのコントローラを有しない場合は、機械操作ボード205のランプへの出力信号と同様に、シリアル通信線を通じて、操作ボード20に送信する。シリアル通信線で送信する場合は、通信のためのCPUを操作ボード20に設けるのが一般的である。」(第3頁4欄?第4頁5欄)、
ハ.「【0023】また、機械入出力I/Fリモートは、CPUを設けるため、ハードウエアが高価で複雑になる問題点があった。さらに、機械入出力I/Fリモートが複数の場合には、数値制御装置本体のCPUのソフトウエアと機械入出力I/FリモートのCPUのソフトウエアとが、非常に複雑になる問題点があった。
【0024】また、数値制御装置とシリアル通信線を通じて通信を行なう操作ボードは、CPUを設けるため、ハードウエアが高価で複雑になる問題点があった。さらに、数値制御装置本体のCPUのソフトウエアが複雑になる問題点があった。
・・・(中略)・・・
【0026】本発明は、上記問題点を解消するためになされたもので、第1に、複雑なソフトウエアを必要としない信号入力回路を提供する。第2に、複雑なソフトウエアを必要とせずにサンプリング周期を自動調整できる信号入力回路を提供する。第3に、CPUを必要とせずに機械入出力I/Fリモートとして使用できる信号入力回路を提供する。第4に、数値制御装置と操作ボードがシリアル通信線を通じて通信を行なうことを、CPUを必要とせずに可能にする信号入力回路を提供する。」(第5頁7欄)、
ニ.「【0034】上記第3の信号入力装置は、前記第1の記憶回路と前記一致検出回路とからなるデジタルフィルタを複数備えており、それらデジタルフィルタで複数の入力信号の真正出力を得る。そして、それら複数の真正出力をシリアルインタフェースでシリアル信号に変換し、シリアル通信線に送出する。そこで、機械入出力I/Fリモートとして使用できるが、CPUを必要としないので、ハードウエアが安価で簡単になる。また、ソフトウエアが簡単になる。」(第6頁9欄)
ホ.「【0067】実施例4.図12は、本発明の実施例4に係る機械入出力I/Fホスト107と機械入出力I/Fリモート404の接続図である。なお、実施例4に関係しない部分は図示を省略している。1台の機械入出力I/Fホスト107に、8台の機械入出力I/Fリモート404が接続されている。402BはA/D変換器、403AはD/A変換器である。
【0068】図13は、機械入出力I/Fリモート404の詳細図である。1100は、機械入出力I/FリモートICであり、機械入出力I/Fリモート404の主要機能をIC化したものである。1095は、双方向シリアルI/Fであり、機械入出力I/Fホスト107と接続され、シリアルデータの送受信を行う。
【0069】1103は、マルチプレクサである。1093は、P/S変換回路であり、パラレル/シリアル変換回路、FLAGや相手側局番やCRCの挿入回路、データとクロックを混合する回路などからなるHDLC送信用の回路ブロックである。1099Aはシリアルデータの先頭を示すFLAG、1099Bは機械入出力I/Fリモート404の#1?#8に対応する局番、1099Cは通信時にエラーが発生したかどうか判別するためのCRCである。
【0070】1094は、S/P変換回路であり、シリアル/パラレル変換回路、FLAG識別回路、局番識別回路、CRCエラー判別回路などからなるHDLC受信用の回路ブロックである。1097は、前記S/P変換回路1094で8biｔのパラレルデータに変換されたデータを、8つのラッチ回路1077に、次々と送るためのシフトレジスタである。1098は、実施例3と同様のコマンドレジスタである。1096は、クロックとデータの混合した受信シリアルデータよりクロック部分を分離するクロック分離回路である。機械入出力I/FリモートIC1100では、この分離したクロックを使用する。1087Bは、実施例3と同様のサンプリングクロック＆シーケンス回路である。
【0071】図14は、機械入出力I/Fホスト107の詳細図である。1110は、機械入出力I/FホストICであり、機械入出力I/Fホスト107の主要機能をIC化したものである。1095は、双方向シリアルI/Fであり、機械入出力I/Fリモート404と接続され、シリアルデータの送受信を行う。
【0072】1093は、P/S変換回路であり、パラレル/シリアル変換回路、FLAGや相手側局番やCRCの挿入回路、データとクロックを混合する回路などからなるHDLC送信用の回路ブロックである。1099Aはシリアルデータの先頭を示すFLAG、1099Bは機械入出力I/Fリモート404の#1?#8に対応する局番、1099Cは通信時にエラーが発生したかどうか判別するためのCRCである。
【0073】1101は、送信用レジスタファイルであり、図12の8個の機械入出力I/Fリモート404に対応して、8個ある。各々の送信用レジスタファイル1101には、図13の機械入出力I/FリモートIC1100の8個のラッチ回路1077Aおよびコマンドレジスタ1098に対応して、8個のラッチ回路1077およびコマンドレジスタ1102がある。また、8個のラッチ回路1077およびコマンドレジスタ1102のいずれかを選択するためのマルチプレクサ1111を有している。1103は、8個の送信用レジスタファイル1101のいずれかを選択するためのマルチプレクサである。
【0074】1104は、受信用レジスタファイルであり、図12の8個の機械入出力I/Fリモート404に対応して、8個ある。各々の受信用レジスタファイル1104には、図13の機械入出力I/FリモートIC1100の8個のラッチ回路1077に対応して、8個のラッチ回路1077がある。
【0075】1094Aは、S/P変換回路であり、シリアル/パラレル変換回路、FLAG識別回路、局番識別回路、CRCエラー判別回路などからなるHDLC受信用の回路ブロックである。1097は、前記S/P変換回路1094Aで8biｔのパラレルデータに変換されたデータを、8つのラッチ回路1077に、次々と送るためのシフトレジスタである。1086Aは、前記送信用レジスタファイル1101および前記受信用レジスタファイル1104のラッチ回路1077のいずれか1つを有効にし、他をハイインピーダンスにするデコーダ回路であり、CPU101で制御される。
【0076】図15は、機械入出力I/FホストIC1110のアドレスマップである。図16、図17は、通常モードでの送信データとコマンドモードでの送信データを表すタイムチャートである。図18は、受信データを表すタイムチャートである。図19は、送受信のデータの一例を表すタイムチャートである。
【0077】次に、数値制御装置1から機械入出力I/Fリモート404への出力動作について説明する。数値制御装置1のCPU101は、図15のアドレスマップに従い、機械入出力I/Fリモート#1の接点出力#1?#8から#71?#78までの64点の接点出力に出力したいデータを、$8?F番地にライトする。また、機械入出力リモート#2の接点出力#1?#8から#71?#78までの64点の接点出力に出力したいデータを、$18?1F番地にライトする。以下同様に、機械入出力リモートの接点出力に出力したいデータを、該当する番地にライトする。すると、これらのデータは、図14の送信用レジスタファイル1101のラッチ回路1077に書き込まれる。
【0078】送信用レジスタファイル1101のラッチ回路1077に書き込まれた64点×8接点出力のデータ(64Bｙｔe分)は、図16の送信データ(通常モード)のタイムチャートに従って送信される。すなわち、機械入出力I/FホストIC1110内部の制御回路(図示せず)に従い、リフレッシュ周期中に、マルチプレクサ1103は、送信用レジスタファイル#1?#8を選択する。また、選択された送信用レジスタファイル1101のMPX1111は、ラッチ回路#7?#0を順に選択する。MPX1111で順に選択されたラッチ回路#7?#0のデータ(図16のC列)は、P/S変換回路1093に送り込まれ、ここでFLAG1099A、局番1099B、CRC1099Cを付加され、パケット(図16のB列)に変換される。かくして、機械入出力I/Fリモート#1?#8へのパケット(図16のB列)が並んだシリアルデータ(図16のA列)が生成される。このシリアルデータ(図16のA列)は、双方向シリアルI/F1095を通って、図12の機械入出力I/Fリモート#1?#8に送信される。
【0079】機械入出力I/Fリモート404では、送信されてきたシリアルデータ(図16のA列)が、図13の双方向シリアルI/F1095を通って、機械入出力I/FリモートIC1100に入力される。そして、S/P変換回路1094に入力される。S/P変換回路1094は、シリアルデータ(図16のA列)のFLAG、局番、CRCから判定して、自分の局番のパケット(図16のB列)のみを取り出す。そして、そのパケット(図16のB列)のデータ(図16のC列)を取り出して、8biｔ×8個のパラレルデータに変換し、シフトレジスタ1097に順に送る。シフトレジスタ1097は、8biｔ×8個のデータを保持した後、通常モードであるため、ラッチ回路#7?#0に引き渡す。ラッチ回路1077Aは、ドライバ4031を介して、接点出力403へ値を出力する。
【0080】数値制御装置1から機械入出力I/Fリモート#1?#8へのコマンドの送信動作は、図17に示すタイムチャートを用いるが、実質的には前述の数値制御装置1から機械入出力I/Fリモート#1?#8への出力動作と同様にして行われる。機械入出力I/Fリモート404では、送信されてきたコマンドをコマンドレジスタ1098にラッチし、サンプリングクロック＆シーケンス回路1087Bに入力する。
【0081】次に、機械入出力I/Fリモート#1?#8から数値制御装置1への入力動作について説明する。図13の64点の接点入力#1?#8から#71?#78は、ディジタルフィルタ#1?8から#71?#78でサンプリングされる。サンプリング周期はサンプリングクロック＆シーケンス回路1087Bにより決められるが、図17のD列に示すコマンドにより、8個の接点入力毎に、調整モード、フィルタOFF、マニュアル設定等の制御が可能になっている。ディジタルフィルタ#1?8から#71?#78でサンプリングされたデータは、ラッチ回路#0?#7にラッチされる。ラッチ#0?#7の出力は、図18のC列に示すように、ラッチ回路#7?#0の順にマルチプレクサ1103で選択され、P/S変換回路1093に入力される。
【0082】P/S変換回路1093は、FLAG1099A、局番1099B、CRC1099Cを付加してパケット(図18のB列)を生成する。そして、そのパケット(図18のB列)を、双方向シリアルI/F1095を介して、シリアルBUSに送出する。ただし、図18のA列に示すように、リフレッシュ周期を8分割して各機械入出力I/Fリモート#1?#8に割り当てており、各機械入出力I/Fリモート404は、自己に割り当てられた期間にパケット(図18のB列)を送出する。
【0083】シリアルBUSに送出されたシリアルデータ(図18のA列)は、図14の双方向シリアルI/F1095を通って、機械入出力I/FホストIC1110のS/P変換回路1094Aに入力される。S/P変換回路1094Aは、シリアルデータ(図18のA列)を各機械入出力I/Fリモート#1?#8のパケット(図18のB列)に分解し、そのFLAG、局番、CRCをチェックする。次に、各パケットを8biｔごとのパラレルデータに変換し、シフトレジスタ1097に送る。シフトレジスタ1097は、8biｔ×8個のデータを保持した後、順に受信用レジスタファイル#1から#8のラッチ回路#0?#7に引き渡す。ラッチ回路1077のラッチしているデータは、データバスを介して、CPU101によりリードされる。
【0084】なお、図14のラッチ回路1077の出力を、適当なタイミングで、マルチプレクサ1103に入力すれば、エコーバック機能が可能になる。また、図16?図18では、送信データ、受信データがあたかも連続して送られているように図示されているが、実際には、データが衝突しないように、例えば図19のように交互に送信/受信が繰り返される。この制御は、機械入出力I/FホストIC1110および機械入出力I/FリモートIC1100の内部の制御回路(図示せず)により行われる。
【0085】以上により、CPU101のMPU1011は、機械入出力I/Fホスト107のレジスタファイル1001、1104をリード/ライトすることで、離れた場所に置かれた機械入出力I/Fリモート404に接続される接点入力402、接点出力403に対して、RAMへのアクセスと全く同じようにアクセスできることが判る。そこで、上記接点信号入力＆出力回路の方式を、接点入出力リモートRAM方式という。」(第9頁16欄?第11頁19欄)。

上記甲第4号証の記載において、その段落0079に記載された(機械入出力I/FリモートICの)ラッチ回路#7?#0は、接点出力へ値を出力するのだから、出力用ラッチ回路ということができ、同じく、段落0081に記載された(機械入出力I/FリモートICの)ラッチ回路#0?#7は、接点入力からデータが入力されるのだから、入力用ラッチ回路ということができる。
また、図19等の記載によれば、機械入出力I/Fホスト(以下、「ホスト」という。)と機械入出力I/Fリモート(以下、「リモート」という。)間の通信は、送信の「パケットが一斉にサイクリックに自動的に送信」され、受信の「パケットが逐次にサイクリックに自動的に送信」されるとともに、ホストと複数のリモート間で「サイクリック自動通信方式」の通信が行われるものであるということができる。
ここで、ホストからリモートへ送信されるパケット、及びホストがリモートから受信するパケットは、それぞれ、「下りパケット」及び「上りパケット」ということにする。
また、段落0008?0012の記載によれば、数値制御装置のCPU101は、操作ボードの設定表示等のプログラムを実行可能であるといえ、また、段落0085の記載によれば、送信用レジスタファイルと受信用レジスタファイルをアクセス可能であるといえる。

したがって、上記甲第4号証の記載及び添付図面によれば、上記甲第4号証には下記の発明(以下、「甲4発明」という。)が開示されていると認められる。
「1台のIC化されたホストと複数台のIC化されたリモートとがシリアル通信線を介して、相互接続されて構成され、上記ホストから上記リモート宛に、出力データの組み込まれた下りパケットを一斉にサイクリックに自動的に送信し、複数台のリモートの中から順次に択一的に選択される1台づつの上記リモートから上記ホスト宛に、入力データの組み込まれた上りパケットを逐次にサイクリックに自動的に送信するサイクリック自動通信方式のシステムであって、
上記ホストは、上記出力データと上記入力データとをそれぞれ読み取り可能に記憶する送信用レジスタファイル♯1?8と受信用レジスタファイル♯1?8と、上記下りパケットの送信と上記上りパケットの受信を制御する、ホストの内部の制御回路とから成り、
上記送信用レジスタファイル♯1?8と受信用レジスタファイル♯1?8は、i番目の下りパケットに組み込まれるi番目の出力データをi番目対応の送信用レジスタファイル♯iに読み取り可能に記憶し、i番目の上りパケットに組み込まれていたi番目の入力データをi番目対応の受信用レジスタファイル♯iに読み取り可能に記憶する送信用レジスタファイル♯1?8と受信用レジスタファイル♯1?8であり、
上記ホストの内部の制御回路及びリモートの内部の制御回路は、i-1番目のリモート宛のi-1番目の下りパケットの送信が完了してから、i-1番目の上りパケットを受信した後に、タイムチャートに従って、上記送信用レジスタファイル♯iから読み取られたi番目の出力データとi番目の局番とが組み込まれたi番目の下りパケットをシリアル通信線経由で送信し、該i番目の下りパケットの送信の後に、i番目のリモートに割り当てられた期間に、i番目の入力データの組み込まれたi番目の上りパケットをi番目のリモートからシリアル通信線経由で受信し、該i番目の入力データをi番目対応の上記受信用レジスタファイル♯iに書き込むことを特徴とし、
上記リモートは、シリアル通信線経由で受信した上記i番目の下りパケットに組み込まれているi番目の局番が自己の局番として設定されているi番目の局番と一致するときに、上記i番目の下りパケットに組み込まれているi番目の出力データを出力用ラッチ回路でのポート出力データとして出力するとともに、i番目のリモートに割り当てられた期間に、入力用ラッチ回路からのポート入力データがi番目の入力データとして組み込まれた上記i番目の上りパケットをシリアル通信線経由で送信することを特徴とし、さらに、
上記i番目対応の送信用レジスタファイル♯iに読み取り可能に記憶されている出力データのビット群の構成と上記出力用ラッチ回路から出力されるポート出力データのビット群の構成とが同一形態であり、上記i番目対応の受信用レジスタファイル♯iに読み取り可能に記憶されている入力データのビット群の構成と上記入力用ラッチ回路から入力されるポート入力データのビット群の構成とが同一形態であり、
前記送信用レジスタファイル♯1?8と受信用レジスタファイル♯1?8内のデータビット群が、前記複数のリモート毎に記憶ファイルを分割して設定したことを特徴とし、
さらに、数値制御装置のCPU101は、操作ボードの設定表示等のプログラムを実行可能であり、送信用レジスタファイル♯1?8と受信用レジスタファイル♯1?8にアクセス可能であり、
上記i番目対応の送信用レジスタファイル♯iからのi番目の出力データの読み取り動作と、該i番目対応の送信用レジスタファイル♯iへのCPU101からのi番目の出力データの書き込み動作と、上記i番目対応の受信用レジスタファイル♯iへのi番目の入力データの書き込み動作と、該i番目対応の受信用レジスタファイル♯iからのCPU101へのi番目の入力データの読み取り動作とが、それぞれ、実行可能であるサイクリック自動通信方式のシステム。」

(7-5)甲第5号証(特開平6-214620号公報)
甲第5号証には、入出力データ交換方式に関するものであって、添付図面とともに、例えば、以下が記載されている。
「【0002】
【従来の技術】一般に、プログラマブルコントローラ(以下、PCと称する)の構成は、図5に示すように、演算および制御を行う中央制御部501と、その中央制御部501の演算結果および制御に基づいて、複数の被制御装置に対して入出力データを入出力するI/O部520とに分かれている。これらI/O部520と中央制御部501とは、シリアル伝送バス510を介して接続されている。
【0003】上記中央制御部501は、ユーザプログラムにより動作する演算部504、その演算部504とI/O部520間で入出力されるデータを記憶するI/Oメモリ502、そのI/Oメモリ502が入出力するデータを一時的に蓄えるI/Oバッファ503、及びそのI/Oバッファ503をシリアル伝送バス510を介してI/O部520に接続するためのシリアル伝送インタフェース回路540からなっている。
【0004】そして、I/O部520は、複数の被制御装置に対して入出力データを入出力するI/O装置(インタフェース)520-1、520-2、・・・520-nからなる。それらのI/O装置520-i(i=1、2・・・n、以下同様)はそれぞれ局番設定器530-iを備え、これら局番設定器530-iには各I/O装置に付与される装置番号が設定される。さらに、I/O装置520-iは、それぞれシリアル伝送インタフェース回路540-iを備えている。
【0005】上記中央制御部501のシリアル伝送バスインタフェース540とI/O部520のシリアル伝送バスインタフェース540-1、540-2・・・540-nとは、シリアル伝送バス510を介して接続されている。
【0006】上記中央制御部501は、シリアル伝送バス510、およびシリアル伝送インタフェース回路540を介してI/O部520の各I/O装置520-iから入力するデータを、I/Oバッファ503およびI/Oメモリ502を介して演算部504に入力し、その入力データを用いて演算をなし、その演算結果をI/Oメモリ502、I/Oバッファ503、シリアル伝送インタフェース回路540、およびシリアル伝送バス510を介してI/O部520のI/O装置520-iに出力することにより、それらのI/O装置520-iに接続される被制御装置を制御するようになっている。
【0007】ところで、I/O装置520-iは、様々な被制御装置に運用できるように多種用意されており、またI/O装置520-iの入出力データ容量は、それぞれあらかじめ決められている。そこで、中央制御部501はI/O装置520-iの持つ入出力データ容量を知るため、I/O装置520-iに対して入出力データ容量を問い合わせ、その後、I/O装置520-iの持つ容量に合わせて固定長の入出力データ伝送を行うようになっている。
【0008】図6は、I/Oバッファ503の入出力データとシリアル伝送バス510上の伝送データの概念を示す模式的図である。同図に示す例では、局番設定器530-1には装置番号“X”、局番設定器530-2には装置番号“Y”、局番設定器530-nには装置番号“Z”が設定されている。
【0009】また、I/Oバッファ503は、I/Oメモリ502と送信バッファ503-S及び受信バッファ503-Rとを仲介するI/Oイメージ領域503-C、出力データをI/O装置520-iへ送出するための送信バッファ503-S、及びI/O装置520-iから送出される入力データが格納される受信バッファ503-Rの3つの部分で構成されている。
【0010】上記の送信バッファ503-Sは、各I/O装置520-iにそれぞれ対応する領域を有しており、これらの各領域は、コマンド部、送信データ数部、装置番号部、出力データ部で構成される。各領域の装置番号部には、I/O装置520-iに対応して、それぞれ装置番号「X」,「Y」・・・「Z」が格納されている。
【0011】一方、受信バッファ503-Rも、各I/O装置520-iにそれぞれ対応する領域を有しており、これらの各領域は、伝送結果部、受信データ数部、装置番号部、入力データ部で構成される。これら各領域の装置番号部の装置番号部にも、I/O装置520-iに対応して、それぞれ装置番号「X」,「Y」・・・「Z」が格納されている。
【0012】中央制御部501のオペレーティングシステム(以下、OSと称する)505がシリアル伝送インタフェース回路540に伝送指令を行うと、シリアル伝送インタフェース回路540は、送信バッファ503-Sのコマンド部が「実行」であるとシリアル伝送を実行し、送信バッファ503-Sのコマンド部が「停止」となるまで連続して伝送を行い、上記「停止」をフェッチすることにより、OS505へ伝送の終了を通知するようになっている。
【0013】さらに説明すると、シリアル伝送インタフェース回路540は、伝送バッファ503-Sの先頭アドレスのコマンド部が「実行」であると、次のアドレスに示される送信データ数部のデータ数分、その次のアドレスから格納されている送信データ(装置番号と出力データ)を、シリアル伝送バス510上へ伝送データの集合(以下、伝送フレームと称する)として送出する。
【0014】即ち、先ず、送信バッファ503-Sの最初の送出データ(装置番号「X」と出力データ)を、伝送フレーム601-1としてI/O装置520-1に伝送する。I/O装置520-1は、伝送フレーム601-1を受信すると、直ちに中央制御部501への送出データ(装置番号「X」と入力データ)の伝送フレーム611-1を送出する。この伝送データ交換方式は、一般にポーリング・セフティング方式として知られている。
【0015】シリアル伝送インタフェース回路540は、I/O装置520-1が送出した伝送フレーム611-1を受信すると、受信バッファ503-Rの対応する領域へ受信データを書き込むと共に、受信データ数と伝送結果とを所定の場所へ格納する。
【0016】次に、シリアル伝送インタフェース回路540は、送信バッファ503-Sの次のコマンド部をフェッチし、これに基づいて、伝送フレーム601-2(装置番号「Y」と出力データ)をI/O装置520-2に伝送し、I/O装置520-2は、直ちに送出データ(装置番号「Y」と入力データ)の伝送フレーム611-2を送出し、シリアル伝送インタフェース回路540は、伝送フレーム611-2を受信すると、受信バッファ503-Rの対応する所定の領域へ受信データと受信データ数と伝送結果とを格納する。
【0017】これらの処理は、順次I/O装置520-nまで同様に実行される。こうして、コマンド部が「停止」となるまで伝送を繰り返す。OS505は、シリアル伝送インタフェース回路540に伝送指令を行ってから、伝送の終了が通知されるまで、シリアル伝送情報処理装置に一切関与しない。また、シリアル伝送インタフェース回路540および540-iは、一度に送出し得る最大データ数があらかじめ決められている。
【0018】OS505が、シリアル伝送インタフェース回路540に伝送指令を行うタイミングと、演算部504が演算を行うタイミングは、それぞれ非同期である。したがって、演算部504が演算時に使用する入力データの入力タイミング、及びその演算結果の出力データをI/O装置520-iへ伝送する出力タイミングには、いずれもシリアル伝送インタフェース回路540と同期をとることが要求される。
【0019】このため、OS505は、演算部504の演算に同期して、シリアル伝送インタフェース回路540に出力データの伝送指令を行う直前に、その出力データをI/Oイメージ領域503-Cから送信バッファ503-Sに転送し、また、伝送終了時には、受信バッファ503-Rの入力データをI/Oイメージ領域503-Cへ転送している。」(第2頁2欄?第3頁4欄)。

(7-6)甲第6号証(特開平2-132944号公報)
甲第6号証には、データ伝送方式に関するものであって、添付図面とともに、以下等が記載されている。
イ.「1対N構成で親局のみが送信権を有し、伝送フレームフォーマット上に送信元局アドレスと送信先局アドレスとを含むポーリング伝送方式において、
親局側では、子局に対して送信するフレームをメモリ上に配置し、かつこのメモリ上に送信元局アドレスと送信先局アドレスとを一括して登録しておき、この登録データをポーリングデータとして子局側に送信すると共に、この送信の際に予め設定された自局アドレスと前記送信フレーム上の送信元局アドレスとを比較して、この結果両者が一致している場合には子局からの応答待ち状態となるようにし、また両者が一致していない場合には応答無しとして伝送ラインの空き待ち状態となるように受信時の診断切換えを行ない、
一方子局側では、前記親局からの伝送フレームフォーマット上の送信元局アドレスと送信先局アドレスとを交換して、当該伝送フレームフォーマット上の送信元局アドレスが親局であるか否かを判別し、この結果親局である場合にのみ親局に応答を返送するようにした
ことを特徴とするデータ伝送方式。」(第1頁左下欄?右下欄、特許請求の範囲)、
ロ.「本発明の目的は、1対N構成で親局のみ送信権を灯しているポーリング伝送方式において、中央処理装置を介在することなくデータを伝送することができ、もって高速にデータ伝送を行なうことが可能なデータ伝送方式を提供することにある。」(第2頁右上欄6?10行)、
ハ.「(作用)
従って、本発明のデータ伝送方式では、最初に中央処理装置がスタート信号を発生するのみで、その後は全て送信制御,受信制御,および送受信DMAが行なわれることにより、データ伝送は中央処理装置とは無関係に行なうことができ、もってデータ転送を高速に行なうことが可能となる。
(実施例)
以下、本発明の一実施例について図面を参照して説明する。
第1図は、1対N構成で親局のみ送信権を有しているポーリング伝送方式に、本発明を適用した場合の構成例を示すブロック図であり、第1図(a)は親局側の構成例を、また第1図(b)は子局側の構成例をそれぞれ示している。
まず、親局側は第1図(a)に示す如く、メモリ1と、送信DMA部2と、受信DMA部3と、送信制御部4と、受信制御部5と、同期検出部6と、P/S変換部7と、S/P変換部8と、データ保存部9,10と、レジスタ11,12,13,14と、自局アドレス設定部15と、比較部16,17と、受信診断切換部18と、登録数検出部37とから構成されている。
ここで、メモリ1は、送信フレームを登録するものである。また、送信DMA部2および受信DMA部3は、それぞれ送信DMAおよび受信DMAを行なうものである。さらに、送信制御部4および受信制御部5は、それぞれ送信制御および受信制御を行なうものである。一方、同期検出部6は、同期データより同期を検出するものである。また、P/S変換部7はパラレルデータをシリアルデータに変換するものである。さらに、S/P変換部8はシリアルデータをパラレルデータに変換するものである。一方、データ保存部9および10は、それぞれ送信データおよび受信データを保存するものである。また、レジスタ11および12は、それぞれメモリ1からDMA方式で送信される時の送信元局アドレスおよび送信先局アドレスを保存するものである。さらに、レジスタ13および14は、それぞれ子局から受信される時の送信元局アドレスおよび送信先局アドレスを保存するものである。一方、自局アドレス設定部15は、自局のアドレスを設定するものである。また、比較部16は、レジスタ11の内容と自局アドレスとを比較するものである。さらに、比較部17は、レジスタ14の内容と自局アドレスとを比較するものである。受信診断切換部18は、比較部16での比較結果に基づいて、受信時の診断を切換えるものである。さらに、登録数検出部37は、メモリ1上に登録した回数だけ送受信を行なった最初に戻るように登録数を検出するものである。
一方、子局側は第1図(b)に示す如く、メモリ19と、送信DMA部20と、受信DMA部21と、送信制御部22と、受信制御部23と、同期検出部24と、P/S変換部25と、S/P変換部26と、データ保存部27,28と、送信元局アドレス検出部29と、送信先局アドレス検出部30と、レジスタ31,32と、自局アドレス設定部33と、比較部34と、親局アドレス検出部35と、エリア判別部36とから構成されている。
メモリ19は、送信フレームを登録するものである。また、送信DMA部20および受信DMA部21は、それぞれ送信DMAおよび受信DMAを行なうものである。さらに、送信制御部22および受信制御部23は、それぞれ送信制御および受信制御を行なうものである。一方、同期検出部24は、同期データより同期を検出するものである。また、P/S変換部25はパラレルデータをシリアルデータに変換するものである。さらに、S/P変換部26はシリアルデータをパラレルデータに変換するものである。一方、データ保存部27および28は、それぞれ受信データおよび送信データを保存するものである。また、送信元局アドレス検出部29および送信先局アドレス検出部30は、それぞれ子局から受信される時の送信元局アドレスおよび送信先局アドレスを検出して取出すものである。さらに、レジスタ31および32は、それぞれこの送信元局アドレスおよび送信先局アドレスを保存するものである。一方、自局アドレス設定部33は、自局のアドレスを設定するものである。また、比較部34は、送信先局アドレス検出部30の内容と自局アドレスとを比較し、この比較結果に基づいて受信制御部23を制御するものである。さらに、親局アドレス検出部35は、子局からの受信時の伝送フレーム上の送信元局アドレスが、親局からのフレームであるか否かを検出するものである。さらにまた、エリア判別部36は、メモリ19の送受信エリアを変更できるように、送信DMA部20および受信DMA部21のメモリアドレスを設定するものである。
次に、本実施例のデータ伝送方式の作用について説明する。
まず、親局側では、予め図示しない中央処理装置により第2図(a)に示す如く、メモリ1に送信用エリアおよび受信用エリアを設け、それぞれ送信DMA部2および受信DMA部3に先頭アドレスを設定する。そして、このような状態で、図示しない中央処理装置からのスタート信号により、送信制御部4では送信DMA部2を作動する。この時、1回目の送信エリアをDMA方式で転送し、送信元局アドレス,送信先局アドレスをそれぞれレジスタ11,12に設定し、P/S変換部7でシリアルデータに変換して外部出力する。また、親局側では、レジスタ11の内容である送信元局アドレスと、自局アドレス設定部15からの自局アドレスとを比較部16で比較する。そして、この比較結果に基づいて、受信診断切換部18で受信時の診断が切換えられる。すなわち、比較の結果、両者が一致していれば子局からの応答待ち状態となり、応答監視タイマセット等の監視を行なう(ステップ1)。
次に、子局から応答があったならば、レジスタ14の内容である受信フレームの送信先局アドレスが、自局アドレス設定部15からの自局アドレスと一致しているか否かを比較部17で比較して検出する。この結果、両者が一致していれば応答監視を中止し、受信フレームをデータ保存部10に保存する。そして、受信が終了した時にCRCエラー等のチェックを行なう。この結果、正常であれば受信DMA部3を作動して、送信エリアに対応する箇所に受信データを転送し、正常カウンタをカウントアップする。また、異常であればデータを破棄して、異常カウンタをカウントアップし、必要ならばこの旨を中央処理装置に報知する(ステップ2)。
また、上記比較部16での比較結果、両者が一致していなければ応答無しとして、子局間士の伝送終了を監現する。そして、監視が終了したならば、n回目まで送受信を終了したか否かを登録数検出部37で判定する。この結果、終了していなければ、次の送信フレームを送信するために上記ステップ1に戻る。また、終了していたならば、再度1回目のフレームから送信する(ステップ3)。
一方、子局側では、親局からの受信フレームは同期検出部24で同期をとり、S/P変換部26でパラレルデータに変換される。そして、この受信フレームの送信元局アドレス 送信先局アドレスはそれぞれ送信元局アドレス検出部29,送信先局アドレス検出部30で検出して保存され、自局アドレス設定部33からの自局アドレスと一致しているか否かが比較部34で比較して検出される。この結果、両者が一致していたならば、受信フレームをデータ保存部27に保存する。そして、受信が終了した時にCRCエラー等のチェックを行ない、この結果正常であれば受信DMA部21を作動して、第2図(b)に示す如くメモリ19の受信エリアに転送する(ステップ1)。
次に、受信が終了したならば送信DMA部20を作動し、送信エリアのデータをデータ保存部28に転送する。ここで、データ保存部28は、バッファメモリでもレジスタ(FIFO)でもよく、送信DMA部20と送信制御部22のタイミングで決めればよい。また、送信制御部22では、送受信の局アドレスを交換し、このレジスタ31,32の内容をP/S変換部25でシリアルデータに変換して外部に出力する。さらに、このレジスタ31,32の内容に引続いて、データ保存部28の内容をP/S変換部25でシリアルデータに変換して外部に出力する(ステップ2)。」(第2頁左下欄14?第4頁左下欄16行)。
これらの各記載によると、甲第6号証には、1対N局で親局のみが送信権を有しているポーリング伝送方式において、親局から子局へのデータ伝送を、中央処理装置が介在することのない回路構成によって、中央処理装置とは無関係に通信制御する構成及びこのような構成によって高速のデータ伝送が可能となることが記載されているということができる。

(7-7)甲第7号証(特開平5-175999号公報)
甲第7号証には、通信制御装置に関するものであって、添付図面とともに、以下等が記載されている。
イ.「【請求項1】 ホスト制御装置とI/O制御装置を直列通信で接続し、単位時間毎に前記ホスト制御装置から前記I/O制御装置へと、その逆方向に複数のフレームの送受信を行う通信制御装置において、送信の場合には送信RAMから1回毎の送信フレームを構成するワードを順次読み出す第1の手段と、受信の場合には1回毎の受信フレームを構成するワードを順次受信RAMに書き込む第2の手段と、送信/受信の場合に単位時間毎にフレーム回数分上記動作を繰り返す第3の手段と、各送信/受信フレーム毎の送信RAM、受信RAMの先頭アドレス及びワード長を記憶する複数の第4の手段とを備えたことを特徴とする通信制御装置。」(第2頁1欄、特許請求の範囲)、
ロ.「【0016】
【課題を解決するための手段】この発明におけるホスト制御装置とI/O制御装置間の直列通信には、送信RAM上の送信開始アドレスを示す送信アドレスベースレジスタを複数持つと共に、各フレームの送信データ長を示すための送信データベースレジスタを複数持たせることにより、一度CPUが送信RAM上に複数フレーム分の送信データを準備できれば、後はCPU処理の介在無しに自動的に複数フレーム送信を可能としたものである。
【0017】また、受信RAM上の受信フレームデータ格納開始アドレスを示す受信アドレスベースレジスタを複数持つと共に、各受信フレームの受信データ長を示すための受信データベースレジスタを複数持たせることにより、CPUがフレーム毎に受信データを確認しなくても、複数フレームを受信可能としたものである。」(第4頁5欄)、
ハ.「【0021】
【実施例】以下、この発明の一実施例を図について説明する。図1は、この発明の直列通信送信部、図2は、この発明の直列通信受信部のハードウェア構成図であり、11は送信RAM12から読み出した並列データを直列データに変換して送信を行う送信制御部、12は送信RAM、13は直列送信実行時の送信RAM12の読み出しアドレスを発生させる送信アドレスカウンタ、14はフレーム毎の送信データカウント数を計数する送信データカウンタ、15はフレーム毎の送信データの送信RAM12における先頭アドレスを保持するための送信アドレスベースレジスタ(#1?#3)、16はフレーム毎の送信データカウント数を保持するための送信データベースレジスタ(#1?#3)、17は単位時間当たりの送信タイミング設定レジスタ、18は送信タイミング設定レジスタ17とタイマー19からの信号に基づいて実際の送信起動信号を発生する送信タイミング生成部、19はタイマー、1Aは発振器、1Bは送信完了したフレーム数を計数する送信フレーム数カウンタ、1CはCPU20に対して状態報知するための送信ステータス処理部である。
【0022】次に、図2において、21は受信した直列データを並列データに変換し受信RAM22に書き込む受信制御部、22は受信RAM、23は直列受信実行時の受信RAM22の書き込みアドレスを発生させる受信アドレスカウンタ、24は受信フレーム毎の受信データカウント数を計数する受信データカウンタ、25は受信フレーム毎の受信データの受信RAM22における先頭アドレスを保持するための受信アドレスベースレジスタ(#1?#3)、26は受信フレーム毎の受信データカウント数を保持するための受信データベースレジスタ(#1?#3)、27は各受信フレームが受信されたタイミングを保持し、CPU30に参照させるための受信タイミングステータス処理部、28は受信制御部21より各受信フレーム毎の受信開始信号を受けた時点におけるタイマー値をラッチする受信タイミングラッチ部、29はタイマー、2Aは発振器、2Bは受信完了したフレーム数を計数する受信フレーム数カウンタ、2CはCPU30に対して状態報知するための受信ステータス処理部である。
【0023】図3は、上記図1に示した直列送信部と、図2に示した直列受信部を統合した通信制御LSIにおける内部ブロック図であり、図1、図2の詳細は省略してある。
【0024】図4は、図3に示した送信アドレスベースレジスタ15(#1?#3)を送信アドレスベース格納用FiFｏメモリ41に、送信データベースレジスタ16(#1?#3)を送信データベース格納用FiFｏメモリ42に、受信アドレスベースレジスタ25(#1?#3)を受信アドレスベース格納用FiFｏメモリ43に、受信データベースレジスタ26(#1?#3)を受信データベース格納用FiFｏメモリ44に各々置き換えて構成したものである。
【0025】図5は、送信RAM12、受信RAM22における送信アドレスベースレジスタ15、送信データベースレジスタ16、受信アドレスベースレジスタ25、受信データベースレジスタ26の関係を示す説明図である。また、図6は、従来例(A)とこの発明(B)の複数受信フレームにおける受信RAM22に対する受信データの格納の違いを示す説明図である。
【0026】直列通信の基本的動作に関しては従来例と同一のため、その説明を省略し、この発明に係わる部分のみ説明する。図1に示した直列送信部において、送信アドレスベースレジスタ15(#1?#3)、送信データベースレジスタ16(#1?#3)は順次送信する送信フレーム毎の送信データが置かれている送信RAM12の先頭アドレス及び各フレームの送信データ長を保持しており、CPU20がライン101を通して送信制御部11に起動をかけると、送信制御部11はライン102を介して、送信アドレスカウンタ13をインクリメント、送信データカウンタ14をデクリメント、送信RAM12に対し読み出し信号出力を行い送信データを送信RAM12より読み出す。送信制御部11は、読み出した送信データを送信フレームに構成し、ライン103を通して直列送信データとして送り出す。
【0027】ここで、実際に複数フレームを送信したい場合とは、ある時間間隔を持たせて順番に送信フレームを送信したい場合である。複数フレームの送信データを1回のCPU処理で送信RAM12に全てセットすることは可能であり、全て1度で送信できるのであれば、複数フレームに分割する必要はない。従って、複数フレーム送信を行う場合とは、対向するホスト制御装置1とI/O制御装置2が互いに決められた時間間隔で送信することである。このために送信タイミング設定レジスタ17とタイマー19を設けて、予めCPU20が送信タイミング設定レジスタ17に設定した値とタイマー値に基づいてライン104を通して送信制御部11に送信起動信号を出力する。
【0028】従って、CPU20ライン101を通して送信制御部11に起動をかけても、すぐに起動されずライン104に送信タイミングの到来による送信起動を待って、ライン102を通して送信データの読み出しが行われる。ここで、送信アドレスベースレジスタ15、送信データベースレジスタ16は#1より順に使用され、送信フレームが1回送信されると、#2が送信アドレスカウンタ13、送信データカウンタ14にロードされ、次の送信準備が整う。送信制御部11はCPU20から既にライン101を通して送信起動を受けているので、次の送信タイミングの到来による送信起動をライン104を介して受けると次の送信フレームを送信する。
【0029】送信制御部11は、1回の送信フレーム送出完了毎にライン105により送信フレーム数カウンタ1Bをインクリメントすると共に、ライン106を通して現在の送信制御部11の状態を送信ステータス処理部1Cを通して、CPU20に報知する。また、送信フレーム数カウンタ1Bの内容も同様に送信ステータス処理部1Cに入力され、CPU20は何フレーム送信したかを確認することができる。送信制御部11は、送信を開始すると送信データカウンタ14をデクリメントしていき、ライン107を通してカウント値が“0”になったことを検知すると、その送信フレームを終結させる。
【0030】次に、直列受信部について図2に基づいて説明する。受信処理の場合にあっては、ライン203に受信データが入力されると受信制御部21がライン201を通して、送信の場合と同様の動作を行うが、異なるのは受信RAM22に対する受信データの書き込みとなる点であり、受信アドレスカウンタ23は受信データ書き込みアドレスを受信RAM22に与え、受信データカウンタ24は受信バイト数を計数するが、受信カウント値は受信制御部21で参照されるのみで受信終了とはならない点である。」(第4頁5欄?第5頁8欄)。

(7-8)甲第8号証(特開平4-192003号公報)
甲第8号証には、プログラマブルコントローラの遠隔入出力システムに関するものであって、添付図面とともに、以下等が記載されている。
イ.「【従来の技術】
従来より、この種のプログラマブルコントローラの遠隔入出力システムとして、第1図のような構成のものが知られている。すなわち、あらかじめ設定されているプログラムに従って入力データに基づいた出力データを生成する中央処理ユニット1、中央処理ユニット1との間でデータを授受する親局2、中央処理ユニットlや親局2に給電する電源ユニット5をプログラマブルコントローラ本体Aに設け、親局2に伝送線路Lを介して複数の子局31?3nを分岐方式で接続したものである。各子局31?3nにはそれぞれ入出力機器41?4nが接続されていて、子局31?3nはそれぞれ固有にアドレスを備え、親局2では子局31?3nを順にポーリングすることによって、子局31?3nとの間で入出力機器41?4nに係わるデータを授受する。各子局31?3nは、入出力機器41?4nからの入力を受けると一時的に格納し、親局2からポーリングされたときに格納しているデータを親局2に伝送する。また、親局2からポーリングされたときに受けたデータを入出力機器41?4nに与える。すなわち、親局2は、第5図に示すように、各子局31?3nを順にポーリングして各子局31?3nに対して出力データを送信し、ポーリングされた子局31?3nに格納されたデータを入力データとして受信するのである。また、親局2は、すべての子局31?3nを順に1度ずつポーリングすることを1回の伝送サイクルとし、この伝送サイクルを繰り返すように動作する。」(第1頁右下欄11行?第2頁左上欄末行)
ロ.「したがって、第6図(b)に示すように、すべての子局31?3nに対して親局2からデータを送信し、すべての子局31?3nからのデータを親局2が受信し終わるまでが1伝送サイクルT1になる(第6図(b)の上側は親局2から子局31?3nへのデータ、下側は子局31?3nから親局2へのデータを示し、丸付数字は各子局31?3nに付した記号の添字に対応する)。親局2は、1回の伝送サイクルT1が終了するまでの間、各子局31?3nから伝送されたデータを蓄積しておき、第6図(a)に示すように、1回の伝送サイクルT1が終了した後に中央処理ユニットlとハンドシェイクし各子局31?3nに関するデータを一括して授受する。中央処理ユニット1と親局2との間のハンドシェイクが終了すると、中央処理ユニットlはあらかじめ設定されているプログラムに従って親局2からの入力データに演算処理を施して出力データを生成する。また、次に親局2とハンドシェイクするまでの間に、親局2に関するもの以外のデータの入出力処理および演算処理を行う。親局2は中央処理ユニットlとのハンドシェイクの後には、次の伝送サイクルの処理を行う。」(第2頁右上欄1行?左下欄3行)。

すると、前記甲第8号証の記載、添付図面によれば、前記甲第8号証には、以下の発明(以下、「甲8発明」という。)が開示されていると認められる。
「親局と複数の子局を伝送線路で接続し、親局から子局宛てに出力データを送信し、そのアドレスが一致しているときに、その子局から親局宛てに入力データを送信するポーリングを、複数台の子局に対し順次にサイクリックに行う通信方式。」

(7-9)甲第9号証(特開平5-168060号公報)
甲第9号証には、分散形制御装置に関するものであって、添付図面とともに、例えば、以下が記載されている。
イ.「【請求項1】 制御演算を担当する制御演算部と、この制御演算部にリモート入出力バスを介して結ばれるリモート入出力装置とで構成され、通常の状態ではリモート入出力バスを用いて、制御演算部が扱う入出力データとリモート入出力装置側の入出力データとが等しく維持されるようにするための、サイクリックスキャン伝送が行われている分散形制御装置であって、
まずはじめに緊急に出力する伝送のみを行い、それが完了したら通常のサイクリックスキャン伝送サービスを行う継続伝送サービス手段と、
まずはじめに入力のためのサイクリックスキャン伝送のみを行う初期化スタート伝送サービス手段と、
前記リモート入出力バスの伝送途絶時間を計測する途絶時間計測手段と、
を設け、
前記途絶時間計測手段での計測結果が所定の時間より短い場合、前記継続伝送サービス手段を起動し、途絶時間計測手段での計測結果が所定の時間より長い場合、前記初期化スタート伝送サービス手段を起動するようにしたことを特徴とする分散形制御装置。」(第2頁第1欄、特許請求の範囲)、
ロ.「【0011】
【実施例】以下図面を用いて本発明の一実施例を詳細に説明する。図1は、本発明の一実施例を示す構成ブロック図である。図において、CNTは制御演算を担当する制御演算装置、PO1,PO2,PO3…は、制御演算装置CNTにリモート入出力バスBSを介して結ばれる複数のリモート入出力装置で、各リモート入出力装置は、制御演算装置CNTとは分散配置されており、フィールドに設置された各種のセンサーから入力信号が印加されるとともに、バルブ等のアクチュエータに操作信号を出力するように構成されている。
【0012】制御演算装置CNTにおいて、1は例えばPID制御演算やシーケンス制御演算などを担当する制御演算部(プロセッサ)、2は制御演算装置CNT内の電源回路で各部分に電力を供給している。3は不揮発性の共有メモリで、制御演算部1からリード/ライトアクセスが可能になっているとともに、リモート入出力バスBSを介して伝送された複数のリモート入出力装置PO1,PO2,PO3…からの入出力データが、制御演算プロセッサ1の演算周期に対して、オーバサンプリングとなる周期で、サイクリックに書き込まれるように構成してある。
【0013】4はリモート入出力バスBSの伝送を制御する伝送制御部である。この伝送制御部において、41は通常の制御運転状態においてリモート入出力バスBSを用いて、制御演算部1が扱う入出力データと、リモート入出力装置側の入出力データとが等しく維持されるようにするための、サイクリックスキャン伝送を行うための通常伝送サービス手段、42は先ずはじめに緊急に出力する伝送のみを行い、それが完了したら通常のサイクリックスキャン伝送サービスを行う継続伝送サービス手段、43は先ずはじめに入力のためのサイクリックスキャン伝送のみを行う初期化スタート伝送サービス手段である。これらの各手段は、いずれも伝送制御用のマイクロプロセッサによって実現される。
【0014】44はリモート入出力バスBSの伝送途絶時間を計測する途絶時間計測手段で、電源回路2からの電力が停電した場合にも動作が継続されるように、バッテリバックアップされたタイマーによって構成されている。45は伝送サービス切替え制御部で、途絶時間計測手段44での計測結果が所定の時間より短い場合、継続伝送サービス手段42を起動し、途絶時間計測手段44での計測結果が所定の時間より長い場合、初期化スタート伝送サービス手段43を起動するような切替え制御を行う。46は通信インターフェースで、リモート入出力バスBSに、入出力データを通常ビットシリアルな信号とし、所定のフォーマッテングをして送出したり、これらの信号を受信したりする構成となっている。
【0015】このように構成した装置の動作を次に説明する。
(正常な制御運転状態での動作)伝送制御部4内の通常伝送サービス手段41は、制御演算部1が扱う入出力データと、リモート入出力装置側の入出力データとが等しく維持されるようにするための、サイクリックスキャン伝送を行う。このサイクリックスキャン伝送は、制御演算プロセッサ1の制御演算周期に対して、オーバサンプリングとなる周期でサイクリックに行われており、共有メモリ3には、複数のリモート入出力装置PO1,PO2,PO3…からの入出力データが書き込まれ、その内容が更新される。
【0016】また、制御演算プロセッサ1は、共有メモリ3に書き込まれている入出力データを制御演算周期で読みだし、これらのデータを用いて所定の制御演算を実施し、その演算結果を共有メモリ3に書き込む。共有メモリ2に制御演算部1により書き込まれた出力データは、複数のリモート入出力装置PO1,PO2,PO3…側に送られ、リモート入出力装置PO1,PO2,PO3…につながるアクチュエータの動作に反映される。」(第3頁3?4欄)。

第8.対比・判断
(8-1)本件特許発明1について
イ.対比
口頭審理の調書によれば、請求人は甲第4号証を主引用例であると主張するのであるから、本件特許発明1と甲4発明を対比する。
a)甲4発明の「シリアル通信線」、「ホスト」、「リモート」、は、それぞれ本件特許発明1の「デジタル通信回線」、「中央装置」、「端末装置」に相当する。
b)本件特許発明1の構成要件である「逐次にサイクリックに」等を踏まえれば、本件特許発明1では、1台の端末装置を含むことを否定するものではないが、複数台の端末装置を前提にしていると解釈することが自然であるから、甲4発明の「複数台のリモート」と本件特許発明1の「1台又は複数台の端末装置」との間には、実質的に差異はない。
c)甲4発明の「下りパケット」、「上りパケット」と、本件特許発明1の「コマンドパケット」、「レスポンスパケット」は、それぞれ、中央装置から端末装置への送信なのか、端末装置から中央装置への送信なのかという点からみて、「下りパケット」、「上りパケット」という点で一致する。
d)甲4発明の「ホストの内部の制御回路」と本件特許発明1の「ステートマシーン」は、「通信制御手段」という点で一致する。
e)甲4発明の「送信用レジスタファイル♯1?8と受信用レジスタファイル♯1?8」と本件特許発明1の「メモリ」は、「記憶手段」という点で一致する。
f)甲4発明のi番目対応の「送信用レジスタファイル♯i」、i番目対応の「受信用レジスタファイル♯i」は、それぞれ本件特許発明1の「i番目対応の出力データ記憶領域」、「i番目対応の入力データ記憶領域」に相当する。
g)甲4発明の「出力用ラッチ回路」、「入力用ラッチ回路」、「局番」は、それぞれ本件特許発明1の「出力ポート」、「入力ポート」、「端末装置アドレス符号」に相当する。
h)甲4発明では、複数のリモート内の「出力用ラッチ回路」及び「入力用ラッチ回路」のビット群の構成と、ホスト内の送信用レジスタファイル及び受信用レジスタファイルのビット群の構成とを、それぞれ同一形態とする点、甲第4号証の段落0085に「接点入出力リモートRAM方式」旨、記載されている点を踏まえれば、甲4発明のシステムも「電子配線システム」であるということができる。

すると、本件特許発明1と甲4発明は、次の点で一致し、相違する。
(一致点)
「(分説A)
1台のIC化された中央装置と1台又は複数台のIC化された端末装置とがデジタル通信回線を介して、相互接続されて構成され、上記中央装置から上記端末装置宛に、出力データの組み込まれた下りパケットを一斉にサイクリックに自動的に送信し、1台又は複数台の端末装置の中から順次に択一的に選択される1台づつの上記端末装置から上記中央装置宛に、入力データの組み込まれた上りパケットを逐次にサイクリックに自動的に送信するサイクリック自動通信方式の電子配線システムであって、
(分説B)
上記中央装置は、上記出力データと上記入力データとを読み取り可能に記憶する記憶手段と、上記下りパケットの送信と上記上りパケットの受信とを、制御する通信制御手段とから成り、
(分説C)
上記記憶手段は、i番目の下りパケットに組み込まれるi番目の出力データをi番目対応の出力データ記憶領域に読み取り可能に記憶し、i番目の上りパケットに組み込まれていたi番目の入力データをi番目対応の入力データ記憶領域に読み取り可能に記憶する記憶手段であり、
(分説D)
上記通信制御手段は、i-1番目の端末装置宛のi-1番目の下りパケットの送信が完了してから、i-1番目の上りパケットの受領期間が経過した後に、上記記憶手段のi番目対応の出力データ記憶領域から読み取られたi番目の出力データとi番目の端末装置アドレス符号とが組み込まれたi番目の下りパケットをデジタル通信回線経由で送信し、該i番目の下りパケットの送信が完了した後に、i番目の入力データの組み込まれたi番目の上りパケットをi番目の端末装置からデジタル通信回線経由で受信し、該i番目の入力データを上記記憶手段のi番目対応の入力データ記憶領域に書き込むことを特徴とし、
(分説E)
上記端末装置は、デジタル通信回線経由で受信した上記i番目の下りパケットに組み込まれているi番目の端末装置アドレス符号が自己の端末装置アドレス符号として設定されているi番目の端末装置アドレス符号と一致するときに、上記i番目の下りパケットに組み込まれているi番目の出力データを出力ポートでのポート出力データとして出力するとともに、入力ポートからのポート入力データがi番目の入力データとして組み込まれた上記i番目の上りパケットをデジタル通信回線経由で送信することを特徴とし、さらに、
(分説F)
上記記憶手段のi番目対応の出力データ記憶領域に読み取り可能に記憶されている出力データのビット群の構成と上記出力ポートから出力されるポート出力データのビット群の構成とが同一形態であり、上記記憶手段のi番目対応の入力データ記憶領域に読み取り可能に記憶されている入力データのビット群の構成と上記入力ポートから入力されるポート入力データのビット群の構成とが同一形態であり、
(分説G)
前記記憶手段内のデータビット群が、前記複数の端末装置毎に記憶手段領域を分割して設定したサイクリック自動通信方式の電子配線システム。」

(相違点1)
端末装置アドレス符号が、本件特許発明1では外部から設定されるのに対し、甲4発明では、どこから設定されるか不明な点。

(相違点2)
中央装置から端末装置宛の下りパケット、及び端末装置から中央装置宛の上りパケットの送信・受信が、本件特許発明1では、コマンドパケットとレスポンスパケットの組を含む通信方式(以下、「コマンド・レスポンス方式」という。)であるのに対し、甲4発明では、タイムチャートに従って送信される下りパケットと、自己の端末に割り当てられた期間に送信される上りパケットを含む時間同期方式である点。

(相違点3)
記憶手段が、本件特許発明1ではメモリであり、端末装置毎に分割され、出力データ及び入力データ毎の記憶領域からなるのに対し、甲4発明では、端末装置毎に個別に設けられた出力データ用の送信用レジスタファイル♯1?8と、端末装置毎に個別に設けられた入力データ用の受信用レジスタファイル♯1?8のように個別のファイルからなる点。

(相違点4)
通信制御手段が、本件特許発明1では「プログラムによる通信制御に基づかないで、回路の駆動で制御するステートマシーン」であるのに対し、甲4発明では、ホストの内部の制御回路である点。

(相違点5)
通信制御手段が、本件特許発明1では「i-1番目の端末装置(2)宛のi-1番目のコマンドパケットの送信が完了した直後に、又は、i-1番目のコマンドパケットの送信が完了してから、i-1番目のレスポンスパケットの受領期間が経過した直後に、上記メモリ(4)のi番目対応の出力データ記憶領域から読み取られたi番目の出力データとi番目の端末装置アドレス符号とが組み込まれたi番目のコマンドパケットをデジタル通信回線(3)経由で送信し、該i番目のコマンドパケットの送信が完了した後に、i番目の入力データの組み込まれたi番目のレスポンスパケットをi番目の端末装置からデジタル通信回線(3)経由で受信」するのに対して、
甲4発明では「i-1番目の端末装置宛のi-1番目の下りパケットの送信が完了してから、i-1番目の上りパケットを受信した後に、タイムチャートに従って、上記記憶手段のi番目対応の出力データ記憶領域から読み取られたi番目の出力データとi番目の端末装置アドレス符号とが組み込まれたi番目の下りパケットをデジタル通信回線経由で送信し、該i番目の下りパケットの送信の後に、i番目の端末装置に割り当てられた期間に、i番目の入力データの組み込まれたi番目の上りパケットをi番目の端末装置からデジタル通信回線経由で受信」するものの、本件特許発明1の「又は」の前段に係る構成を有していないとともに、「又は」の後段に係る構成では、本件特許発明1では、「コマンド・レスポンス方式」の通信により、引き続くコマンドパケットが、先行するレスポンスパケットの「直後に」送信されるのに対し、甲4発明では時間同期方式の通信により、引き続く下りパケットが先行する上りパケットの単に「後に」送信される点。

ロ.判断
以下、相違点について検討する。
(相違点1)について
端末装置において、「外部から端末装置アドレス符号が設定される」ことは、例えば特開昭58-116897号公報に開示されるように、周知技術である。この点、口頭審理の調書で、被請求人も認めるところである。
一方、甲4発明では、端末装置に端末装置アドレス符号が設定されるものであるところ、その設定の仕方として、当該周知技術を使って、前記相違点1に係る構成とすることは、当業者が適宜なし得ることである。

(相違点2)について
例えば、前記甲第3号証には、「1台の中央監視制御装置と複数の端末器を伝送線で接続し、中央監視制御装置から端末器宛てに、アドレスパルス、制御パルスと返信待機パルスの組み込まれた伝送信号を送信し、そのアドレスが一致しているときに、その端末器から中央監視制御装置宛てに、監視パルスの組み込まれた返信信号を送信するポーリングを、複数台の端末器に対し順次にサイクリックに行う通信方式。」の発明(甲3発明)が開示されている(再掲)。
同様に、例えば、前記甲第8号証には、「親局と複数の子局を伝送線路で接続し、親局から子局宛てに出力データを送信し、そのアドレスが一致しているときに、その子局から親局宛てに入力データを送信するポーリングを、複数台の子局に対し順次にサイクリックに行う通信方式。」という発明(甲8発明)が開示されている(再掲)。
ここで、甲3発明の中央監視制御装置と甲8発明の親局は、中央装置であるということができ、甲3発明の端末器と甲8発明の子局は端末装置であるということができる。
そして、甲3発明及び甲8発明ではその中央装置から端末装置への送信信号は制御信号を含み、また、端末装置から中央装置への送信信号は監視信号や入力信号を返信するというポーリング方式によって、複数台の端末装置に対し順次行われるのであるから、甲3発明及び甲8発明の通信方式は何れも、コマンドパケットとレスポンスパケットの組を含むコマンド・レスポンス方式のものであるということができる。
すると、これら甲号証の記載によれば、「1台の中央装置と複数台の端末装置との間でサイクリックに通信を行う際、中央装置の通信制御手段によって、コマンドパケットとレスポンスパケットの組を含むコマンド・レスポンス方式の通信」は周知技術であると認められる。
そして、当該周知技術と甲4発明は、1台の中央装置と複数台の端末装置との間のサイクリックな通信という点で共通するものであるから、当該周知技術を甲4発明に適用して、甲4発明の時間同期方式に代えてコマンド・レスポンス方式を採用し、相違点2に係る構成とすることは、当業者が容易になし得ることである。

(相違点3)について
甲4発明では、記憶手段が、端末装置毎、及び出力データ用、入力データ用の個別のレジスタファイルから構成されるが、1つのメモリを端末装置毎に分割するとともに、出力データ用、入力データ用毎に記憶領域を割当てることは、例えば甲第5号証に開示されているように、周知技術であるとともに、本件特許発明1のメモリにおいても、メモリ領域(記憶領域)は、端末装置毎に分割され、また、出力データ記憶領域と入力データ記憶領域に区分されて使用される点、及び甲4発明の送信用レジスタファイル♯1?8と受信用レジスタファイル♯1?8を周知のメモリに置き換えることに特段の阻害要因も見あたらない点を踏まえれば、相違点3に係る構成とすることは当業者が容易になし得ることである。

(相違点4)について
甲第4号証の段落0034、段落0084、段落0085の記載によれば、甲4発明の「端末装置」(リモート)は、CPUを必要としないものであり、「中央装置」(ホスト)及び「端末装置」(リモート)のいずれにおいても内部の制御回路が通信制御を行うものであることが理解できる。
したがって、甲4発明においては、「中央装置」(ホスト)はCPUを必要としないものであり、その通信制御は内部の制御回路のみによって行うことについて示唆があるというべきである。
また、甲第6号証には、1対N局で親局のみが送信権を有しているポーリング伝送方式において、親局から子局へのデータ伝送を、中央処理装置が介在することのない回路構成によって、中央処理装置とは無関係に通信制御する構成及びこのような構成によって高速のデータ伝送が可能となることが記載されているということができる。
そうすると、上記した甲4発明における示唆に基づいて、甲4発明に甲第6号証の記載を適用して、中央装置と端末装置の間の通信制御について、中央処理装置(CPU)が介在することのない回路構成によるものとすること、すなわち通信制御手段について「プログラムによる通信制御に基づかないで、回路の駆動により制御する」ものとすることに困難性は認められない。
一方、本件特許発明1の「ステートマシン」は、本件特許明細書の段落0001の記載を参照すれば、「順序論理回路」のことであるが、例えば特開昭60-3004号公報に示されるように、通信制御手段を「ステートマシン」すなわち、「順序論理回路」により構成することは、周知技術であり、通信制御手段をステートマシンとすることにも困難性は認められない。
したがって、相違点4に係る構成を採用することは、当業者が容易になし得ることである。

(相違点5)について
相違点5に係る構成のうち、「又は」の前段に係る構成が、「フルデュープレックス(全二重)の通信方式」であり、「又は」の後段に係る構成が「ハーフデュープレックス(半二重)の通信方式」であるが、これらの通信方式はいずれも周知のものである。
甲4発明では、上りパケットと下りパケットは、交互に送信されるものであるから、「ハーフデュープレックス(半二重)の通信方式」であるといえる。
また、本件特許発明1は、コマンド・レスポンス方式であり、甲4発明は時間同期方式であるといえるが、時間同期方式に代えてコマンド・レスポンス方式を採用することは、相違点2について検討したように当業者にとって容易なことである。
さらに、相違点5のうち「直後に」の構成については、通信制御をステートマシンにより行うことを意味するものといえる。
したがって、相違点4について検討したように、通信制御手段としてステートマシンを用いることが当業者にとって容易であるので、相違点5の「直後に」の構成とすることも当業者にとって容易である。
したがって、相違点5に係る構成を採用することは、当業者が容易になし得ることである。

そして本件特許発明1の作用効果も、甲4発明、甲6号証に記載された事項及び周知技術から当業者が予測できる範囲のものである。

ハ.むすび
以上のとおり、本件特許発明1は、甲4発明、甲6号証に記載された事項及び周知技術に基づいて容易に発明をすることができたものである。

(8-2)本件特許発明2について
イ.対比
本件特許発明2は、本件特許発明1に「上記メモリのi番目対応の出力データ記憶領域からのi番目の出力データの読み取り動作と、該i番目対応の出力データ記憶領域へのユーザインターフェースPCからのi番目の出力データの書き込み動作と、該メモリのi番目対応の入力データ記憶領域へのi番目の入力データの書き込み動作と、該i番目対応の入力データ記憶領域からのユーザインターフェースPCへのi番目の入力データ読み取り動作とが、それぞれ、別個独立に実行可能である」という発明特定事項を追加するものである。
当該発明特定事項の「ユーザインターフェースPC」と甲4発明の「CPU101」とは、記憶手段にアクセス可能な装置である点で共通している。
また、甲4発明の「CPU101」は、操作ボードの設定表示等のプログラムを実行可能であるから、ユーザインターフェース機能を有しているといえる。
そうすると、甲4発明の「CPU101」と本件特許発明2の「ユーザインターフェースPC」とは、「ユーザインターフェース機能を有する装置」であり、「記憶手段にアクセス可能な装置」である点で共通している。
したがって、本件特許発明2と甲4発明とは、相違点1?5に加えて、次の点で相違している。

(相違点6)
「ユーザインターフェース機能を有する装置」が、本件特許発明2では、「ユーザインターフェースPC」であるのに対して、甲4発明では、「CPU101」である点。
(相違点7)
本件特許発明2は、「記憶手段のi番目対応の出力データ記憶領域からのi番目の出力データの読み取り動作と、該i番目対応の出力データ記憶領域へのユーザインターフェース機能を有する装置からのi番目の出力データの書き込み動作と、該記憶手段のi番目対応の入力データ記憶領域へのi番目の入力データの書き込み動作と、該i番目対応の入力データ記憶領域からのユーザインターフェース機能を有する装置へのi番目の入力データ読み取り動作とが、それぞれ、別個独立に実行可能である」のに対して、
甲4発明では、「記憶手段のi番目対応の出力データ記憶領域からのi番目の出力データの読み取り動作と、該i番目対応の出力データ記憶領域へのユーザインターフェース機能を有する装置からのi番目の出力データの書き込み動作と、該記憶手段のi番目対応の入力データ記憶領域へのi番目の入力データの書き込み動作と、該i番目対応の入力データ記憶領域からのユーザインターフェースPCへのi番目の入力データ読み取り動作とが、それぞれ、実行可能である」が、各動作が別個独立に実行可能であることは明らかでない点。

ロ.判断
(相違点6)について
本件特許発明2の「ユーザインターフェースPC」は、CPUを必須とするものであることは技術常識であり、「ユーザインターフェース機能を有する装置」として、「CPU101」を用いることに代えて「ユーザインターフェースPC」を採用することは当業者にとって格別の事項ではない。

(相違点7)について
例えば特開昭60-3004号公報に示されるように、CPUと、他の装置とが記憶手段にアクセスするものにおいて、アクセス動作を別個独立に実行可能とすることは周知技術であり、当該周知技術を甲4発明に適用することにより、相違点7に係る構成とすることは、当業者が容易になし得ることである。

そして本件特許発明2の作用効果も、甲4発明、甲6号証に記載された事項及び周知技術から当業者が予測できる範囲のものである。

ハ.むすび
以上のとおり、本件特許発明2は、甲4発明、甲6号証に記載された事項及び周知技術に基づいて容易に発明をすることができたものである。

(8-3)本件特許発明3について
イ.対比
本件特許発明3は、本件特許発明2に「前記端末装置毎に分割されたメモリ領域内のデータビット群は、送受信単位毎のフィールドに設定し、該設定されたフィールド単位で送受信するようにした」という発明特定事項を追加するものである。
当該発明特定事項における「送受信単位のフィールド」とは、本件特許明細書及び図面によれば、「コマンドパケット」、「レスポンスパケット」を意味するものである。
上記(8-1)のイ.対比で検討したように、分説C、F、Gの点で本件特許発明1と甲4発明とは一致しているわけであり、パケットが送受信単位のフィールドを意味することから、データビット群の設定されたフィールド単位で送受信することも、甲4発明と一致していることは明らかである。
したがって、本件特許発明3は、本件特許発明2に比べて新たな相違点を有するものではない。

ロ.むすび
以上のとおり、本件特許発明3は、甲4発明、甲6号証に記載された事項及び周知技術に基づいて容易に発明をすることができたものである。

第9.むすび
以上のとおりであるから、本件特許発明1乃至3は、特許法第29条第2項の規定に違反してなされたものであって、同法123条第1項第2号に該当し、無効とすべきものである。
審判に関する費用については、特許法第169条第2項の規定で準用する民事訴訟法第61条の規定により、被請求人が負担すべきものである。

よって、上記結論のとおり審決する。
 
発明の名称 (54)【発明の名称】
サイクリック自動通信による電子配線システム
(57)【特許請求の範囲】
【請求項1】
1台のIC化された中央装置(1)と1台又は複数台のIC化されていてかつ外部から端末装置アドレス符号が設定される端末装置(2)とがデジタル通信回線(3)を介して、相互接続されて構成され、上記中央装置(1)から上記端末装置(2)宛に、出力データの組み込まれたコマンドパケットを一斉にサイクリックに自動的に送信し、1台又は複数台の端末装置(2)の中から順次に択一的に選択される1台づつの上記端末装置(2)から上記中央装置(1)宛に、入力データの組み込まれたレスポンスパケットを逐次にサイクリックに自動的に送信するサイクリック自動通信方式の電子配線システムであって、
上記中央装置(1)は、上記出力データと上記入力データとを読み取り可能に記憶するメモリ(4)と、上記コマンドパケットの送信と上記レスポンスパケットの受信とを、プログラムによる通信制御に基づかないで、回路の駆動で制御するステートマシーンとから成り、
上記メモリ(4)は、i番目のコマンドパケットに組み込まれるi番目の出力データをi番目対応の出力データ記憶領域に読み取り可能に記憶し、i番目のレスポンスパケットに組み込まれていたi番目の入力データをi番目対応の入力データ記憶領域に読み取り可能に記憶するメモリであり、
上記ステートマシーンは、i-1番目の端末装置(2)宛のi-1番目のコマンドパケットの送信が完了した直後に、又は、i-1番目のコマンドパケットの送信が完了してから、i-1番目のレスポンスパケットの受領期間が経過した直後に、上記メモリ(4)のi番目対応の出力データ記憶領域から読み取られたi番目の出力データとi番目の端末装置アドレス符号とが組み込まれたi番目のコマンドパケットをデジタル通信回線(3)経由で送信し、該i番目のコマンドパケットの送信が完了した後に、i番目の入力データの組み込まれたi番目のレスポンスパケットをi番目の端末装置からデジタル通信回線(3)経由で受信し、該i番目の入力データを上記メモリ(4)のi番目対応の入力データ記憶領域に書き込むことを特徴とし、
上記端末装置(2)は、デジタル通信回線(3)経由で受信した上記i番目のコマンドパケットに組み込まれているi番目の端末装置アドレス符号が自己の端末装置アドレス符号として設定されているi番目の端末装置アドレス符号と一致するときに、上記i番目のコマンドパケットに組み込まれているi番目の出力データを出力ポート(22)でのポート出力データとして出力するとともに、入力ポート(21)からのポート入力データがi番目の入力データとして組み込まれた上記i番目のレスポンスパケットをデジタル通信回線(3)経由で送信することを特徴とし、さらに、
上記メモリ(4)のi番目対応の出力データ記憶領域に読み取り可能に記憶されている出力データのビット群の構成と上記出力ポート(22)から出力されるポート出力データのビット群の構成とが同一形態であり、
上記メモリ(4)のi番目対応の入力データ記憶領域に読み取り可能に記憶されている入力データのビット群の構成と上記入力ポート(21)から入力されるポート入力デー夕のビット群の構成とが同一形態であり、
前記メモリ(4)内のデータビット群が、前記複数の端末装置毎にメモリ領域を分割して設定したことを特徴とするサイクリック自動通信方式の電子配線システム。
【請求項2】
上記メモリ(4)のi番目対応の出力データ記憶領域からのi番目の出力データの読み取り動作と、該i番目対応の出力データ記憶領域へのユーザインターフェースPCからのi番目の出力データの書き込み動作と、該メモリのi番目対応の入力データ記憶領域へのi番目の入力データの書き込み動作と、該i番目対応の入力データ記憶領域からのユーザインターフェースPCへのi番目の入力データ読み取り動作とが、それぞれ、別個独立に実行可能である請求項1又は2に記載のサイクリック自動通信方式の電子配線システム。
【請求項3】
前記端末装置(2)毎に分割されたメモリ領域内のデータビット群は、送受信単位毎のフィールドに設定し、該設定されたフィールド単位で送受信するようにした請求項2に記載のサイクリック自動通信方式の電子配線システム。
【発明の詳細な説明】
【0001】
【発明の属する技術分野】
本発明は、マイクロプロセッサを持つコントロールセンタ(又はコントローラ)と、このコントロールセンタによって制御されるマイクロプロセッサを持たない複数の制御対象機器とで構成される制御システムにおいて、マイクロプロセッサと各制御対象機器との間のデータの伝送を担う部分をマイクロプロセッサを使用しないステートマシーン(順序論理回路)によりメモリにサイクリックに読み書き動作を行なう電子配線化した「サイクリック自動通信による電子配線システム」に関する。
尚、電子配線化とは、従来の分散化されたマイクロプロセッサ間の通信における「プログラムされたプロトコルによる通信」に相対する新しい概念であり、「メモリをあたかも電線材のように使用してプロトコル無しでデータを授受する通信システム」を構築することを意味する。
【0002】
【従来の技術】
従来、ビル管理、プラント制御、コンベア等を使用する工場における自動生産ラインや検査ライン、物流、病院内のナースコール等、ホームオートメーション、セキュリティ、一つの大型装置(例えば、印刷機器、工作機械、半導体製造装置、ロボット等)内の信号制御等の広範な分野において、コンピュータ制御システム又はオートメーションシステムが広く使用されている。
【0003】
上記コンピュータ制御システムにおけるデータを授受する方法は2通りある。
第1の方法は、コントロールセンタと分散配置された各制御対象機器との間のデータの授受を担う部分は、大別して、図16に示すように、センタマイクロプロセッサのI/Oポート60に各制御対象機器を電線61で接続して直接データを入出力する方法である。
【0004】
第2の方法は、図17に示すように、センタのマイクロプロセッサのI/Oポート60を使用せずに、各制御対象機器にそれぞれ補助のマイクロプロセッサ62を設け、これらの補助のマイクロプロセッサ62とセンタのマイクロプロセッサとの間を通信回線63で接続し、データ通信を介してセンタのマイクロプロセッサと各制御対象との間のデータの授受を行う方法である。
【0005】
この第2の方法は、所謂プロトコルによるデータ交換であるが、これについて、補助のマイクロプロセッサ62から検出信号をセンタのマイクロプロセッサへ送り、これに応じてセンタのマイクロプロセッサから補助のマイクロプロセッサ62に対して動作指令を送るという典型的なオートメーションの形態について、図18のシーケンスダイヤグラムを用いて説明する。
【0006】
時刻ｔ0で制御対象機器から補助のマイクロプロセッサに対して検出信号が送られたとする。センタのマイクロプロセッサ側の状況によるある時間の後、時刻ｔ1で、センタのマイクロプロセッサから補助のマイクロプロセッサに対して通信開始の呼び掛け(ENQ:Enｑｕiｒｙ:要求)が行われる。補助のマイクロプロセッサは時刻ｔ2で”ENQ”を受領し、プロトコルの解析を行った後、時刻ｔ3で応答(ACK:Acknｏｗledge:了解)を返答する。
【0007】
センタのマイクロプロセッサは、時刻ｔ4で”ACK”を受取ると時刻ｔ5で、データ要求コマンドを発行する。補助のマイクロプロセッサは、時刻ｔ6でデータ要求コマンドを受けると、時刻ｔ7でデータ(DATA)を送信する。
【0008】
センタのマイクロプロセッサは、時刻ｔ8でデータを受取り、プロトコル解析を行うと共にデータを認識し、時刻ｔ9で受け取ったデータ1回分の受領通知(ACK)を発行する。補助のマイクロプロセッサは、時刻ｔ10で上記”ACK”を受取ると転送が正常に行われたことを確認し、時刻ｔ11で制御対象機器を動作させる。
【0009】
制御対象機器が例えば回転物体の停止装置であるとすると、補助のマイクロプロセッサが制御対象機器から検出信号を受けてから、回転物体が停止するまでの上記停止装置の反応時間は時刻ｔ0?ｔ11である。この時間は、従来の通信装置RS-232を使用した転送レート19200bｐｓの通信形態の場合には、数十mｓec?数百mｓecとなり、時間の経過が一定でなく、停止位置を確保することが技術的にむずかしくなる。
【0010】
また、従来、複数のマイクロプロセッサ同士のデータ交換の方法として共有メモリを使用する方法がある。これは、共有メモリの周辺回路として調停作用(アービトレーション)を行うアービタを設け、一つのマイクロプロセッサが上記共有メモリに書き込んだデータを他のマイクロプロセッサが読み出したり、それぞれのマイクロプロセッサが共有メモリの同一アドレスに交互にデータを書き込んだりすることができるようにしたものである。
【0011】
このようなメモリの共有化によるデータ交換は、複数のマイクロプロセッサ同士が近接している場合には極めて有効な方法である。しかし、マイクロプロセッサ間の距離が大きな場合には、マイクロプロセッサ間を接続するバス配線を単純に延長するだけでは、環境ノイズに起因するバーストエラーにより各マイクロプロセッサ間の強調動作が損なわれるため、距離の制約があった。
【0012】
本発明者は、特開平3-260857号公報「自動通信機能付メモリシステム」において、共有メモリを使用する分散配置された複数のマイクロプロセッサからなる従来のシステムにおける各マイクロプロセッサ間の距離の制約を突破するために、”複数のマイクロプロセッサが互いに遠隔配置されている場合であっても、各マイクロプロセッサ自身は通常のメモリアクセスをしているだけであるのに、あたもマイクロプロセッサ間が電線で接続されているかのような応答・動作をするシステム”を開示した。
【0013】
【発明が解決しようとする課題】
しかしながら、上記従来の第1の方法には下記の問題点があった。
(1)センタのマイクロプロセッサに、ノイズ対策、電気的信号変換、接続用のコネクタの装備等を全部担わせなければならないため、センタのマイクロプロセッサの小型化を図ることができない。
(2)センタのマイクロプロセッサと各制御対象機器とを接続する電線の量が膨大となるため材料費や工事費が高く全体的に高コストであると共に広いスペースを必要とする。
【0014】
(3)一つの信号故障によって全システムの運用を停止しなければならない。(4)センタのマイクロプロセッサの外形や形状並びに負担可能な電力量等により、センタのマイクロプロセッサが扱うことができる信号に制約がある。
【0015】
(5)シミュレーションによるシステムテストが行い難いため、システムの開発に時間がかかる。
(6)開発されたシステムのメンテナンスが難しいため、保守者もシステム全体について完全な知識技能を持つ開発技術者と同等レベルの能力が要求される。
【0016】
また、上記第2の方法には下記の問題点があった。
(1)センタのマイクロプロセッサの他に補助のマイクロプロセッサ用のプログラムも開発しなければならず、時間と費用がかかる。
(2)各補助のマイクロプロセッサの動作状態を監視する必要があり、システム管理上の余計な重荷となる。
【0017】
(3)センタのマイクロプロセッサと各補助のマイクロプロセッサとの通信は上記のような複雑なプロトコルがあるため高速化できない。また、センタのマイクロプロセッサと各補助のマイクロプロセッサとの間の通信は同時に行うことはできないので、全体として時間がかかる。更に、転送レートは、各マイクロプロセッサのプロトコル処理能力以上に高速にすることはできない。
【0018】
(4)センタのマイクロプロセッサのシステム制御プログラムの中に、通信制御のためのプログラムを含むため、プログラムの作成量が膨大なものとなる。
(5)システムの異常が発生した時、その原因がセンタのマイクロプロセッサにあるのか補助のマイクロプロセッサ側にあるのかの判定が極めて複雑である。
【0019】
(6)システムの電源投入や初期立ち上がり時に、センタのマイクロプロセッサと各補助のマイクロプロセッサとの同期を取ることが重要であるから、停電時やシステム異常時に対する対応が極めて複雑である。
(7)各補助のマイクロプロセッサもコンピュータとしての配慮をして製造しなければならないから、製造には余分なコストと時間がかかる。
【0020】
(8)シムレーションによるシステムテストが行い難いため、システムの開発に時間がかかる。
(9)開発されたシステムのメンテナンスが難しいため、保守者もシステム全体について完全な知識技能を持つ開発技術者と同等レベルの能力が要求される。
【0021】
しかも、最近における社会全体のオートメーション化に伴い、パーソナルコンピュータ等を主体とするマイクロプロセッサを持つコントローラと、マイクロプロセッサを持たないセンサ類、スイッチ類、ランプ、アクチュエータ等の各種制御対象機器とで構成されたコンピュータ制御システムが急激に増加する傾向にあり、このようなコンピュータ制御システムにおいて、開発、製作、保守が簡易かつ経済的であり、しかも、運用上の確実性、信頼性、高速性が高い配線方式又はデータ交換方式が求められていた。
【0022】
従って、本発明は、上記従来の問題点及び要望に鑑み、上記特開平3-260857号公報の発明の延長としてなされたものであって、マイクロプロセッサを持つコントロールセンタと、マイクロプロセッサを持たない複数の制御対象機器との間のデータ通信を簡易、確実かつ高速に行うサイクリック自動通信による電子配線システムを、(1)システム構成上の経済性や製作の困難性を緩和し、(2)システムメンテナンスを容易にし、(3)マイクロプロセッサの周辺装置同士間の接続を標準化するようにすることを目的とし、このサイクリック自動通信による電子配線システムを簡易に構築するための部品素子又は新機能デバイスに課題を有する。
【0023】
【課題を解決するための手段】
上記課題を解決するために、本発明に係るサイクリック自動通信による電子配線システムは、データの送受信を、プログラムによる通信制御に基づかないで、回路の駆動で制御するステートマシーンと、前記データを蓄積するメモリとを有するIC化された中央装置と、該中央装置とデジタル通信回線を介して接続した端末アドレス設定機能を有する複数のIC化された端末装置とからなり、前記中央装置のメモリ内のデータビット群の構成と、前記端末装置のI/Oポートのデータビット群の構成とを同一形態にしたことである。
【0024】
又、前記メモリ内のデータビット群は、前記複数の端末装置毎にメモリ領域を分割して設定したこと;前記メモリは、送信用メモリと受信用メモリとで個別に独自に駆動できるようにしたこと;前記端末装置毎に分割されたメモリ領域内のデータビット群は、送受信単位毎のフィールドに設定し、該設定されたフィールド単位で送受信するようにしたこと;前記メモリは、デュアルポートRAM或はデュアルポートRAM同等の機能を果たすメモリであること;前記ステートマシーンは、少なくとも前記デジタル通信を介してデータを送受信する送受信回路と、該送受信回路で送受信したデータを制御するシーケンサと、送受信したデータの前記メモリへの書き込み読み出しを制御するメモリ調停回路とから構成されているサイクリック自動通信による電子配線システムである。
【0025】
上記構成により、中央装置のメモリを、分散配置された複数の端末装置のI/Oポートそのものとして見立て、このメモリにアクセスすることにより制御対象端末装置に関する全ての情報を把握することができると共に、このメモリに指令データを書き込むことだけで、各制御対象端末装置に対して高速かつ確実に制御指令を伝達することができる。
【0026】
中央装置のメモリと各端末装置とのデータの授受は、例えばフルデュープレックス方式で、周期的かつ自動的に行われるから、プロトコルのプログラム処理時間が無くなり、中央装置のメモリと各端末装置との間のデータ授受に要する時間は殆どゼロに近いオーダーとなる。従って、例えば、コントロールセンタが制御対象端末装置の状態を把握し、その状態に対応する指令を発し、制御対象端末装置がこの指令に対応する動作を行う一連の制御ループに要する反応時間は著しく短縮される。
【0027】
また、中央装置と各端末装置との間のデジタル通信回線の信号の遅延や、途中のノイズ等に対する配慮は最小限でよい。
【0028】
又、中央装置と各端末装置とは、それぞれ、一本のデジタル通信回線に、例えばマルチドロップ方式で接続されているから、配線が簡素であり、従来のように配線の煩雑さに悩まされることがない。しかも、フルデュープレックス方式ではデジタル通信回線は4芯ケーブルでよいから省スペースかつ低コストで設置することができる。なお、ハーフデュープレックス方式にすれば、デジタル通信回線は2芯でよい。
【0029】
更に、各端末装置はマイクロプロセッサを含まないから、従来の補助のマイクロプロセッサに伴うハードウェア及びソフトウェアに関する上記従来の問題点は一切解消する。
【0030】
【発明の実施の形態】
本発明に係るサイクリック自動通信による電子配線システムについての種々の実施形態について図を参照にして以下の順、
[1]第1の実施形態のサイクリック自動通信による電子配線システム、
1.中央装置1
2.端末装置2
3.デジタル通信回線3
4.全体動作
5.第1の実施例
6.第2の実施例
[2]第2の実施形態のサイクリック自動通信による電子配線システム、
[3]第3の実施形態のサイクリック自動通信による電子配線システム、で説明する。
【0031】
[1]第1の実施形態のサイクリック自動通信による電子配線システム、
第1の実施形態のサイクリック自動通信による電子配線システムは、図1に示すように、メモリとステートマシーンを備えた中央装置1に接続したユーザーインターフェースPCからなるコントロールセンタCCと、このコントロールセンタCCにより制御される分散配置されかつマイクロプロセッサを持たない複数の端末装置であるN個の制御対象機器T1?TNとからなるコンピュータ制御システムに適用された電子配線システムであり、コントロールセンタCCに設置されたIC化された中央装置1と、制御対象機器T1?TNと1対1で接続されているN個のIC化された端末装置2と、一本の共通なデジタル通信回線3とからなる。以下、制御対象機器の数Nを運転数という。
【0032】
中央装置1と各端末装置2とは、デジタル通信回線3にマルチドロップ方式で接続されている。マルチドロップ方式の接続は周知のように、差動伝送ドライバ/レシーバと、パルストランスとにより行われる。
【0033】
中央装置1は、共有メモリであるメモリ4を有し、アドレスバス5、データバス6、リードライトコントロールライン7を介してユーザーインターフェースPC(パーソナルコンピュータ等)と接続されている。これにより、ユーザーインターフェースPCから中央装置1のメモリ4に自由にアクセスすることができるようになっている。
【0034】
また、中央装置1内で、デジタル通信回線3から、後述するステートマシーンである自動通信回路を介してメモリ4にフルデュープレックス方式で、自動的、周期的にアクセスすることができるようになっている。
【0035】
従って、中央装置1のメモリ4に対しては、ユーザーインターフェースPC側からと、デジタル通信回線3を介してN個の端末装置2側からとの両方からアクセスすることができる。
【0036】
N個の端末装置2は、全て同一の構成を持つが、それぞれ、アドレス1?Nが付与されており、このアドレスにより識別される。端末装置2は、マイクロプロセッサを持たず、対応する制御対象機器T1?TNと接続されたmビットの入力ポート21及びnビットの出力ポート22とを有すると共に、送受信機能と、シーケンサ機能と、アドレス照合機能とを有している。
【0037】
i番目の制御対象機器Tiに接続された端末装置2は、中央装置1から自己アドレスiに対するデータビット群からなるコマンドパケットを受信すると、このコマンドに含まれているデータを出力ポート22から制御対象機器Tiへ出力し、また、制御対象機器Tiから入力ポート21に入力した入力データを、自己アドレスiの送信順番の時、デジタル通信回線3を通じて中央装置1へ出力する。
【0038】
上記のように構成されたコンピュータ制御システムでは、ユーザーインターフェースPCと各制御対象T1?TNとの間のデータの授受は中央装置1内のメモリ4を介して行われる。このようなデータの授受の模様を原理的に図2に示す。
【0039】
メモリ4は、図2に示すように、データビット群からなる出力データ記憶領域(以下D_(0)エリアという)と入力データ記憶領域(以下Diエリアという)と、図示していないエラー領域とを有している。
【0040】
D_(0)エリアはN個のmビット(図2ではm=16)のメモリレジスタからなり、第i番目のメモリレジスタの各ビットポジションは、制御対象機器Tiに接続された端末装置2の出力ポート22の各ビットポジションと1対1で対応している。
【0041】
また、DiエリアはN個のnビット(図2ではn=16)のメモリレジスタからなり、第i番目のメモリレジスタの各ビットポジションは、制御対象機器Tiと接続された端末装置2の入力ポート21の各ビットポジションと1対1で対応している。
【0042】
又、メモリ4のエラー領域は、図示していないが、各端末装置2に対応するエラーメモリアドレスを有しており、各端末装置2からの受信情報にエラーが検出された時、それを知らせるために対応したエラーメモリアドレスに所定のコードが書き込まれるようになっている。
【0043】
図2においては、原理的説明の便宜上、デジタル通信回線3の線数は往復各N本で示しているが、本実施形態ではフルデュープレックス方式を採用し、デジタル通信回線3は4本の電線からなる。その内の二本は中央装置1から端末装置2への送信に、もう二本は各端末装置2から中央装置1への送信に使用される。
【0044】
図3は、N=4の場合のフルデュープレックス方式の通信を示す。中央装置1からデジタル通信回線3に対して一定の周期で、自動的に、かつ、繰り返して図4に示すような、必要最小限のビット長に構成されたフォーマットの1フィールドからなるコマンドパケットが送出される。
【0045】
各端末装置2は、自分宛のコマンドパケットを受信したらその直後に、図5に示すような、必要最小限のビット長に構成されたフォーマットの1フィールドからなるレスポンスパケットを送信する。
【0046】
図4及び図5に示すように、コマンドパケット及びレスポンスパケットの1フィールドは、いずれも、スタートパターンと、送信先アドレスと、送信元アドレスと、転送データと、検定コード(CRCコード)とから構成されている。
【0047】
送信先アドレスがiであるデータビット群からなるコマンドパケット内のデータは、端末装置2iの出力ポート22から制御対象機器Tiへ出力すべきデータ(ポート出力という)である(図2参照)。また、送信元アドレスがiであるレスポンスパケット内のデータは、制御対象機器Tiから端末装置2iの入力ポート21に入力されたデータ(ポート入力という)である(図2参照)。
【0048】
上記のように構成された電子配線システムにおいては、メモリ4と各端末装置2の入力ポート21及び出力ポート22との各対応するビット同士は、周期的かつ自動的に、搬送速度で相互に一致する値となる。即ち、中央装置のメモリ内のデータビット群の構成と、端末装置のI/Oポートのデータビット群の構成とは同一形態となる。従って、ユーザーインターフェースPCと各制御対象Tiとは、両者の間を、周期的かつ自動的に結合され、あたかも電線材で直接接続したかのような見掛け上の作用効果を生む。これ即ち「サイクリック自動通信による電子配線システム」と呼称する所以である。
【0049】
以下、第1の実施形態のシステムについて、1.中央装置1、2.端末装置2、3.デジタル通信回線、4.全体動作、5.第1の実施例、6.第2の実施例の順序で図面を用いて説明し、その後に第2の実施形態、第3の実施形態の順で説明する。
【0050】
1.中央装置1
中央装置1は、図6に示すように、メモリ4と、ステートマシーンとから構成されており、ステートマシーンはアドレスバス5と、データバス6と、リードライトコントロールライン7と、アービタ(メモリ調停回路)8と、運用数レジスタ9と、一致検出回路10と、アドレスカウンタ11と、送信シーケンサ回路12と、送信回路13と、受信回路14と、受信シーケンサ回路15と、システムクロック16とを有している。
【0051】
アドレスバス5とデータバス6とリードライトコントロールライン7との各一端(図2で左端)は、ユーザーインターフェースPCのマイクロプロセッサに接続されており、それらの各他端は、アービタ8及び運用数レジスタ9と接続されている。
【0052】
アービタ8は、ユーザーインターフェースPCと上記アドレスバス5、データバス6、リードライトコントロールライン7により接続されている他に、メモリ4のアドレス線、データ線、WR線、RD線に接続されており、また、アドレスカウンタ11、送信シーケンサ回路12、送信回路13、受信回路14、受信シーケンサ回路15、システムクロック16と接続されており、下記の機能を有する。
【0053】
(1)ユーザーインターフェースPCからアドレスバス5を介して供給されたアドレス信号に対応するメモリ4内のアドレスに対して、リードライトコントロールライン7からの読出し信号又は書込み信号に応じてデータバス6を介してアクセスし、データを読出してユーザーインターフェースPCへ出力し、あるいは、ユーザーインターフェースPCから入力したデータをメモリ4に書き込む。
【0054】
(2)送信シーケンサ回路12から供給されるメモリ読み取り信号に応じて、アドレスカウンタ11から供給されるアドレス信号に対応するメモリ4内のアドレスからデータを読出し、これを送信回路13へ出力する。
【0055】
(3)受信シーケンサ回路15から供給されるメモリ書き込み信号「正常」に応じて、受信回路14から供給されるアドレス信号に対応するメモリ4内のアドレスに、受信回路14から受けたデータを書き込む。
【0056】
(4)受信シーケンサ回路15からメモリ書き込み信号「異常」を受けた時、受信回路14から供給されるアドレス信号に対応するメモリ4内のアドレスに、エラーコードを書き込む。
【0057】
運用数レジスタ9は、ユーザーインターフェースPCにより運用数Nを設定され、この設定された数値Nを一致検出回路10へ出力する。
【0058】
一致検出回路10は、アドレスカウンタ11から出力されるアドレスと運用数レジスタ9から出力された運用数Nとを比較し、両者が一致した時アドレスカウンタ11へカウンタクリア信号を出力する。即ち、運用数レジスタ9と一致検出回路10とは、アドレスカウンタ11のカウントを1?Nで繰り返させる機能を有する。
【0059】
アドレスカウンタ11と、送信シーケンサ回路12と、送信回路13と、受信回路14と、受信シーケンサ回路15とは上記自動通信回路を形成するものである。
【0060】
アドレスカウンタ11は、所定の周期で1?Nのカウントを繰り返し、このカウント値を上記アービタ8及び一致検出回路10と、送信回路13とへ出力する。
【0061】
送信シーケンサ回路12は、中央装置1から各端末装置2へのコマンドパケットの送信のタイミングを制御するため下記の機能を有する。
【0062】
(1)送信回路13から1フィールドのコマンドパケットの送信が完了したことを示す送信完了信号を受信すると、アドレスカウンタ11へカウンタ更新信号を出力し、カウンタを更新させる。これに応じて、アドレスカウンタ11からアービタ8と一致検出回路10と送信回路13に対して新しいアドレスが提供されることになる。
【0063】
(2)送信回路13に対して送信開始信号を出力することにより、デジタル通信回線3に対する1フィールドのコマンドパケットの送信を開始させる。
【0064】
(3)アドレスカウンタ11に対して上記カウンタ更新信号を発行すると同時に、アービタ8に対してメモリ読み取り信号を出力する。これにより、アービタ8は、メモリ4の更新されたアドレスからデータを読み出し、送信回路13へ出力することになる。
【0065】
送信回路13は、下記の機能を有する。
(1)送信シーケンサ回路12から送信開始信号を入力すると、アドレスカウンタ11から入力した送信先アドレス(端末装置アドレス符号)と、アービタ8から入力したデータと、CRCコード等とに基づき図4に示すフォーマットの1フィールドのコマンドパケットを作成し、これをデジタル通信回線3へ出力する。
【0066】
(2)デジタル通信回線3への1フィールドのコマンドパケットの送信を終了すると、送信シーケンサ回路12に対して送信完了信号を出力すると同時に、受信シーケンサ回路15及び受信回路14に対して受信開始信号を送り、かつ、受信回路14に対して送信先アドレスを提供する。
【0067】
受信回路14は下記の機能を有する。
(1)送信回路13からの受信開始信号により内部リセットされ、送信回路13から供給されるアドレスの1つ前のアドレスを持つ端末装置2から返送されてくる1フィールドのレスポンスパケットを受信する。
【0068】
(2)受信したレスポンスパケットについて、CRCコードによるビット誤りの有無の検定と、送信元アドレスの一致検定とを行い、正常であれば、受信アドレスと受信データとをアービタ8へ出力する用意をした後、受信シーケンサ回路15に対して受信完了信号を送る。
【0069】
(3)予定するアドレスの端末装置2からのレスポンス信号パケットの受信がなかった場合や、上記CRCチェックにより異常が検出された場合には、受信シーケンサ回路15に対する上記受信完了信号の出力は行わない。
【0070】
受信シーケンサ回路15は、下記の機能を有する。
(1)送信回路13からの受信開始信号が入力すると、受信回路14からの上記受信完了信号を待つ。受信回路14から受信完了信号を受けると、アービタ8に対してメモリ書き込み信号「正常」を送る。これにより、受信回路14からアービタ8へアドレスとデータとが出力され、アービタ8によりメモリ4のそのアドレスにそのデータが書き込まれることになる。
【0071】
(2)送信回路13から受信開始信号を受けた後、次の受信開始信号までの間に受信回路14からの受信完了信号を受けなかった場合は、アービタ8に対してメモリ書き込み信号「異常」を送出する。この信号に応じて、アービタ8は、メモリ4のエラーメモリアドレスに所定のコードを書き込む。
【0072】
(3)受信シーケンサ回路15は、上記メモリ書き込み信号「正常」又は「異常」を発行した後、次の受信シーケンスの起動に備える。
【0073】
システムクロック16は、中央装置1の外部のクロック源からクロック信号を入力し、中央装置1の各部へタイミング信号を供給する。
【0074】
2.端末装置2
端末装置2は、図7に示すように、入力ポート21及び出力ポート22と、受信回路23と、送信回路24と、アドレス照合回路25と、シーケンサ回路26と、システムクロック27とを有している。
【0075】
また、端末装置2の外部には端末アドレス設定装置が設けられており、これによりユーザが自己の端末装置アドレス符号を設定するようになっている。設定された自己の端末装置アドレス符号は、送信回路24とアドレス照合回路25とに供給される。
【0076】
入力ポート21は、制御対象機器Tからポート入力データを入力し、これを送信回路24へ転送する。
出力ポート22は、受信回路23から受信データを入力し、これをポート出力データとして制御対象機器Tへ出力する。
【0077】
受信回路23は、下記の機能を有する。
(1)シーケンサ回路26から受信リスタート信号を受けると受信を開始し、中央装置1の送信回路13からデジタル通信回線3を介して1フィールドのコマンドパケットを受信すると、CRCコードの検定を行い、エラーが無ければシーケンサ回路26に対して受信成立信号を出力すると共に、出力ポート22へポート出力データを出力する。
【0078】
(2)受信した1フィールドのコマンドパケットの中から送信先アドレス(端末装置アドレス符号)を抽出して、これをアドレス照合回路25へ出力する。
【0079】
送信回路24は、下記の機能を有する。
(1)シーケンサ回路26から入力取り込み/送信開始信号を受けると起動し、上記自己の端末装置アドレス符号と入力ポート21から入力したポート入力データ等により1フィールドのレスポンスパケットを作成し、これをデジタル通信回線3へ送出する。
【0080】
(2)1フィールドのレスポンスの送信が完了すると、シーケンサ回路26に対して送信完了信号を送る。
【0081】
アドレス照合回路25は、端末アドレス設定機器により設定された自己の端末装置アドレス符号と受信回路23から入力した端末装置アドレス符号(送信先アドレス)とを比較することにより受信したコマンドパケットが自己宛であるか否かを調べ、両者アドレスが一致した時、自己宛のコマンドパケットであることを示すアドレス一致信号をシーケンサ回路26へ出力する。
【0082】
シーケンサ回路26は、下記の機能を有する。
(1)アドレス照合回路25からアドレス一致信号を受け、かつ、受信回路23から受信成立信号を受けた時、即ち、受信コマンドが自己宛であった時、出力ポート22へ出力更新信号を出力する。その結果、出力ポート22から受信データがポート出力データとして制御対象機器へ出力されることになる。
【0083】
(2)受信コマンドが自己の端末装置宛である時、送信回路24に対して、上記入力取り込み/送信開始信号を送る。その結果、送信回路24は、上記のように、入力ポート21からポート入力データを入力し、これによりレスポンスパケットを作成してデジタル通信回線3へ送出することになる。
【0084】
(3)受信回路23から受信成立信号を受けた時点で、アドレス照合回路25からアドレス一致信号を受けなかった時は、自己の端末装置宛の通信ではないと判断し、受信は全く無かったものとして扱い、受信回路23に対して受信リスタート信号を出力して、次の受信に備える。
【0085】
(4)シーケンサ回路26は、送信回路24から送信完了信号を受けると、1回分の動作を終了し、上記(1)、(2)、(3)の動作を繰り返す。
【0086】
システムクロック27は、端末装置2内の全回路に対してクロック信号を提供する。
【0087】
3.デジタル通信回線3
中央装置1及び各端末装置2をデジタル通信回線3にマルチドロップ方式で接続するには、図8に示すように、ドライバ3aと、レシーバ3bと、パルストランス3c、3dとからなる回路TRXによる。
【0088】
パルストランス3c、3dにより、各端末装置2間は電気的に絶縁されている。従って、各端末装置は単独で電源のオン/オフが可能である。
4.全体動作
上記構成からなる「サイクリック自動通信による電子配線システム」は下記のように動作する。
【0089】
(1)中央装置1において、アドレスカウンタ11は送信シーケンサ回路12からのカウンタ更新信号によりカウントを更新し送信先の端末装置アドレス符号i(i=1?N)を出力する。この時、送信シーケンサ回路12は、アービタ8へメモリ読み取り信号を、送信回路13へ送信開始信号を出力する。
【0090】
(2)アービタ8は、上記メモリ読み取り信号により、メモリ4のD_(0)エリアの第iメモリレジスタの内容を読出し、送信回路13へ送る。
【0091】
(3)送信回路13は、上記送信開始信号により送信動作を開始し、アドレスカウンタ11からの送信先の端末装置アドレス符号iとアービタ8から供給された上記データとにより、1フィールドのコマンドパケットを作成し、デジタル通信回線3へ送出する。
【0092】
(4)送信回路13は、1フィールドのコマンドパケットの送信を完了したら、送信シーケンサ回路12に対して送信完了信号を送ると共に、受信回路14と受信シーケンサ回路15に対して受信開始信号を送る。
【0093】
(5)また、中央装置1が端末装置アドレス符号iのコマンドパケットを送信したと同じ送信期間において、端末装置アドレス符号(i-1)の端末装置2では、直前の送信期間において中央装置1から送信された自己の端末装置宛のコマンドパケットを受領すると共に、ポート入力データと送信元の端末装置アドレス符号(i-1)とにより、1フィールドのレスポンスパケットを作成し、デジタル通信回線3へ送出する。
【0094】
(6)中央装置1の受信回路14は、装置端末アドレス符号(i-1)の端末装置2からの上記レスポンスを受信し、チェックの結果正常ならば、受信シーケンサ回路15へ受信完了信号を送り、異常ならば受信完了信号を送らない。
【0095】
(7)中央装置1の受信シーケンサ回路15は、受信完了信号を受けるとアービタ8へメモリ書き込み「正常」信号を送り、受信完了信号を受け取らない時はアービタ8へメモリ書き込み「異常」信号を送る。
【0096】
(8)中央装置1のアービタ8は、メモリ書き込み「正常」信号を受けた時は、メモリ4のDiエリアの第(i-1)の入力データ記憶領域に受信データを書き込む。また、メモリ書き込み「異常」信号を受けた時は、メモリ4のエラー領域の対応メモリ位置に所定のコードを書き込む。
【0097】
(9)以上の(1)?(8)の動作が1周期の間に、中央装置1と端末装置2とで行われている。各端末装置2は自己の端末装置宛のコマンドパケットを受け取った時以外は動作しない。
次の周期においては、中央装置1のアドレスカウンタ11のカウントは1増加される。そして、上記(1)?(9)がi=Nになるまで繰り返される。i=Nになると、次の送信先アドレスは再び1となる。
【0098】
本発明に係るサイクリック自動通信による電子配線システムを上記のようにフルデュープレックス方式で動作させた場合の全体動作に要する時間は下記のように極めて小さなものとなる。
即ち、プログラムを駆動させるマイクロプロセッサを介さないで回路の駆動制御により通信制御をするため、マイクロプロセッサの処理能力に依存しないで処理スピードを上げ、伝送レートを上げることができる。
【0099】
例えば、データ伝送レートが12Mbｐｓであるとすれば、例えば51ビットからなる1フィールドのコマンドパケット及びレスポンスパケットの送信所要時間は、
(1/12Mbｐｓ)×51ビット=4.25μｓec.
となる。従って、例えば、4個の端末装置2の全体の動作所要時間は、
4.25μｓec.×4フィールド=17μｓec.
となる。
【0100】
通常のコンピュータ制御における入出力の実用動作速度は1mｓec程度であることから、上記17μｓec.の動作速度は、伝送時間が殆どゼロであるといっても過言ではないような極めて速いものである。
【0101】
5.第1の実施例
本発明に係る第1の実施例は、図9に示すように、上記説明した第1の実施形態のサイクリック自動通信による電子配線システムを産業用ロボットシステムに適用したものである。
このロボットシステムは、駆動モータ31により回転駆動される回転テーブ32の上に載置された各種の形状の物体33を、ロボット34、35により把持して他の場所へ移動するものである。
【0102】
コントローラCCには、中央装置1が搭載されている。また、4個の端末装置2がデジタル通信回線3を介して、中央装置1に接続されている。2個の端末装置2はそれぞれロボット34、35と接続されている。また、1個の端末装置2は回転テーブル32の停止装置36と接続されている。
【0103】
各端末装置2は、それぞれ、一定周期で自動的に時分割で中央装置1からデジタル通信回線3へ送出される自己宛のコマンドパケットを受信し、このコマンドパケットに含まれているデータを出力ポート22からそれぞれに対応する制御対象機器31、34、35へ出力し、また、制御対象機器34、35、36の状態を示す検出データを入力ポートに入力し、このデータに基づき1フィールドのレスポンスパケットを作成してそれをデジタル通信回線3を介して中央装置1へ送信するという動作を繰り返している。
【0104】
停止装置36は、回転テーブル32の1ヶ所に設けられた貫通孔37と、この貫通孔37の上方及び下方にそれぞれ向き合って固定された光源38及び光センサ39と、光源38に電源を供給すると共に光センサ39の検出信号を増幅する光センサアンプ40と、駆動モータ31内のブレーキとからなる。
【0105】
以下、上記停止装置36のみに着目すると、回転テーブル32が回転中、貫通孔37が光源38の下に来た時、光センサ39は光を検出し、光検出信号が増幅器40を介して端末装置2の入力ポートに入力する。すると、端末装置2は上記動作を行い、その送信回路24から光検出信号をデータとして含む1フィールドのレスポンスパケットをデジタル通信回線3を介して中央装置1へ送る。
【0106】
中央装置1においては、メモリ4のDiエリアの第4メモリレジスタにこの光検出データが書き込まれる。コントローラCCのユーザーインターフェースPCは制御プログラムにより常に上記メモリ4のDiエリアの第4メモリレジスタを監視しているから、上記光検出データが書き込まれたことを判定し、回転テーブル32を停止することを指示するデータをメモリ4のD_(0)エリアの第4メモリレジスタに書き込む。
【0107】
中央装置1は、上記メモリ4のD_(0)エリアの第4メモリレジスタの内容に基づきコマンドパケットを作成し、これをデジタル通信回線3を介して端末装置2へ送る。端末装置2では、停止コマンドが出力ポートから駆動モータ31のブレーキへ伝達され、その結果、駆動モータ31は回転テーブル32の回転を停止する。
【0108】
データ伝送レートが例えば12Mbｐｓの場合、4個の端末装置2のコマンドパケット及びレスポンスパケットがデジタル通信回線3を往来する時間17μｓecの間に、コントローラCCは各制御対象機器34、35、36の状態を掌握することができるから、回転テーブル32を停止させるために必要な2回の通信走査時間は34μｓecであり、極めて小さい反応時間で回転テーブルを停止することができる。
【0109】
6.第2の実施例
本発明に係る第2の実施例は、図10に示すように、上記説明した第1の実施形態のサイクリック自動通信による電子配線システムを利用したものであり、配送センタ等においてベルトコンベアに載って流れる品物の数を数えるシステムである。
【0110】
図10において、配送センタは、1本のメーンベルトコンベア40と、トラックと人の影絵で示す複数箇所の荷物積み卸し場所41と、これらの各荷物積み卸し場所41からメーンベルトコンベア40までの間に互いに平行に設けられた複数のブランチベルトコンベア42とを有しており、品物43がメーンベルトコンベア40及び複数のブランチベルトコンベア42に載せられて流れている。
【0111】
メーンベルトコンベア40及び複数のブランチベルトコンベア42の各々には、図11に示すように、品物43の通過を検出するための光源44と光センサ45が設置されており、品物43の通過を検知するようになっている。光センサ45の出力はデジタルカウンタ46に接続されており、ここで通過した品物43の数を数えるようになっている。
【0112】
各ベルトコンベアのデジタルカウンタ46の出力端子は、それぞれ1対1で対応する複数の端末装置2の入力ポートと接続されている。各端末装置2は、デジタル通信回線3を介して中央装置1と接続されている。中央装置1はユーザーインターフェースPCと接続されている。このようなシステム構成により、ユーザーインターフェースPCによりリアルタイムに品物43の配送状況を把握するようになっている。
【0113】
この実施例の動作は、上記第1の実施例と同様であり極めて高速に品物43の計数管理を行うことができる。
【0114】
[2]第2の実施形態のサイクリック自動通信による電子配線システム
第2の実施形態のサイクリック自動通信による電子配線システムについて図12及び図13を参照にして説明する。
【0115】
第2の実施形態のサイクリック自動通信による電子配線システムは、図12に示すように、メモリとしてDP-RAM(デュアルポートRAM)4aを使用した電子配線システムの中央装置1aを示す。なお、図12において第1の実施形態の図6と同一の符号は同一のものを示す。
【0116】
図12において、ユーザーインターフェースPCと中央装置1aとを接続するアドレスバス5、データバス6、リードライトコントロールライン7は、メモリ4aに直接接続されている。従って、ユーザーインターフェースPCからメモリ4aに直接アクセスすることができるから、ステートマシーンであるアービタ8aの負担を軽減することができる。
【0117】
この第2の実施形態のサイクリック自動通信による電子配線システムは、中央装置1とN個の端末装置2との間の通信をハーフデュープレックス方式としたものである。尚、上記説明した第1の実施形態と同様にフルデュープレックス方式でもよいことは勿論のことである。
【0118】
ハーフデュープレックス方式の通信における端末装置2の動作は、フルデュープレックス方式と同じであるが、中央装置1は、図13に示すように、送信時間中は受信をしない。従って、ハーフデュープレックス方式での通信所要時間はフルデュープレックス方式の場合の2倍となるが、送信と受信とに共通の通信線を使用することができるので、デジタル通信回線3は2本の電線に省配線化される。
【0119】
[3]第3の実施形態のサイクリック自動通信による電子配線システム
第3の実施形態のサイクリック自動通信による電子配線システムについて図14及び図15を参照にして説明する。
このシステムは、端末装置2が複数の入力ポート及び出力ポートを持っている場合である。
【0120】
図14に示すように、端末装置2aが複数の出力ポート及び複数の入力ポートを有する場合には、出力ポート選択回路51と入力ポート選択回路52とを設けると共に、コマンドパケット及びレスポンスパケットの各フォーマットのデータ欄に図15に示すようなポート選択ビット53を設ける。
【0121】
例えば、端末装置2が3個の出力ポート22a、22b、22cと3個の入力ポート21a、21b、21cを持っている場合は、コマンドのフォーマット及びレスポンスのフォーマットのそれぞれのデータ欄に、図14に示すように、2ビットのポート選択ビット53を設ける。
【0122】
この場合の中央装置のメモリの構成は、ポート選択ビット53で指定される補助アドレスを設定し、これにより各出力ポート22a、22b、22c又は各入力ポート21a、21b、21cに対応するアドレス指定を行うことができるように構成する。
【0123】
【発明の効果】
以上説明したように本発明に係るサイクリック自動通信による電子配線システムは、中央装置のメモリ内のデータビット群の構成と、端末装置のI/Oポートのデータビット群の構成とを同一形態にしたことにより、端末装置のデータがメモリを介して直接に取り扱えることができるようになる。
【0124】
そのため、中央装置のメモリを、分散配置された複数の端末装置のI/Oポートそのものとして見立て、このメモリにアクセスすることにより制御対象端末装置に関する全ての情報を把握することができると共に、このメモリに指令データを書き込むことだけで、各制御対象端末装置に対して高速かつ確実に制御指令を伝達することができる。
【図面の簡単な説明】
【図1】
本発明に係るサイクリック自動通信による電子配線システムの一つの実施形態を適用したコンピュータ制御システムを示す説明図である。
【図2】
同コンピュータ制御システムにおける共有メモリの使用についての原理的説明図である。
【図3】
同コンピュータ制御システムにおけるフルデュープレックス方式通信の説明図である。
【図4】
同コンピュータ制御システムにおけるコマンドパケットのフォーマットを示す説明図である。
【図5】
同コンピュータ制御システムにおけるレスポンスパケットのフォーマットを示す説明図である。
【図6】
図1の中央装置1の詳細を示すブロック図である。
【図7】
図1の端末装置2の詳細を示すブロック図である。
【図8】
図1のデジタル通信回線3の詳細を示すブロック図である。
【図9】
同コンピュータ制御システムの一実施例を示す説明図である。
【図10】
同コンピュータ制御システムの一実施例を示す説明図である。
【図11】
図10に示す実施例の詳細を示す説明図である。
【図12】
本発明に係るサイクリック自動通信による電子配線システムのもう一つの実施形態を示すブロック図である。
【図13】
本発明に係るサイクリック自動通信による電子配線システムのもう一つの実施形態を示す説明図である。
【図14】
本発明に係るサイクリック自動通信による電子配線システムの更にもう一つの実施形態を示す説明図である。
【図15】
本発明に係るサイクリック自動通信による電子配線システムの更にもう一つの実施形態を示す説明図である。
【図16】
従来のコンピュータ制御システムの一例を示す説明図である。
【図17】
従来のコンピュータ制御システムの他の例を示す説明図である。
【図18】
図17の従来例の動作を示す説明図である。
【符号の説明】
1、1a 中央装置
2、2a 端末装置
3 デジタル通信回線
3a ドライバ
3b レシーバ
3c パルストランス
4、4a メモリ
5 アドレスバス
6 データバス
7 リードライトコントロールライン
8、8a アービタ
9 運用数レジスタ
10 一致検出回路
11 アドレスカウンタ
12 送信シーケンサ回路
13 送信回路
14 受信回路
15 受信シーケンサ回路
16 システムクロック
21、21a、21b、21c 入力ポート
22、22a、22b、22c 出力ポート
23 受信回路
24 送信回路
25 アドレス照合回路
26 シーケンサ回路
27 システムクロック
31 駆動モータ
32 回転テーブル
33 物体
34、35 ロボット
36 停止装置
37 貫通孔
38 光源
39 光センサ
40 メーンベルトコンベア
41 荷物積み卸し場所
42 ベルトコンベア
43 品物
44 光源
45 光センサ
46 デジタルカウンタ
51 出力ポート選択回路
52 入力ポート選択回路
53 ポート選択ビット
60 入出力ポート
61 電線
62 マイクロプロセッサ付端末装置
63 通信回線
CC コントロールセンタ
PC ユーザーインターフェース
 
訂正の要旨 審決(決定)の【理由】欄参照。
審理終結日 2010-12-27 
結審通知日 2011-01-06 
審決日 2007-05-28 
出願番号 特願平8-145648
審決分類 P 1 113・ 855- ZA (G06F)
P 1 113・ 831- ZA (G06F)
P 1 113・ 121- ZA (G06F)
最終処分 成立  
前審関与審査官 猪瀬 隆広  
特許庁審判長 竹井 文雄
特許庁審判官 宮田 繁仁
萩原 義則
登録日 1999-10-22 
登録番号 特許第2994589号(P2994589)
発明の名称 サイクリック自動通信による電子配線システム  
代理人 木下 洋平  
代理人 木下 洋平  
代理人 沢田 雅男  
代理人 黒田 博道  
代理人 沢田 雅男  

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