• ポートフォリオ機能


ポートフォリオを新規に作成して保存
既存のポートフォリオに追加保存

  • この表をプリントする
PDF PDFをダウンロード
審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 1項3号刊行物記載 特許、登録しない。 H01L
管理番号 1260329
審判番号 不服2010-7513  
総通号数 153 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2012-09-28 
種別 拒絶査定不服の審決 
審判請求日 2010-04-08 
確定日 2012-07-19 
事件の表示 特願2003-388094「薄膜トランジスタアレイ基板及びその製造方法」拒絶査定不服審判事件〔平成16年11月 4日出願公開、特開2004-311931〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本件は,平成15年11月18日(優先権主張2002年11月20日,大韓民国)の出願であって,平成21年6月15日に手続補正がされ,平成21年12月2日付けで拒絶査定がされ,これに対して平成22年4月8日に審判請求がされるとともに,同日に手続補正がされたものである。その後,当審において平成23年9月20日付けで審尋がされ,平成23年12月26日に回答書が提出されたものである。

2.平成22年4月8日付けの手続補正(以下「本件補正という。」)について
(1)本件補正の内容
本件補正は,特許請求の範囲及び明細書の段落【0007】を補正するものであって,補正がされた請求項については,補正の前後で以下のとおりである。
〈補正前〉
「 【請求項1】
絶縁基板と,
前記絶縁基板上に形成されているゲート線と,
前記ゲート線と連結されていて,第1ゲート電極部及び第2ゲート電極部が連結されて形成されるゲート電極を含むゲート配線と,
前記ゲート配線を覆うゲート絶縁膜と,
前記ゲート絶縁膜上部に形成されている前記第1ゲート電極部上に位置する第1半導体部と,前記第2ゲート電極部上に位置する第2半導体部を有する半導体層と,
前記半導体層上部に形成されて,前記ゲート線と交差するデータ線,前記データ線に連結されていて前記第1半導体部に隣接した第1ソース電極部と,前記第2半導体部に隣接した第2ソース電極部を含むソース電極,前記第1ゲート電極部を中心に前記第1ソース電極部と対向して前記第1半導体部に隣接した第1ドレーン電極部と,前記第2ゲート電極部を中心に前記第2ソース電極部と対向して前記第2半導体部に隣接した第2ドレーン電極部を備えるドレーン電極を含むデータ配線と,
前記第1及び第2ドレーン電極と連結されている画素電極とを含み,
前記第1ソース電極部と前記第2ソース電極部との端部は互いに離隔するように配置され,かつ前記第1ドレーン電極部と前記第2ドレーン電極部との端部は互いに離隔するように配置される薄膜トランジスタアレイ基板。」
「 【請求項8】
前記所定の線は分割露光領域の境界線である請求項7に記載の薄膜トランジスタアレイ基板。」
「 【請求項17】
ゲート電極と,
前記ゲート電極上に位置するゲート絶縁膜と,
前記ゲート絶縁膜上に位置する半導体部材と,
前記半導体部材に隣接して位置し,互いに連結されている第1及び第2ソース部材と,
前記半導体部材に隣接して位置し,それぞれ前記第1及び第2ソース部材の反対側に位置する第1及び第2ドレーン部材と,
前記第1及び第2ドレーン部材にコンタクトホールを通じて連結された画素電極とを含み,
前記ゲート電極,前記半導体部材,前記第1ソース部材,及び前記第1ドレーン部材は第1薄膜トランジスタを形成し,
前記ゲート電極,前記半導体部材,前記第2ソース部材,及び前記第2ドレーン部材は第2薄膜トランジスタを形成し,
前記第1ドレーン部材及び前記第2ドレーン部材は一体に形成されて一体化したドレーン部材を形成し,前記一体化したドレーン部材は前記画素電極と連結され,前記一体化したドレーン部材は前記第1及び第2薄膜トランジスタのうちの1つとさらに近い薄膜トランジスタアレイ基板。」
「 【請求項20】
前記所定の線は分割露光領域の境界線である請求項19に記載の薄膜トランジスタアレイ基板。」
「 【請求項29】
ゲート電極と,
前記ゲート電極上に位置するゲート絶縁膜と,
前記ゲート絶縁膜上に位置する半導体部材と,
前記半導体部材に隣接して位置し,互いに連結されている第1及び第2ソース部材と,
前記半導体部材に隣接して位置し,それぞれ前記第1及び第2ソース部材の反対側に位置する第1及び第2ドレーン部材と,
前記第1及び第2ドレーン部材にコンタクトホールを通じて連結された画素電極とを含み,
前記ゲート電極,前記半導体部材,前記第1ソース部材,及び前記第1ドレーン部材は第1薄膜トランジスタを形成し,
前記ゲート電極,前記半導体部材,前記第2ソース部材,及び前記第2ドレーン部材は第2薄膜トランジスタを形成し,
前記第1ドレーン部材及び前記第2ドレーン部材は一体に形成されて一体化したドレーン部材を形成し,前記一体化したドレーン部材は前記画素電極と連結され,前記一体化したドレーン部材は前記第1及び第2薄膜トランジスタのうちの1つとさらに近く,
前記第1及び第2薄膜トランジスタと異なる第3薄膜トランジスタをさらに含む薄膜トランジスタアレイ基板。」
「 【請求項32】
前記所定の線は分割露光領域の境界線である請求項31に記載の薄膜トランジスタアレイ基板。」
「 【請求項41】
第1及び第2ゲート電極部を含むゲート電極と,
前記ゲート電極上に位置するゲート絶縁膜と,
前記ゲート絶縁膜上に位置する半導体部材と,
互いに連結されており,前記半導体部材に隣接して位置する第1及び第2ソース部材と,
前記半導体部材に隣接して位置し,それぞれ前記第1及び第2ソース部材の反対側に位置する第1及び第2ドレーン部材と,
前記第1及び第2ドレーン部材と連結された画素電極とを含み,
前記第1ゲート電極,前記半導体部材,前記第1ソース部材,及び前記第1ドレーン部材は第1薄膜トランジスタを形成し,
前記第2ゲート電極,前記半導体部材,前記第2ソース部材,及び前記第2ドレーン部材は第2薄膜トランジスタを形成し,
前記第1ゲート電極及び前記第2ゲート電極の間に位置する前記ゲート電極の部分は前記第1及び第2ゲート電極の幅より小さい幅を有する薄膜トランジスタアレイ基板。」
「 【請求項44】
前記所定の線は分割露光領域の境界線である請求項43に記載の薄膜トランジスタアレイ基板。」
「 【請求項53】
第1及び第2ゲート電極部を含むゲート電極と,
前記ゲート電極上に位置するゲート絶縁膜と,
前記ゲート絶縁膜上に位置する半導体部材と,
互いに連結されており,前記半導体部材に隣接して位置する第1及び第2ソース部材と,
前記半導体部材に隣接して位置し,それぞれ前記第1及び第2ソース部材の反対側に位置する第1及び第2ドレーン部材と
前記第1及び第2ドレーン部材に連結された画素電極とを含み,
前記第1ゲート電極,前記半導体部材,前記第1ソース部材及び前記第1ドレーン部材は第1薄膜トランジスタを形成し,
前記第2ゲート電極,前記半導体部材,前記第2ソース部材及び前記第2ドレーン部材は第2薄膜トランジスタを形成し,
前記第1薄膜トランジスタ及び前記第2薄膜トランジスタは互いに対向し,
前記第1ゲート電極及び前記第2ゲート電極の間の前記ゲート電極の部分は前記第1及び第2ゲート電極の幅より小さい幅を有する薄膜トランジスタアレイ基板。」
「 【請求項56】
前記所定の線は分割露光領域の境界線である請求項55に記載の薄膜トランジスタアレイ基板。」

〈補正後〉
「 【請求項1】
絶縁基板と,
前記絶縁基板上に形成されているゲート線と,
前記ゲート線と連結されていて,第1ゲート電極部及び第2ゲート電極部が連結されて形成されるゲート電極を含むゲート配線と,
前記ゲート配線を覆うゲート絶縁膜と,
前記ゲート絶縁膜上部に形成されている前記第1ゲート電極部上に位置する第1半導体部と,前記第2ゲート電極部上に位置する第2半導体部を有する半導体層と,
前記半導体層上部に形成されて,前記ゲート線と交差するデータ線,前記データ線に連結されていて前記第1半導体部に隣接した第1ソース電極部と,前記第2半導体部に隣接した第2ソース電極部を含むソース電極,前記第1ゲート電極部を中心に前記第1ソース電極部と対向して前記第1半導体部に隣接した第1ドレーン電極部と,前記第2ゲート電極部を中心に前記第2ソース電極部と対向して前記第2半導体部に隣接した第2ドレーン電極部を備えるドレーン電極を含むデータ配線と,
前記第1及び第2ドレーン電極と連結されている画素電極とを含み,
前記第1ソース電極部と前記第2ソース電極部とはその端部が互いに離隔するように配置され,かつ前記第1ドレーン電極部と前記第2ドレーン電極部とはその端部が互いに離隔するように配置される薄膜トランジスタアレイ基板。」
「 【請求項8】
前記第1薄膜トランジスタと前記第2薄膜トランジスタとは,分割露光領域の境界線を中心に両方に互いに対称に配置される請求項7に記載の薄膜トランジスタアレイ基板。」
「 【請求項17】
ゲート電極と,
前記ゲート電極上に位置するゲート絶縁膜と,
前記ゲート絶縁膜上に位置する半導体部材と,
前記半導体部材に隣接して位置し,互いに連結されている第1及び第2ソース部材と,
前記半導体部材に隣接して位置し,それぞれ前記第1及び第2ソース部材の反対側に位置する第1及び第2ドレーン部材と,
前記第1及び第2ドレーン部材にコンタクトホールを通じて連結された画素電極とを含み,
前記ゲート電極,前記半導体部材,前記第1ソース部材,及び前記第1ドレーン部材は第1薄膜トランジスタを形成し,
前記ゲート電極,前記半導体部材,前記第2ソース部材,及び前記第2ドレーン部材は第2薄膜トランジスタを形成し,
前記第1ドレーン部材及び前記第2ドレーン部材は互いに連結されており,前記第1ドレーン部材と前記第2ドレーン部材とを互いに連結する連結部は前記画素電極と連結され,前記連結部は前記第1及び第2薄膜トランジスタのうちの1つとさらに近い薄膜トランジスタアレイ基板。」
「 【請求項20】
前記第1薄膜トランジスタと前記第2薄膜トランジスタとは,分割露光領域の境界線を中心に両方に互いに対称に配置される請求項19に記載の薄膜トランジスタアレイ基板。」
「 【請求項29】
ゲート電極と,
前記ゲート電極上に位置するゲート絶縁膜と,
前記ゲート絶縁膜上に位置する半導体部材と,
前記半導体部材に隣接して位置し,互いに連結されている第1及び第2ソース部材と,
前記半導体部材に隣接して位置し,それぞれ前記第1及び第2ソース部材の反対側に位置する第1及び第2ドレーン部材と,
前記第1及び第2ドレーン部材にコンタクトホールを通じて連結された画素電極とを含み,
前記ゲート電極,前記半導体部材,前記第1ソース部材,及び前記第1ドレーン部材は第1薄膜トランジスタを形成し,
前記ゲート電極,前記半導体部材,前記第2ソース部材,及び前記第2ドレーン部材は第2薄膜トランジスタを形成し,
前記第1ドレーン部材及び前記第2ドレーン部材は互いに連結されており,前記第1ドレーン部材と前記第2ドレーン部材とを互いに連結する連結部は前記画素電極と連結され,前記連結部は前記第1及び第2薄膜トランジスタのうちの1つとさらに近く,
前記第1及び第2薄膜トランジスタと異なる第3薄膜トランジスタをさらに含む薄膜トランジスタアレイ基板。」
「 【請求項32】
前記第1薄膜トランジスタと前記第2薄膜トランジスタとは,分割露光領域の境界線を中心に両方に互いに対称に配置される請求項31に記載の薄膜トランジスタアレイ基板。」
「 【請求項41】
第1及び第2ゲート電極部を含むゲート電極と,
前記ゲート電極上に位置するゲート絶縁膜と,
前記ゲート絶縁膜上に位置する半導体部材と,
互いに連結されており,前記半導体部材に隣接して位置する第1及び第2ソース部材と,
前記半導体部材に隣接して位置し,それぞれ前記第1及び第2ソース部材の反対側に位置する第1及び第2ドレーン部材と,
前記第1及び第2ドレーン部材と連結された画素電極とを含み,
前記第1ゲート電極,前記半導体部材,前記第1ソース部材,及び前記第1ドレーン部材は第1薄膜トランジスタを形成し,
前記第2ゲート電極,前記半導体部材,前記第2ソース部材,及び前記第2ドレーン部材は第2薄膜トランジスタを形成し,
前記第1ゲート電極部及び前記第2ゲート電極部は互いに連結され,前記第1ゲート電極部及び前記第2ゲート電極部を連結する連結部は前記第1及び第2ゲート電極部の幅より小さい幅を有する薄膜トランジスタアレイ基板。」
「 【請求項44】
前記第1薄膜トランジスタと前記第2薄膜トランジスタとは,分割露光領域の境界線を中心に両方に互いに対称に配置される請求項43に記載の薄膜トランジスタアレイ基板。」
「 【請求項53】
第1及び第2ゲート電極部を含むゲート電極と,
前記ゲート電極上に位置するゲート絶縁膜と,
前記ゲート絶縁膜上に位置する半導体部材と,
互いに連結されており,前記半導体部材に隣接して位置する第1及び第2ソース部材と,
前記半導体部材に隣接して位置し,それぞれ前記第1及び第2ソース部材の反対側に位置する第1及び第2ドレーン部材と
前記第1及び第2ドレーン部材に連結された画素電極とを含み,
前記第1ゲート電極,前記半導体部材,前記第1ソース部材及び前記第1ドレーン部材は第1薄膜トランジスタを形成し,
前記第2ゲート電極,前記半導体部材,前記第2ソース部材及び前記第2ドレーン部材は第2薄膜トランジスタを形成し,
前記第1薄膜トランジスタ及び前記第2薄膜トランジスタは互いに対向し,
前記第1ゲート電極部及び前記第2ゲート電極部は互いに連結され,前記第1ゲート電極部及び前記第2ゲート電極部を連結する連結部は前記第1及び第2ゲート電極部の幅より小さい幅を有する薄膜トランジスタアレイ基板。」
「 【請求項56】
前記第1薄膜トランジスタと前記第2薄膜トランジスタとは,分割露光領域の境界線を中心に両方に互いに対称に配置される請求項55に記載の薄膜トランジスタアレイ基板。」

(2)補正内容の整理
本件補正の内容を整理すると,以下のとおりとなる。
〈補正事項1〉
補正前の請求項1の「前記第1ソース電極部と前記第2ソース電極部との端部は互いに離隔するように配置され,かつ前記第1ドレーン電極部と前記第2ドレーン電極部との端部は互いに離隔するように配置される」を,補正後の請求項1の「前記第1ソース電極部と前記第2ソース電極部とはその端部が互いに離隔するように配置され,かつ前記第1ドレーン電極部と前記第2ドレーン電極部とはその端部が互いに離隔するように配置される」とすること。
〈補正事項2〉
補正前の請求項8,20,32,44及び56の「前記所定の線は分割露光領域の境界線である」を,補正後の請求項8,20,32,44及び56の「前記第1薄膜トランジスタと前記第2薄膜トランジスタとは,分割露光領域の境界線を中心に両方に互いに対称に配置される」とすること。
〈補正事項3〉
補正前の請求項17及び29の「前記第1ドレーン部材及び前記第2ドレーン部材は一体に形成されて一体化したドレーン部材を形成し,前記一体化したドレーン部材は前記画素電極と連結され,前記一体化したドレーン部材は前記第1及び第2薄膜トランジスタのうちの1つとさらに近」を,補正後の請求項17及び29の「前記第1ドレーン部材及び前記第2ドレーン部材は互いに連結されており,前記第1ドレーン部材と前記第2ドレーン部材とを互いに連結する連結部は前記画素電極と連結され,前記連結部は前記第1及び第2薄膜トランジスタのうちの1つとさらに近」とすること。
〈補正事項4〉
補正前の請求項41及び53の「前記第1ゲート電極及び前記第2ゲート電極の間に位置する前記ゲート電極の部分は前記第1及び第2ゲート電極の幅より小さい幅を有する」を,補正後の請求項41及び53の「前記第1ゲート電極部及び前記第2ゲート電極部は互いに連結され,前記第1ゲート電極部及び前記第2ゲート電極部を連結する連結部は前記第1及び第2ゲート電極部の幅より小さい幅を有する」とすること。

(3)補正の目的の適否及び新規事項の追加の有無についての検討
〈補正事項1について〉
補正事項1は,「第1ソース電極部」及び「第2ソース電極部」と「端部」との関係,並びに「第1ドレーン電極部」及び「第2ドレーン電極部」と「端部」との関係を明りょうにするものであるから,補正事項1は,特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第4号に掲げる明りょうでない記載の釈明を目的とするものに該当する。また,補正事項1は,本願の願書に最初に添付した明細書又は図面(以下,「当初明細書」という。)の範囲内でなされたことは明らかであるから,特許法第17条の2第3項に規定する要件を満たすものである。
〈補正事項2について〉
補正事項2は,補正前の請求項8,20,32,44及び56について,それぞれが引用していた補正前の請求項7,19,31,43及び55における「前記第1及び第2薄膜トランジスタは所定の線に対して対称に配列される」との記載中の「所定の線」を用いて「前記所定の線は分割露光領域の境界線である」としていたことに代えて,この語を用いないで補正後の請求項8,20,32,44及び56「前記第1薄膜トランジスタと前記第2薄膜トランジスタとは,分割露光領域の境界線を中心に両方に互いに対称に配置される」としたものであるから,補正事項2は,特許法第17条の2第4項第4号に掲げる明りょうでない記載の釈明を目的とするものに該当する。また,補正事項2は,当初明細書の範囲内でなされたことは明らかであるから,特許法第17条の2第3項に規定する要件を満たすものである。
〈補正事項3について〉
補正事項3は,「第1ドレーン部材」及び「第2ドレーン部材」について,補正前においてはそれらが「一体に形成されて一体化したドレーン部材を形成」していたものを,補正後においてはそれらが「互いに連結されており,前記第1ドレーン部材と前記第2ドレーン部材とを互いに連結する連結部」を備えるものとすることにより,明らかとするものであるから,補正事項3は,特許法第17条の2第4項第4号に掲げる明りょうでない記載の釈明を目的とするものに該当する。また,補正事項3は,当初明細書の範囲内でなされたことは明らかであるから,特許法第17条の2第3項に規定する要件を満たすものである。
〈補正事項4について〉
補正事項4は,「第1ゲート電極」及び「第2ゲート電極」について,補正前においては「その間に位置する前記ゲート電極の部分」としていたところを「互いに連結され,前記第1ゲート電極部及び前記第2ゲート電極部を連結する連結部」として,より明りょうにするものであるから,補正事項4は,特許法第17条の2第4項第4号に掲げる明りょうでない記載の釈明を目的とするものに該当する。また,補正事項4は,当初明細書の範囲内でなされたことは明らかであるから,特許法第17条の2第3項に規定する要件を満たすものである。

(4)小括
上記(3)において検討したとおり,本件補正は,当初明細書に記載した事項の範囲内においてなされ,特許法第17条の2第4項第4号に掲げる明りょうでない記載の釈明を目的とするものであるから,適法になされたものである。

3.本願発明
上記のとおり,本件補正は適法になされたものであるから,本願の請求項1ないし64に係る発明は,平成22年4月8日付けの手続補正書により補正された明細書及び図面の記載からみて,その特許請求の範囲の請求項1ないし64に記載された事項により特定されるものであり,それらのうち請求項1に係る発明(以下「本願発明1」という。)及び請求項5に係る発明(以下「本願発明5」という。)は,それぞれ請求項1及び5に記載されている事項により特定される以下のとおりのものである。
「 【請求項1】
絶縁基板と,
前記絶縁基板上に形成されているゲート線と,
前記ゲート線と連結されていて,第1ゲート電極部及び第2ゲート電極部が連結されて形成されるゲート電極を含むゲート配線と,
前記ゲート配線を覆うゲート絶縁膜と,
前記ゲート絶縁膜上部に形成されている前記第1ゲート電極部上に位置する第1半導体部と,前記第2ゲート電極部上に位置する第2半導体部を有する半導体層と,
前記半導体層上部に形成されて,前記ゲート線と交差するデータ線,前記データ線に連結されていて前記第1半導体部に隣接した第1ソース電極部と,前記第2半導体部に隣接した第2ソース電極部を含むソース電極,前記第1ゲート電極部を中心に前記第1ソース電極部と対向して前記第1半導体部に隣接した第1ドレーン電極部と,前記第2ゲート電極部を中心に前記第2ソース電極部と対向して前記第2半導体部に隣接した第2ドレーン電極部を備えるドレーン電極を含むデータ配線と,
前記第1及び第2ドレーン電極と連結されている画素電極とを含み,
前記第1ソース電極部と前記第2ソース電極部とはその端部が互いに離隔するように配置され,かつ前記第1ドレーン電極部と前記第2ドレーン電極部とはその端部が互いに離隔するように配置される薄膜トランジスタアレイ基板。」

「 【請求項5】
ゲート電極と,
前記ゲート電極上に位置するゲート絶縁膜と,
前記ゲート絶縁膜上に位置する半導体部材と,
前記半導体部材に隣接して位置し,互いに連結されている第1及び第2ソース部材と,
前記半導体部材に隣接して位置し,それぞれ前記第1及び第2ソース部材の反対側に位置する第1及び第2ドレーン部材と,
前記第1及び第2ドレーン部材に連結された画素電極とを含み,
前記ゲート電極,前記半導体部材,前記第1ソース部材,及び前記第1ドレーン部材は第1薄膜トランジスタを形成し,
前記ゲート電極,前記半導体部材,前記第2ソース部材,及び前記第2ドレーン部材は第2薄膜トランジスタを形成し,
前記第1薄膜トランジスタ及び前記第2薄膜トランジスタは互いに対向する薄膜トランジスタアレイ基板。」

4.刊行物に記載された発明
(1)特開平9-179141号公報
原査定の拒絶の理由に引用され,本願の優先日前に日本国内において頒布された刊行物である,特開平9-179141号公報(以下「引用例1」という。)には,図8及び9とともに,以下の記載がある。(下線は当審において付加。以下同様。)
「【0001】
【発明の属する技術分野】本発明は液晶表示パネルに関し,より詳しくは,薄膜トランジスタ(Thin Film Transistor:TFT)マトリクスが形成された液晶表示パネルに関する。近年,TFTマトリクスが搭載された液晶表示パネル(以下TFT液晶パネルと称する)は,高精細化,多階調化に伴い,画像表示品質の向上が望まれている。
【0002】
【従来の技術】以下で従来例に係るTFT液晶パネルの構造について説明する。図8(a)は従来例に係るTFT液晶パネルの構造を説明する上面図であって,図8(b)は同図(a)のA-A線断面図である。図8において1はガラス基板からなる透明基板,2はゲート電極,2Aはゲートバスライン,3はゲート絶縁膜である。また,4はアモルファスシリコンからなる動作半導体層,5はチャネル保護膜,6はソース電極である。また7はドレイン電極であり,7Aはドレインバスラインである。さらに8は画素電極であって,9は画素の補助容量を構成する補助容量バスラインである。
【0003】最初にこのTFT液晶パネルを上面からみた各部の配置関係について図8(a)を参照しながら説明する。図8(a)に示すように,ゲートバスライン2Aとドレインバスライン7Aとが直交してマトリクス状に配置され,これらに囲まれた領域に画素電極8が配置されている。また,補助容量バスライン9が画素電極8の中央を横切るように配置されている。
【0004】ゲートバスライン2Aからはゲート電極2が画素電極8方向に突出しており,ドレインバスラインからは2つのドレイン電極7がゲート電極2の方向に突出して配置されている。また,画素電極8の一端に接続された2つのソース電極6は,ゲート電極2の方向に突出するように配置されており,これにより1画素についてゲートが共通な2つのTFTが形成されていることになる。
【0005】次いでこの装置の断面構造について図8(b)を参照しながら説明する。図8(b)に示すように,ガラスなどからなる透明基板1上にゲート電極2が形成され,それを被覆するようにゲート絶縁膜3が形成されている。その上にはTFTのチャネル層を構成する動作半導体層4が形成されている。動作半導体層4上のチャネルの形成される領域には絶縁性のチャネル保護膜5が形成されており,これの両側にソース電極6,ドレイン電極7が形成されてTFTを構成する。このソース電極6上にはITO(Indium TiN Oxide)膜からなる画素電極8が形成されており,これは画素領域まで形成されている。
【0006】上記の基板に,表面に透明導電膜からなる対向電極が形成された不図示の透明基板が対向配置され,これらの基板間に液晶LCが封入されることで,TFT液晶パネルが構成される。図9に,1画素についての図8の等価回路図を示す。図9に示すように,2個のTFTが並列に接続されており,そのソースには画素電極が接続されている。」

ここで,図8(a)を参照すると,2つのドレイン電極7及び2つのソース電極6は,それぞれがゲート電極2を挟んで対向していることが見て取れる。
また,図8(b)を参照すると,ソース電極6及びドレイン電極7が,ともに動作半導体層4上に隣接する部分を含んで形成されていることが見て取れる。

以上を総合すると,引用例1には以下の発明が記載されているものと認められる。(以下「引用発明1」という。)
「TFTマトリクスが搭載された液晶表示パネルであって,
ガラスなどからなる透明基板1上にゲート電極2,ゲート電極2を被覆するようにゲート絶縁膜3,ゲート絶縁膜3の上にはTFTのチャネル層を構成する動作半導体層4,動作半導体層4上のチャネルの形成される領域には絶縁性のチャネル保護膜5がそれぞれ形成されており,これの両側の動作半導体層4上に隣接する部分を含んでソース電極6,ドレイン電極7が形成されてTFTを構成しており,
ガラスなどからなる透明基板1上には,さらにゲートバスライン2Aとドレインバスライン7Aとが直交してマトリクス状に配置され,これらに囲まれた領域に画素電極8が配置されており,
補助容量バスライン9が画素電極8の中央を横切るように配置され,
ゲートバスライン2Aからはゲート電極2が画素電極8方向に突出しており,ドレインバスライン7Aからは2つのドレイン電極7がゲート電極2の方向に突出して配置され,画素電極8の一端に接続された2つのソース電極6は,ゲート電極2の方向に突出するように配置され,2つのドレイン電極7及び2つのソース電極6は,それぞれがゲート電極2を挟んで対向しており,これにより1画素についてゲートが共通な2つのTFTが形成された,
TFTマトリクスが搭載された液晶表示パネル。」

(2)特開昭62-247569号公報
原査定の拒絶の理由に引用され,本願の優先日前に日本国内において頒布された刊行物である,特開昭62-247569号公報(以下「引用例2」という。)には,第1図?第4図とともに,以下の記載がある。
ア 「本発明は,トランジスタをスイッチングして容量性負荷に信号を与える半導体装置に関するものであり,マトリックス型のメモリ等に用いられる。本発明は薄膜トランジスタを用いたマトリックス型の表示装置にも適用できる。」(1ページ右下欄10?14行)

イ 「従来の技術をマトリックス型液晶ディスプレーを用いて説明する。第3図のような等価回路に示ので液晶に電圧を与える。即ち液晶に与えるべき映像信号電圧V_(S)を信号バスライン22に与え,ゲートライン23に電圧V_(G)を印加しその交叉部にあるトランジスタ24をオン状態にし液晶セルの容量25及び一方を共通電極ライン28に接続された補助容量27に充電又は放電することにより液晶の絵素電極28の電位を映像信号電圧V_(S)と等しくする。次にゲートライン23に一定の電圧を印加しトランジスタ24をオフにし,絵素電極28の電位を1フイ一ルド期間保持をする。
具体的なパターン及び断面を第4図に示す。22は映像信号を与えるバスライン,23はゲートバスライン,26は共通電極ライン,31はバスラインに接続されたトランジスタの一方の電極(たとえばソース電極),32は絵素電極33に接続されたトランジスタの他方の電極(たとえばドレイン電極),34はトランジスタのゲート絶縁膜,35は半導体領域である。負荷容量は液晶セルの容量と補助容量27となる絶縁層を介して電極33と26の間で形成される容量である。
30は基板である。」(1ページ右下欄16行?2ページ左上欄下から3行)

ウ 「本発明は,基板上にゲート電極,絶縁物,前記ゲート電極とオーバーラップした半導体領域,前記半導体領域とゲート電極にオーバーラップするソースおよびドレーン電極を有するトランジスタが形成され,前記ソース又はドレーン電極が複数の突出部を有し,前記複数の突出部の間に,前記ドレーン又はソース電極が形成され,前記ドレーン又はソース電極に容量性負荷が接続されてなる半導体装置である。」(2ページ左下欄10行?下から3行)

エ 「第1図は本発明の一実施例の薄膜トランジスタ部分の概略平面を示すものであって,第3図と同一部分には同一番号を付す。なお,第1図のトランジスタ構造は第1図と同様であり,たとえばアモルファスシリコンよりなる半導体領域35,ゲート電極23,ソース,ドレイン電極31,32のパターンが異なる。そして,絵素電極33はたとえばマトリックス液晶表示装置(図示せず)の各絵素を構成する。
第1図に示すごとく,負荷容量の絵素電極33に接続されたトランジスタの一方の電極(ドレイン電極)32を,信号を与える側の他方の電極(ソース電極)31の突出部31ｐで囲むようなパターンで形成すると,電極32周囲にチャンネル部を有効に形成できる。」(2ページ右下欄6行?最下行)

オ 「以下同様の効果を示すトランジスタの他の実施例として,ゲート電極23,信号を与える側の電極31,容量負荷と接続した電極32の関係を第2図に図示する。第2図aは櫛型電極,第2図bは円環電極の例である。第2図cは本発明第4の実施例を示す電極のパターンを示す図である。容量負荷に接続している電極が複数箇所(この場合3カ所)のゲート上に形成している例で伝達コンダクタンスを大きくとりたい場合に有効である。本発明は,必ずしも上述した構造にとられれることなく,負荷容量に接続された電極32が,信号を与える電極31に囲まれた構造にすることにより,実効的にチャネル幅Wを大きくでき,ゲート電極と電極32のオーバーラップ面積を小さくし寄生容量を減少したものである。」(3ページ右上欄下から5行?同ページ左下欄10行)

ここで,第2図cに示されたトランジスタの実施例においては,絵素電極は示されていないが,上記イ及びエの記載から,例えば第1図に示された薄膜トランジスタと同様に,「トランジスタの一方の電極(ドレイン電極)32」に「負荷容量の絵素電極33」が接続されることは明らかである。
また,第2図cに示されたトランジスタにおいては,上記ウに記載されたものと同様に,基板上にゲート電極,絶縁物,前記ゲート電極とオーバーラップした半導体領域,前記半導体領域とゲート電極にオーバーラップするソースおよびドレーン電極を有するトランジスタであることは明らかである。
そして,第2図cからは,3箇所においてドレイン電極32の突出部を取り囲むようにソース電極31が形成されることにより,これらの3箇所において独立してトランジスタのチャネルが形成されていることが見て取れ,これらの3箇所において各々ソース電極及びドレイン電極を備えるトランジスタが形成されていることが明らかである。このうち,図示横方向に並ぶトランジスタが,ソース電極31を挟んで対向していることも第2図cから明らかである。
また,第2図cに示されたトランジスタにおいては,第4図bに示されたものと同様に,基板上にゲート電極,ゲート絶縁膜,半導体領域,ソース・ドレーン電極がこの順に積層して配置されているとともに,ソース電極31及びドレーン電極32が半導体領域35に隣接していることも明らかである。

以上を総合すると,引用例2には以下の発明が記載されているものと認められる。(以下「引用発明2」という。)
「基板上にゲート電極23,ゲート絶縁膜34,半導体領域35,ならびにソース電極31及びドレーン電極32がこの順に積層して配置され,
半導体領域35はゲート電極23とオーバーラップし,
ソース電極31及びドレーン電極32は半導体領域35に隣接し,
3箇所においてドレイン電極32の突出部を取り囲むようにソース電極31が形成されることにより,前記3箇所において各々ソース電極及びドレイン電極を備える薄膜トランジスタが形成され,このうち2つの薄膜トランジスタがソース電極31を挟んで対向して配置され,
ドレイン電極32は絵素電極33に接続された,
薄膜トランジスタを用いたマトリックス型の表示装置。」

5.対比
(1)本願発明1と引用発明1との対比
本願発明1と引用発明1とを対比する。
ア 引用発明1の「ガラスなどからなる透明基板1」は,本願発明1における「絶縁基板」に相当する。
イ 引用発明1の「ゲートバスライン2A」は「ガラスなどからなる透明基板1」上に形成されているから,本願発明1の「絶縁基板上に形成されているゲート線」に相当する。
ウ 引用発明1においては,ゲート電極2は,「ゲートが共通な2つのTFT」を構成しているところ,該ゲート電極2が,各TFTにおいてゲート電極として作用している部分は,上述した,2つのドレイン電極7及び2つのソース電極6のそれぞれがゲート電極2を挟んで対向している2つの部分であって,それ以外の部分にあってはTFTのゲート電極として作用していないことは明らかであるから,各TFTは,それぞれがゲート電極を備えていると言うことができる。そうすると,引用発明1において「ゲートバスライン2Aから」「画素電極8方向に突出して」いる「ゲート電極2」が,各TFTにおいてゲート電極を構成しているところ,これらのゲート電極は,本願発明1における「前記ゲート線と連結されていて,第1ゲート電極部及び第2ゲート電極部が連結されて形成されるゲート電極を含むゲート配線」に相当するものといえる。
エ 引用発明1における「ゲート電極2を被覆するように」形成された「ゲート絶縁膜3」は,本願発明1の「前記ゲート配線を覆うゲート絶縁膜」に相当する。
オ 引用発明1における「ゲート絶縁膜3の上に」形成された「TFTのチャネル層を構成する動作半導体層4」は,「ゲートが共通な2つのTFT」を構成するものであるところ,上述したゲート電極と同様に,各TFTにおいてそれぞれが動作半導体層を備えていると言うことができる。また,「動作半導体層4」は「TFTのチャネル層を構成する」ものであるから,ゲート電極上に位置するものであることは明らかである。そうすると,引用発明1における「ゲート絶縁膜3の上に」形成された「TFTのチャネル層を構成する動作半導体層4」は,本願発明1における「前記ゲート絶縁膜上部に形成されている前記第1ゲート電極部上に位置する第1半導体部と,前記第2ゲート電極部上に位置する第2半導体部を有する半導体層」に相当するものといえる。
カ 引用発明1における「ドレインバスライン7A」は「ゲートバスライン2A」と直交してマトリクス状に配置されており,さらに「ドレインバスライン7Aからは2つのドレイン電極7がゲート電極2の方向に突出して配置され,」「2つのソース電極6は,ゲート電極2の方向に突出するように配置されており,2つのドレイン電極7及び2つのソース電極6は,それぞれがゲート電極2を挟んで対向しており,これにより1画素についてゲートが共通な2つのTFTが形成」されている。また,「動作半導体層4上に隣接する部分を含んでソース電極6,ドレイン電極7が形成されて」いる。そして,引用発明1における「ドレイン」は本願発明1における「ドレーン」に対応する。
また,引用発明1における「ドレインバスライン7A」は,画像表示のためのデータを流す信号線であることは明らかであるから,本願発明1の「データ線」に相当する。
そうすると,上述した引用発明1における「ドレインバスライン7A」,「ドレインバスライン7Aから」「ゲート電極2の方向に突出して配置」された「2つのドレイン電極7」及び「ゲート電極2の方向に突出するように配置され」た「2つのソース電極6」であって,「2つのドレイン電極7」及び「2つのソース電極6」が「それぞれがゲート電極2を挟んで対向して」「動作半導体層4上に隣接する部分を含んで」形成されたものは,本願発明1における「前記半導体層上部に形成されて,前記ゲート線と交差するデータ線,前記データ線に連結されていて前記第1半導体部に隣接した第1ソース電極部と,前記第2半導体部に隣接した第2ソース電極部を含むソース電極,前記第1ゲート電極部を中心に前記第1ソース電極部と対向して前記第1半導体部に隣接した第1ドレーン電極部と,前記第2ゲート電極部を中心に前記第2ソース電極部と対向して前記第2半導体部に隣接した第2ドレーン電極部を備えるドレーン電極を含むデータ配線」において,ソースとドレーン(ドレイン)が入れ替わったものである「前記半導体層上部に形成されて,前記ゲート線と交差するデータ線,前記データ線に連結されていて前記第1半導体部に隣接した第1ドレーン電極部と,前記第2半導体部に隣接した第2ドレーン電極部を含むドレーン電極,前記第1ゲート電極部を中心に前記第1ドレーン電極部と対向して前記第1半導体部に隣接した第1ソース電極部と,前記第2ゲート電極部を中心に前記第2ドレーン電極部と対向して前記第2半導体部に隣接した第2ソース電極部を備えるソース電極を含むデータ配線」に相当するといえる。
キ 引用発明1における「一端に」「2つのソース電極6」が「接続された」「画素電極8」は,本願発明1の「前記第1及び第2ドレーン電極と連結されている画素電極」のドレーンをソースに入れ替えたものである「前記第1及び第2ソース電極と連結されている画素電極」に相当する。
ク 引用発明1において,「ゲートが共通な2つのTFT」は「2つのドレイン電極7及び2つのソース電極6は,それぞれがゲート電極2を挟んで対向」している部分が独立していることは明らかであるから,「2つのドレイン電極7及び2つのソース電極6」の「ゲート電極2を挟んで対向」する端部は互いに隔離しているものといえる。そうすると,上記カで述べたとおり,引用発明1における「2つのドレイン電極7及び2つのソース電極6」は,本願発明1とは,ソースとドレーン(ドレイン)が入れ替わったものに相当するものではあるが,「前記第1ソース電極部と前記第2ソース電極部とはその端部が互いに離隔するように配置され,かつ前記第1ドレーン電極部と前記第2ドレーン電極部とはその端部が互いに離隔するように配置される」点においては共通する。
ケ 引用発明1の「TFTマトリクスが搭載された液晶表示パネル」は,本願発明1の「薄膜トランジスタアレイ基板」に相当する。

以上によれば,引用発明1と本願発明1とは,ソースとドレーンが入れ替わっている点において相違するものの,その余の点では一致する。

(2)本願発明5と引用発明2との対比
本願発明5と引用発明2とを対比する。
ア 引用発明2における「基板上にゲート電極23,ゲート絶縁膜34,半導体領域35」「がこの順に積層して配置され」たものは,本願発明5における「ゲート電極と, 前記ゲート電極上に位置するゲート絶縁膜と, 前記ゲート絶縁膜上に位置する半導体部材」に相当する。
イ 引用発明2においては,「ソース電極31及びドレーン電極32は半導体領域35に隣接し, 3箇所においてドレイン電極32の突出部を取り囲むようにソース電極31が形成されることにより,前記3箇所において各々ソース電極及びドレイン電極を備える薄膜トランジスタが形成され」ているところ,このうち「ソース電極31を挟んで対向して配置され」た「2つの薄膜トランジスタ」についてみると,各々が別個のソース電極及び別個のドレイン電極を備えているものといえる。また,これら別個のソース電極及びドレイン電極が,ソース電極31及びドレーン電極32として一体のものとして連結されていることは明らかである。
そうすると,引用発明2における「ソース電極31を挟んで対向して配置され」た「2つの薄膜トランジスタ」が各々備えるソース電極及びドレイン電極は,本願発明5における「前記半導体部材に隣接して位置し,互いに連結されている第1及び第2ソース部材と, 前記半導体部材に隣接して位置し,それぞれ前記第1及び第2ソース部材の反対側に位置する第1及び第2ドレーン部材」に相当する。
また,引用発明2における「ゲート電極23,ゲート絶縁膜34,半導体領域35,ならびにソース電極31及びドレーン電極32」が「薄膜トランジスタ」を構成するものであることは明らかであるから,上記と同様の理由により,引用発明2における「ソース電極31を挟んで対向して配置され」た「2つの薄膜トランジスタ」が形成されていることは,本願発明5の「前記ゲート電極,前記半導体部材,前記第1ソース部材,及び前記第1ドレーン部材は第1薄膜トランジスタを形成」し,「前記ゲート電極,前記半導体部材,前記第2ソース部材,及び前記第2ドレーン部材は第2薄膜トランジスタを形成」していることに相当する。
ウ 引用発明2の「ドレイン電極32は絵素電極33に接続され」ていることにおいて,「ドレイン電極32」は,前述の各々が別個のドレイン電極が一体のものとしてが連結されたものといえる。それゆえ,引用発明2の「ドレイン電極32」に接続された「絵素電極33」は,本願発明5の「前記第1及び第2ドレーン部材に連結された画素電極」に相当する。
エ 引用発明2における「このうち2つの薄膜トランジスタがソース電極31を挟んで対向して配置され」たことは,本願発明5の「前記第1薄膜トランジスタ及び前記第2薄膜トランジスタは互いに対向する」ことに相当する。
オ 引用発明2の「薄膜トランジスタを用いたマトリックス型の表示装置」は,本願発明5の「薄膜トランジスタアレイ基板」に相当する。

そうすると,引用発明2と本願発明5は,
「ゲート電極と,
前記ゲート電極上に位置するゲート絶縁膜と,
前記ゲート絶縁膜上に位置する半導体部材と,
前記半導体部材に隣接して位置し,互いに連結されている第1及び第2ソース部材と,
前記半導体部材に隣接して位置し,それぞれ前記第1及び第2ソース部材の反対側に位置する第1及び第2ドレーン部材と,
前記第1及び第2ドレーン部材に連結された画素電極とを含み,
前記ゲート電極,前記半導体部材,前記第1ソース部材,及び前記第1ドレーン部材は第1薄膜トランジスタを形成し,
前記ゲート電極,前記半導体部材,前記第2ソース部材,及び前記第2ドレーン部材は第2薄膜トランジスタを形成し,
前記第1薄膜トランジスタ及び前記第2薄膜トランジスタは互いに対向する薄膜トランジスタアレイ基板。」
である点で一致し,相違するところがない。

6.当審の判断
(1)本願発明1について
前記5.(1)に述べたとおり,引用発明1と本願発明1とは,ソースとドレーンが入れ替わっている点において相違するので,この相違点について検討する。
一般に,薄膜トランジスタ(TFT)は,印加電圧によりソースからドレインの方向にも,ドレインからソースの方向にも電流を流しうるものであって,例えば,引用例2について前記4.(2)イに摘示したように絵素電極(すなわち画素電極)をドレイン電極に接続し,ソース電極はバスラインに接続することも従来より周知の構成である。それゆえ,引用発明1にかかる「TFTマトリクスが搭載された液晶表示パネル」においても,画素電極をドレインに接続し,ソースをバスラインに接続することにより,ソースとドレインを入れ替えて,前記相違点に係る構成を備えることは当業者が適宜になし得たことである。
また,引用発明1において「1画素についてゲートが共通な2つのTFTが形成され」たことにより,TFTが1つの場合よりもチャンネル幅が広くなることは当業者に自明なことであるから,請求人が審判請求書において主張する,「チャンネル幅を広くする」ことは格別なものではない。

したがって,本願発明1は,周知技術を勘案することにより,引用例1に記載された発明に基づいて当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

(2)本願発明5について
上記5.(2)に記したとおり,本願発明5は引用例2に記載された発明であるから特許法第29条第1項3号に該当し,特許を受けることができない。

8.むすび
以上のとおりであるから,本願は,他の請求項に係る発明について検討するまでもなく,拒絶すべきものである。
よって,結論のとおり審決する。
 
審理終結日 2012-02-14 
結審通知日 2012-02-21 
審決日 2012-03-05 
出願番号 特願2003-388094(P2003-388094)
審決分類 P 1 8・ 121- Z (H01L)
P 1 8・ 113- Z (H01L)
最終処分 不成立  
前審関与審査官 綿引 隆  
特許庁審判長 齋藤 恭一
特許庁審判官 松田 成正
近藤 幸浩
発明の名称 薄膜トランジスタアレイ基板及びその製造方法  
代理人 小野 由己男  
代理人 稲積 朋子  

プライバシーポリシー   セキュリティーポリシー   運営会社概要   サービスに関しての問い合わせ