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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1264020
審判番号 不服2011-8765  
総通号数 155 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2012-11-30 
種別 拒絶査定不服の審決 
審判請求日 2011-04-25 
確定日 2012-10-04 
事件の表示 特願2008- 13721「半導体装置およびその製造方法」拒絶査定不服審判事件〔平成21年 8月 6日出願公開、特開2009-176930〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成20年1月24日の出願であって、平成22年7月13日付けの拒絶理由通知に対して、同年9月21日に意見書及び手続補正書が提出されたが、平成23年1月19日付けで拒絶査定がなされた。
これに対し、同年4月25日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成24年1月19日付けで審尋がなされ、同年3月26日に回答書が提出された。

第2 平成23年4月25日に提出された手続補正書による補正についての却下の決定
[補正の却下の決定の結論]
平成23年4月25日に提出された手続補正書による補正(以下「本件補正」という。)を却下する。

[理由]
1 本件補正の内容
本件補正は、補正前の特許請求の範囲の請求項1?16を、補正後の特許請求の範囲の請求項1?16と補正するとともに、明細書の発明の詳細な説明を補正するものであり、補正前後の請求項1は、それぞれ次のとおりである。

(補正前)
「【請求項1】
基板と、
前記基板の第1表面に配置され、それぞれ少なくとも1以上のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、
前記基板の第1表面に配置され、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、
前記ゲート電極、前記ソース電極および前記ドレイン電極の下部、前記ゲート電極と前記ソース電極間、前記ゲート電極と前記ドレイン電極間の前記基板上に配置された活性領域と、
前記ソース端子電極に接続されたヴィアホールと、
前記活性領域、前記ゲート電極、前記ソース電極および前記ドレイン電極上に空洞部を介して配置され、前記活性領域、前記ゲート電極、前記ソース電極および前記ドレイン電極を気密封止する封止層と
を備えることを特徴とする半導体装置。」

(補正後)
「【請求項1】
基板と、
前記基板の第1表面に配置され、それぞれ少なくとも1以上のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、
前記基板の第1表面に配置され、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、
前記ゲート電極、前記ソース電極および前記ドレイン電極の下部、前記ゲート電極と前記ソース電極間、前記ゲート電極と前記ドレイン電極間の前記基板上に配置された活性領域と、
前記ソース端子電極に接続されたヴィアホールと、
前記活性領域、前記ゲート電極、前記ソース電極および前記ドレイン電極を含む半導体素子上に空洞部を介して配置され、前記半導体素子を気密封止する封止部と
を備え、
前記封止部は、半導体素子上に配置され前記空洞部を形成する封止層と、前記封止層上に配置され前記空洞部を気密封止するキャップ封止層とにより構成されること
を特徴とする半導体装置。」

2 本件補正についての検討
(1)補正事項の整理
本件補正を整理すると次のとおりである。
[補正事項1]
補正前の請求項1の「前記活性領域、前記ゲート電極、前記ソース電極および前記ドレイン電極上に空洞部を介して配置され、前記活性領域、前記ゲート電極、前記ソース電極および前記ドレイン電極を気密封止する封止層」を、「前記活性領域、前記ゲート電極、前記ソース電極および前記ドレイン電極を含む半導体素子上に空洞部を介して配置され、前記半導体素子を気密封止する封止部」とするとともに、「前記封止部は、半導体素子上に配置され前記空洞部を形成する封止層と、前記封止層上に配置され前記空洞部を気密封止するキャップ封止層とにより構成される」との記載を付加する。

[補正事項2]
補正前の請求項11の「前記ソース電極、前記ゲート電極および前記ドレイン電極上に犠牲層を形成する工程」、「前記犠牲層上に封止層を堆積する工程」を、それぞれ「前記ソース電極、前記ゲート電極および前記ドレイン電極を被覆するように犠牲層を形成する工程」、「前記犠牲層を被覆するように封止層を堆積する工程」とする。

[補正事項3]
補正前の請求項11の「前記開口部を介して前記犠牲層を除去する工程」、「前記開口部を封止するキャップ封止層」及び「前記封止層により、前記ゲート電極、前記ソース電極および前記ドレイン電極を気密封止する」を、それぞれ「前記開口部を介して前記犠牲層を除去して、前記封止層に覆われた前記ゲート電極、前記ソース電極および前記ドレイン電極を含む半導体素子上に空洞部を形成する工程」、「前記開口部を封止して、前記空洞部を気密封止するキャップ封止層」及び「前記封止層および前記キャップ封止層により、前記半導体素子を気密封止する」とする。

[補正事項4]
補正前の明細書の段落【0021】及び【0022】を補正する

(2)新規事項の追加の有無、発明の特別な技術的特徴の変更の有無及び補正の目的の適否についての検討
以下、補正事項1?補正事項4について検討する。
ア 補正事項1について
a 補正事項1により補正された事項は、本願の願書に最初に添付された明細書(以下「当初明細書」という。また、本願の願書に最初に添付された明細書、特許請求の範囲又は図面をまとめて「当初明細書等」という。)の段落【0028】、【0032】、【0067】並びに図1及び図13に記載されているから、補正事項1は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
したがって、補正事項1は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たしている。

b 補正前の請求項1に係る発明と、本件補正後の請求項1に係る発明とが、同一の又は対応する特別な技術的特徴を有するものであり、特許法第37条の発明の単一性の要件を満たす一群の発明に該当することは明らかである。
したがって、補正事項1は、特許法第17条の2第4項に規定する要件を満たしている。

c 補正事項1は、補正前の請求項1に係る発明の発明特定事項である「封止層」について、「前記活性領域、前記ゲート電極、前記ソース電極および前記ドレイン電極上に空洞部を介して配置され」及び「前記活性領域、前記ゲート電極、前記ソース電極および前記ドレイン電極を気密封止する」を、それぞれ「前記活性領域、前記ゲート電極、前記ソース電極および前記ドレイン電極を含む半導体素子上に空洞部を介して配置され」及び「前記半導体素子を気密封止する」ものであるとするとともに、更に、「前記封止部は、半導体素子上に配置され前記空洞部を形成する封止層と、前記封止層上に配置され前記空洞部を気密封止するキャップ封止層とにより構成される」という構成を追加して「前記封止部」を限定する補正である。
すなわち、「前記活性領域、前記ゲート電極、前記ソース電極および前記ドレイン電極」を「半導体素子」が「含む」ものであると限定するとともに、「前記封止部」を限定する補正である。
したがって、補正事項1は、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、特許法第17条の2第5項に規定する要件を満たしている。

イ 補正事項2及び補正事項3について
a 補正事項2により補正された事項は、当初明細書等の段落【0063】、【0064】及び図13に記載されており、補正事項3により補正された事項は、当初明細書等の段落【0028】、【0066】及び【0067】並びに図13に記載されているから、補正事項2及び補正事項3は、いずれも当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
したがって、補正事項2及び補正事項3は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たしている。

b 補正前の請求項11に係る発明と、本件補正後の請求項11に係る発明とが、同一の又は対応する特別な技術的特徴を有するものであり、特許法第37条の発明の単一性の要件を満たす一群の発明に該当することは明らかである。
したがって、補正事項2及び補正事項3は、特許法第17条の2第4項に規定する要件を満たしている。

c 補正事項2は、補正前の請求項11に係る発明の発明特定事項である「犠牲層」の形成について、「前記ソース電極、前記ゲート電極および前記ドレイン電極上に」を、「前記ソース電極、前記ゲート電極および前記ドレイン電極を被覆するように」と限定するとともに、「封止層」の堆積について、「前記犠牲層上に」を、「前記犠牲層を被覆するように」と限定する補正である。
補正事項3は、補正前の請求項11に係る発明の発明特定事項である「前記犠牲層を除去する工程」について、「前記封止層に覆われた前記ゲート電極、前記ソース電極および前記ドレイン電極を含む半導体素子上に空洞部を形成する」という構成を追加して限定し、「キャップ封止層」について、「前記空洞部を気密封止する」という構成を追加して限定し、更に、「気密封止」について、「前記封止層により、前記ゲート電極、前記ソース電極および前記ドレイン電極を気密封止する」を、「前記封止層および前記キャップ封止層により、前記半導体素子を気密封止する」と限定する補正である。
したがって、補正事項2及び補正事項3は、いずれも特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、特許法第17条の2第5項に規定する要件を満たしている。

ウ 補正事項4について
補正事項4により補正された事項は、当初明細書等の段落【0028】、【0032】、【0063】、【0064】、【0066】、【0067】並びに図1及び図13に記載されており、補正事項4は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
したがって、補正事項4は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たしている。

エ 新規事項の追加の有無、発明の特別な技術的特徴の変更の有無及び補正の目的の適否についてのまとめ
以上のとおりであるから、本件補正は、特許法第17条の2第3項、第4項及び第5項に規定する要件を満たすものである。
そして、本件補正は、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、補正後における特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか(平成23年法律第63号改正附則第2条第18項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第6項において準用する同法第126条第5項の規定に適合するか)について、以下において検討する。

(3)独立特許要件について
ア 本件補正後の発明
本件補正後の請求項1に係る発明は、上記「1 本件補正の内容」の「(補正後)」に記載したとおりである。

イ 引用例の記載と引用発明
(ア)引用例1:特開2004-6816号公報
原査定の拒絶の理由で引用された、本願の出願前に日本国内において頒布された刊行物である特開2004-6816号公報(以下「引用例1」という。)には、「半導体スイッチ回路装置およびその製造方法」(発明の名称)に関して、図1?13とともに以下の事項が記載されている(下線は当審で付加した。以下同じ。)。

a 「【0001】
【発明の属する技術分野】
本発明は、高周波スイッチング用途に用いられる半導体スイッチ回路装置およびその製造方法に係り、特に高周波のアイソレーションを向上させる半導体スイッチ回路装置およびその製造方法に関する。」

b 「【0003】
図10(A)は、GaAｓ MESFETの断面図を示している。ノンドープのGaAｓ基板1の表面部分にN型不純物をドープしてN型のチャネル領域2を形成し、チャネル領域2表面にショットキー接触するゲート電極3を配置し、ゲート電極3の両脇にはGaAｓ表面にオーミック接触するソース・ドレイン電極4、5を配置したものである。このトランジスタは、ゲート電極3の電位によって直下のチャネル領域2内に空乏層を形成し、もってソース電極4とドレイン電極5との間のチャネル電流を制御するものである。
…
【0006】
図11は、図10に示す化合物半導体スイッチ回路装置を集積化した化合物半導体チップの1例を示している。
…
【0008】
図12(A)に図11に示したFET1の部分を拡大した平面図を示す。この図で、一点鎖線で囲まれる長方形状の領域が基板11に形成されるチャネル領域12である。左側から伸びる櫛歯状の第3層目のパッド金属層30が出力端子OUT1に接続されるソース電極13(あるいはドレイン電極)であり、この下に第1層目オーミック金属層10で形成されるソース電極14(あるいはドレイン電極)がある。また右側から伸びる櫛歯状の第3層目のパッド金属層30が共通入力端子INに接続されるドレイン電極15(あるいはソース電極)であり、この下に第1層目のオーミック金属層10で形成されるドレイン電極16(あるいはソース電極)がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第2層目のゲート金属層20で形成されるゲート電極17がチャネル領域12上に櫛歯形状に配置されている。
【0009】
図12(B)にこのFETの一部の断面図を示す。基板11にはn型のチャネル領域12とその両側にソース領域18およびドレイン領域19を形成するn+型の高濃度領域が設けられ、チャネル領域12にはゲート電極17が設けられ、高濃度領域には第1層目のオーミック金属層10で形成されるドレイン電極14およびソース電極16が設けられる。更にこの上に前述したように3層目のパッド金属層30で形成されるドレイン電極13およびソース電極15が設けられ、各素子の配線等を行っている。」

c 「【0013】
【課題を解決するための手段】
本発明は上述した諸々の事情に鑑み成されたもので、半導体基板表面にソース電極、ゲート電極およびドレイン電極を設けた少なくとも1つのFETと、前記FETのソース電極またはドレイン電極に接続する少なくとも1つの入力端子、前記FETのドレイン電極またはソース電極に接続する少なくとも1つの出力端子および前記FETにDC電位を印加する端子とそれぞれ対応する電極パッドとからなる半導体スイッチ回路装置であって、前記FETの周囲に設けたポストと、前記ポストに支えられ、少なくとも前記FET上を覆う金属層と、前記FETが集積化されたチップを被覆する樹脂層とを具備することを特徴とするものである。」

d 「【0015】
【発明の実施の形態】
以下に本発明の半導体スイッチ回路装置の実施の形態について、図1から図9を参照して説明する。
【0016】
図1に、本発明の第1の実施の形態である化合物半導体チップの1例を示している。これは、図11で示すレイアウトのチップ上にシールドメタルを配置する構造となっている。また、回路図は図10(B)と同様であり、FETの拡大図および断面図はそれぞれ図12(A)、(B)と同様であるので説明は省略する。
【0017】
GaAｓ基板にスイッチを行うFET1およびFET2を中央部に配置し、各FETのゲート電極に抵抗R1、R2が接続されている。また共通入力端子、出力端子、制御端子に対応するそれぞれの電極パッドINPad、OUT1Pad、OUT2Pad、Cｔl-1Pad、Cｔl-2Padが基板の周辺に設けられている。なお、点線で示した第2層目の配線は各FETのゲート電極形成時に同時に形成されるゲート金属層(Ti/Pｔ/Aｕ)20であり、実線で示した第3層目の配線は各素子の接続およびパッドの形成を行うパッド金属層(Ti/Pｔ/Aｕ)30である。第1層目の基板にオーミックに接触するオーミック金属層(AｕGe/Ni/Aｕ)は各FETのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するものであり、図1では、パッド金属層と重なるために図示されていない。
【0018】
FETの周囲には、パッシベーション膜として全面に設けられた窒化膜を除去してGaAｓを露出させ、複数のポスト71と、ポスト71に支えられたシールドメタル70を設ける。シールドメタル70は、FET上全面を実質的に覆って設けられ、FET上に複数の孔を設ける。この孔は具体的には幅2μm?5μm程度、長さが15μm程度のスリット90であり、シールドメタル70上に均等に配置される。
【0019】
後述するが、このスリット90は、シールドメタル70による中空構造を実現するためのレジスト除去工程において、レジスト除去液の通路となる。つまり、シールドメタル下のレジスト残しを無くすため、レジスト除去液が通過できる大きさで、且つ樹脂モールドが入り込まない大きさであれば、上記の大きさに限らず、スリット数も図に示すものに限らない。更に孔の形状もスリットでなくても良い。各電極パッド部は窒化膜を除去してボンディングワイヤが圧着される。
【0020】
図2には、図1のチップを樹脂モールドした断面図を示す。図2(A)はパッケージ断面図であり、図2(B)はFET部を拡大した断面図である。
【0021】
図2(A)の如く、FET72を有するスイッチ素子が形成された化合物半導体チップ63がリード62のアイランド上に導電ペースト65等によって固着実装され、化合物半導体チップ63の各電極パッドとリード62とがボンディングワイヤ64で接続される。半導体チップ63の周辺部分はモールド金型の形状に合致した樹脂層80で被覆され、樹脂層80の外部にリード62の先端部分が導出される。
【0022】
シールドメタル70は、FET72の周囲に複数設けられたポスト71により支えられ、FET72上全面に設けられる。ポスト71とシールドメタル70は一体で形成され、シールドメタル70は2μm?7μm程度の金メッキ層からなり、FET72とシールドメタル70とは1?2μm程度の距離で離間される。
【0023】
チップ63およびリード62は既知の方法で樹脂モールドされるが、FET72とシールドメタル70の離間距離が小さいため、この部分には樹脂が入り込まない。また、シールドメタル70にはレジスト残しを防ぐためにスリット90が設けられているが、本実施形態の如く2μm?5μmの幅であればここから樹脂が入り込むこともない。つまり図の如く、FET72とシールドメタル70の間は、中空部60となるので、高周波信号が通過するFET表面が中空となるパッケージ構造が実現できる。
【0024】
図2(B)は、上記のチップを概略的に示した断面図である。尚、FETの詳細な構造は図12(B)と同様である。入力側となるソース電極13(またはドレイン電極15)と出力側となるドレイン電極15(またはソース電極13)の間にゲート電極17が配置されており、実際にはこれらが複数組集積化されて1つのFET72を形成している。本発明の構造においては、これらFET72上にポスト71で支えられたシールドメタル70が配置され、シールドメタル70の外側が樹脂層80により被覆されるので、FET72表面が中空部60となる。
【0025】
本実施形態では、FET72表面とシールドメタル70の距離は樹脂層が入り込まない程度離間して設ける。具体的にはこの離間距離は、1?2μm程度であり、この厚みであると周囲をトランスファーモールドなどにより樹脂層80で被覆しても、FET72上に樹脂が入り込まない。また、スリット90も2μm?5μmであるのでここから樹脂が入り込むことはなく、FET72とシールドメタル70の間に中空部60ができる。つまり、図の如く、ソース電極13、ドレイン電極15およびゲート電極17と樹脂層80はシールドメタル70により実質的に遮蔽されており、更に、FET上は中空となるので、OFF側FETのソース-ドレイン電極間つまりIN-OUT間を比誘電率の低い空気で遮断することになる。従って、OFF側FETに入力される高周波信号のうち、モールド樹脂層80を介して出力側に漏れる信号を、ほとんど遮蔽することができる。」

(イ)引用発明
以上、図1、図2及び図10?12を参酌してまとめると、引用例1には以下の発明(以下「引用発明」という。)が記載されている。

「GaAｓ基板表面にソース電極13、ゲート電極17およびドレイン電極15を設けた少なくとも1つのFET72と、前記FETのドレイン電極に接続する少なくとも1つの入力端子、前記FETのソース電極に接続する少なくとも1つの出力端子および前記FETにDC電位を印加する端子とそれぞれ対応する電極パッドINPad、OUT1Pad、OUT2Pad、Cｔl-1Pad、Cｔl-2Padとからなる、高周波スイッチング用途に用いられる半導体スイッチ回路装置であって、前記FET72の周囲に設けたポスト71と、前記ポスト71に支えられ、少なくとも前記FET72上を覆うシールドメタル70と、前記FET72が集積化された半導体チップ63を被覆するモールド樹脂層80とを具備し、
ゲート電極17は櫛歯状に配置され、抵抗R1、R2が接続され、ソース電極13は櫛歯状に配置され、出力端子OUT1、OUT2に接続され、ドレイン電極15は櫛歯状に配置され、共通入力端子INに接続され、
前記FETは、前記GaAｓ基板の表面部分にチャネル領域を形成し、チャネル領域の表面にゲート電極とソース・ドレイン電極を配置したものであり、
ポスト71とシールドメタル70は一体で形成され、
FET72とシールドメタル70との間は、中空部60となる、
半導体スイッチ回路装置。」

ウ 対比
本件補正後の請求項1に係る発明(以下「補正発明」という。)と引用発明とを対比する。
(ア)引用発明の「GaAｓ基板」、「FET72」、「チャネル領域」、「中空部60」、「半導体スイッチ回路装置」は、それぞれ補正発明の「基板」、「半導体素子」、「活性領域」、「空洞部」、「半導体装置」に相当する。

(イ)引用発明は、「GaAｓ基板表面にソース電極13、ゲート電極17およびドレイン電極15を設けた少なくとも1つのFET72と、前記FETのドレイン電極に接続する少なくとも1つの入力端子、前記FETのソース電極に接続する少なくとも1つの出力端子および前記FETにDC電位を印加する端子とそれぞれ対応する電極パッドINPad、OUT1Pad、OUT2Pad、Cｔl-1Pad、Cｔl-2Padとからなる半導体スイッチ回路装置」であって、「ゲート電極17は櫛歯状に配置され、抵抗R1、R2が接続され、ソース電極13は櫛歯状に配置され、出力端子OUT1、OUT2に接続され、ドレイン電極15は櫛歯状に配置され、共通入力端子INに接続され」るものである。
ここで、引用発明の「櫛歯状に配置され」、「出力端子OUT1Pad、OUT2Pad」及び「共通入力端子INPad」は、それぞれ補正発明の「少なくとも1以上のフィンガーを有する」、「ソース端子電極」及び「ドレイン端子電極」に相当するとともに、引用例1の図1も参照すると、引用発明は、複数のフィンガーを束ねて形成したゲート端子を備えているといえる。
したがって、補正発明と引用発明とは、「基板と、前記基板の第1表面に配置され、それぞれ少なくとも1以上のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、 前記基板の第1表面に配置され、複数のフィンガーを束ねて形成したゲート端子と、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したソース端子電極およびドレイン端子電極」を備える点で一致する。

(ウ)引用例1の図10も勘案すると、補正発明と引用発明とは、「前記ゲート電極、前記ソース電極および前記ドレイン電極の下部、前記ゲート電極と前記ソース電極間、前記ゲート電極と前記ドレイン電極間の前記基板上に配置された活性領域」を備える点で一致する。

(エ) 引用発明は、「GaAｓ基板表面にソース電極13、ゲート電極17およびドレイン電極15を設けた少なくとも1つのFET72」と、「前記FET72の周囲に設けたポスト71と、前記ポスト71に支えられ、少なくとも前記FET72上を覆うシールドメタル70と、前記FET72が集積化された半導体チップ63を被覆するモールド樹脂層80とを具備」し、「ポスト71とシールドメタル70は一体で形成され、 FET72とシールドメタル70との間は、中空部60となる」ものである。
一方、引用例1の図2(A)、(B)及び技術常識を勘案すると、引用発明において、「モールド樹脂層80」が中空部70を「封止する」ものであるといえることは明らかである。
したがって、引用発明では、「FET72上に配置され中空部60を形成するポスト71とシールドメタル70と、シールドメタル70上に配置され中空部70を封止するモールド樹脂層80とにより構成される部材」により「FET72を封止する」といえ、ここで、引用発明の「ポスト71とシールドメタル70」、「モールド樹脂層80」は、それぞれ補正発明の「封止層」、「キャップ封止層」に対応するといえる。
よって、補正発明と引用発明とは、「前記活性領域、前記ゲート電極、前記ソース電極および前記ドレイン電極を含む半導体素子上に空洞部を介して配置され、前記半導体素子を封止する封止部」を備えるものである点、及び「前記封止部は、半導体素子上に配置され前記空洞部を形成する封止層と、前記封止層上に配置され前記空洞部を封止するキャップ封止層とにより構成される」点で一致する。

(ク)以上をまとめると、補正発明と引用発明の一致点及び相違点は次のとおりである。
＜一致点＞
「基板と、
前記基板の第1表面に配置され、それぞれ少なくとも1以上のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、
前記基板の第1表面に配置され、複数のフィンガーを束ねて形成したゲート端子と、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したソース端子電極およびドレイン端子電極と、
前記ゲート電極、前記ソース電極および前記ドレイン電極の下部、前記ゲート電極と前記ソース電極間、前記ゲート電極と前記ドレイン電極間の前記基板上に配置された活性領域と、
前記活性領域、前記ゲート電極、前記ソース電極および前記ドレイン電極を含む半導体素子上に空洞部を介して配置され、前記半導体素子を封止する封止部と
を備え、
前記封止部は、半導体素子上に配置され前記空洞部を形成する封止層と、前記封止層上に配置され前記空洞部を封止するキャップ封止層とにより構成される
半導体装置。」

＜相違点1＞
補正発明は、「『複数のフィンガー』を『束ねて形成したゲート端子電極』」を備えるのに対し、引用発明では、「ゲート電極17は櫛歯状に配置され、抵抗R1、R2が接続され」ており、「ゲート電極17は櫛歯状に配置され」るものの、「複数のフィンガーを束ねて形成したゲート端子電極」を備えていない点。

＜相違点2＞
補正発明は、「前記ソース端子電極に接続されたヴィアホール」を備えるのに対し、引用発明はそのような構成を備えていない点。

＜相違点3＞
補正発明では、「封止部」は「前記半導体素子を気密封止」するものであるとともに、「キャップ封止層」は「前記空洞部を気密封止」するものであるのに対し、引用発明では、「前記FET72の周囲に設けたポスト71と、前記ポスト71に支えられ、少なくとも前記FET72上を覆うシールドメタル70と、前記FET72が集積化された半導体チップ63を被覆するモールド樹脂層80とを具備し」、「ポスト71とシールドメタル70は一体で形成され、 FET72とシールドメタル70との間は、中空部60となる」ものの、「ポスト71とシールドメタル70と、モールド樹脂層80とにより構成される部材」は「FET72を『気密封止』」するものであること、及び「モールド樹脂層80」は「中空部80を『気密封止』」するものであることは特定されていない点。

エ 判断
(ア)相違点1及び相違点2について
a 相違点1及び相違点2は、関連するものであるからまとめて検討する。
高周波用半導体スイッチ回路装置におけるFETとして、「複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極」と、「前記ソース端子電極に接続されたヴィアホール」を備えるFETを用いることは、以下の周知例1?3に記載されるように、周知技術である。

(a)周知例1:特開平8-274116号公報
・「【0001】
【産業上の利用分野】本発明は電界効果トランジスタ(FET)に関し、特に、高出力電界効果トランジスタの構造に関する。
【0002】
【従来の技術】従来の技術について図面を参照して説明する。図7は従来の電界効果トランジスタの第1の例を示す平面図である。半導体基板100の表面部に形成された活性領域101にソースフィンガ電極41とゲートフィンガ電極51とドレインフィンガ電極31からなる単位FETが複数個設けられている。これらのフィンガ電極の配置は繰り返し構造をもっていてドレインフィンガ電極31の次にゲートフィンガ電極51、次にソースフィンガ電極41と続き、以上の周期を繰り返す。各ドレインフインガ電極31はドレインバスバー32で連結され図示しないボンディング線に接続されるドレイン電極パッド33に接続している。各ソースフィンガ電極41はソースバスバー42で連結されてソース電極パッド43に接続される。ソースフィンガ電極41は、ゲートバスバー52とブリッジ構造で交差している。この様に、ドレインフィンガ電極31とソースフインガ電極41はそれぞれドレインバスバー32とソースバスバー42に連結されて櫛状になり互いに向かい合っている。ゲートフィンガ電極51はゲートバスバー52で連結されてボンディング用のゲート電極パッド53に接続される。ソース電極パッド43は半導体基板を貫通したバイアホール61内の第2の金属層62により半導体基板の裏面に設けられた図示しない第1の金属層に接続されて接地される。」
・「【0025】本発明の第3の実施例を図3に示す。
【0026】本発明では各単位FETのソースフィンガ電極41Eの絶縁領域上の距離L1、ソースフィンガ電極からソース電極パッド43Eまでのソースバスバーの長さL2、およびソース電極パッド43Eにおけるバイアホール61Eまでの距離L3の合計の電気長を限定することを特徴とする。単位FETの高周波利得が大きいほど、寄生発振はしやすくなるわけであるが、バイアホールまでの距離L(L1+L2+L3)が、その単位FETのもつ最高発振周波数(f_(max ))に対する電気長がλの16分の1以下になるようにすれば著しく寄生発振を抑えることが可能である。…」
・周知例1の図3及び図7には、それぞれ「本発明の第3の実施例を示す平面図」、「第1の従来例を示す平面図」が示されており、いずれの図にも、複数のゲートフィンガ電極51E、51を有するゲート電極、複数のソースフィンガ電極41E、41を有するソース電極および複数のドレインフィンガ電極31E、31を有するドレイン電極と、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート電極パッド53E、53、ソース電極パッド43E、43およびドレイン電極パッド33E、33を備え、ソース電極パッド43E、43にバイアホール61E、61が設けられた電界効果トランジスタが見てとれる。

(b)周知例2:特開平11-103072号公報
・「【0001】
【発明の属する技術分野】本発明は、高周波の電力合成用集積回路として用いる高出力トランジスタチップを備える半導体装置およびその製造方法に関し、特にトランジスタ素子のソース電極およびドレイン電極を櫛状に対向配置するトランジスタセルを並列接続した櫛形トランジスタを備える半導体装置およびその製造方法に関するものである。」
・「【0004】高周波の電力合成用集積回路として用いる高出力トランジスタは、通常複数のトランジスタセル(以下、適宜「セル」という。)を並列接続した構成をとる。上記トランジスタでは、12個のトランジスタセルを並列接続した構成をとり、このうち6個分を1つの整合回路パターンにワイヤ32で接続している。上記高出力トランジスタチップ23としては、図10に示すように、ドレイン電極1とソース電極2を櫛状に交互に対向配置させた櫛形トランジスタが用いられている。また、ソース電極2は、エアブリッジ3と呼ばれる空中配線を介してソースパッド4に接続され、さらにヴィアホール5により半絶縁性GaAｓ基板18の裏面電極に接続されている。この櫛形トランジスタにおいては、14本のゲートフィンガ6が1つのトランジスタセルを構成しており、この14本のゲートフィンガ6に対してゲートパッド7が1つ設けられている。また、各ゲートフィンガ6には、ゲートバス8を介して給電される。」
・「【0015】
【発明の実施の形態】
実施の形態1.図1は、本発明の実施の形態1による半導体装置を示す平面図であり、図2は、1個のトランジスタ素子の長さ方向における断面構造を示す断面図である。実施の形態1による半導体装置は、高出力トランジスタとして一般的な櫛形のトランジスタと呼ばれているものであって、複数個のトランジスタ素子が1つのトランジスタセルを構成し、このトランジスタセルを並列接続して高出力を得るようにしたものである。具体的にこの櫛形トランジスタは、半絶縁性GaAｓ基板18上に、ストライプ状ゲート電極としてのゲートフィンガ6が複数本形成され、このゲートフィンガ6を介して、ドレインパッド10に接続する複数のストライプ状のドレイン電極1と、ソースパッド4に接続する複数のストライプ状のソース電極2とを櫛状に交互に対向配置させたものである。
【0016】上記ゲートフィンガ6は、チップ間接続用ゲートパッド11から引き出されているゲートバス8に接続され、各ゲートフィンガ6にはこのゲートバス8を介して給電される。本実施の形態1では、このゲートフィンガ6が14本で1つのトランジスタセルを構成しており、この14本のゲートフィンガ6に対して1つのゲートパッド7が設けられている。ドレイン電極1は、1つのドレインパッド10から7本引き出されており、ソース電極2は、1つのソースパッド4から7本引き出されており、そして、これらドレイン電極1およびソース電極2は、ゲートフィンガ6をまたいで交互に対向配置している。また、ソース電極2は、図2からも明らかなように、ゲートバス8に接触させないようにするため、エアブリッジ3と呼ばれる空中配線を介してソースパッド4に接続され、さらにヴィアホール5を通して半絶縁性GaAｓ基板18の裏面電極43に接続されている。」
・周知例2の図1及び図10には、それぞれ「本発明の実施の形態1による半導体装置を示す平面図」、「従来例の半導体装置を示す平面図」が示されており、いずれの図にも、複数のフィンガーを有するゲート電極、ソース電極2およびドレイン電極1と、前記ゲート電極、前記ソース電極2および前記ドレイン電極1ごとに複数のフィンガーをそれぞれ束ねて形成したゲートパッド7、ソースパッド4およびドレインパッド10を備え、ソースパッド4にヴィアホール5が設けられた櫛形トランジスタが見てとれる。

(c)周知例3:特開平6-5849号公報
・「【0001】
【産業上の利用分野】本発明は、超高周波帯域用の半導体電界効果型トランジスタ,特にマイクロ波以上の周波数帯において用いられるマルチフィンガータイプのゲート電極を有するトランジスタの構造に関するものである。
【0002】
【従来の技術】従来のこの種マルチフィンガータイプの電界効果型トランジスタは、素子を拡大平面視した図3に示すように、ゲートフィンガー11が縦方向に平行かつ横一列に並べられ、ゲートフィンガー11がゲートバスバー22によって束ねられ、ゲートパッド33に継げられている。」
・「【0009】
【実施例】以下、本発明の一実施例を説明する。
【0010】図1は、本発明の提供するマルチフィンガータイプ電界効果型トランジスタの平面図である。図1において、ゲートフィンガー1はゲートパッド3に各々直接に継がれており、さらにゲートフィンガー1はゲートパッド3の左右に対称にニ列に配置されてゲートパッド3の周囲には、ソース電極4およびドレイン電極5が取り囲み、素子を形成している。
【0011】図1のように構成された電界効果型トランジスタのチップをパッケージに組み込む場合には、ゲートパッド1とパッケージの接続はワイヤーによってもよく、ゲートパッド1上にバンプを設けてビームリード方式で接続してもよい。またソース電極4とパッケージの接続はワイヤーによってもよく、ソース電極4の裏面側にチップを貫通する穴(バイアホール)を設けて接続してもよい。ドレイン電極5とパッケージの接続は、ゲートパッドと同様に、ワイヤー方式でもバンプ方式のどちらを採用してもよい。」
・周知例3の図3には、「従来マルチフィンガータイプ電界効果型トランジスタを示した平面図」が示されており、複数のフィンガーを有するゲート電極4、ソース電極2およびドレイン電極3と、前記ゲート電極4、前記ソース電極2および前記ドレイン電極3ごとに複数のフィンガーをそれぞれ束ねて形成したゲート電極パッド9、ソース電極パッド5およびドレイン電極パッド6を備えるFETチップ1が見てとれる。

b 引用発明と周知例1?3に記載の技術は、高周波用の電界効果トランジスタ(FET)に関する技術である点で共通しているから、引用発明において、前記周知技術に基づき、FET72の構成として、補正発明のように、「複数のフィンガーを束ねて形成したゲート端子電極」及び「前記ソース端子電極に接続されたヴィアホール」を備えるものとすること、すなわち、相違点1及び相違点2における補正発明の構成を採用することは、当業者であれば適宜なし得たことである。
したがって、相違点1及び相違点2は、当業者が容易になし得た範囲に含まれる程度のものである。

(イ)相違点3について
a 半導体装置において、モールド樹脂が気密封止性・防水性を有することは、以下の周知例4?6に記載されるように、周知技術である。

(a)周知例4:特開2004-152979号公報(原査定で引用された周知例)
・「【0010】
…モールド樹脂15は、上述した構成の半導体装置を気密封止する。」

(b)周知例5:特開平10-79453号公報(原査定で引用された周知例)
・「【0019】図1は本発明の半導体装置を説明する断面図である。この半導体装置40は、…これらの搭載部品21,22,23,24,25,26や基板10を熱膨張率が10?20ppm/℃ に選択されたモールド樹脂30により気密的に封止され、…」

(c)周知例6:特開2001-118859号公報(原査定で引用された周知例)
・「【0002】
【従来の技術】従来の半導体装置、特に電界効果トランジスタにおいては、デバイス特性の信頼性向上のために、外部からの水分等を吸着しないように、デバイスの表面部からモールド樹脂を充填するモールド樹脂封止という手段が採用されている。」

b そうすると、引用発明においても、モールド樹脂層80は、気密封止性・防水性を有するものと認められるから、「ポスト71とシールドメタル70と、モールド樹脂層80とにより構成される部材」は「FET72を『気密封止』」するものであり、「モールド樹脂層80」は「中空部80を『気密封止』」するものであるという構成を実質的に備えているといえる。
したがって、相違点3は実質的なものではない。
仮に、モールド樹脂層80が当該構成を実質的に備えているといえないとしても、前記周知例4?6に記載されているように、半導体装置において、気密封止性・防水性を有するように設計することは通常行うことであるから、引用発明において、「ポスト71とシールドメタル70と、モールド樹脂層80とにより構成される部材」及び「モールド樹脂層80」を、それぞれ、補正発明のように、「前記半導体素子を気密封止」するもの、及び「前記空洞部を気密封止」するものとすることは、当業者であれば適宜なし得たことである。
したがって、相違点3は、当業者が容易になし得た範囲に含まれる程度のものである。

(ウ)判断についてのまとめ
以上検討したとおり、相違点1?相違点3は、いずれも当業者が容易になし得た範囲に含まれる程度のものである。
したがって、補正発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができない。

オ 独立特許要件についてのまとめ
本件補正は、補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第6項において準用する同法第126条第5項(平成23年法律第63号改正附則第2条第18項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第6項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しない。

3 補正の却下の決定についてのむすび
以上のとおりであるから、本件補正は、特許法第17条の2第6項において準用する同法第126条第5項の規定に適合しないものであるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明について
1 本願発明
本件補正は上記のとおり却下されたので、本願の請求項1?16に係る発明は、平成22年9月21日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?16に記載されている事項により特定されるものであり、その請求項1に係る発明(以下「本願発明」という。)は、その請求項1に記載されている事項により特定されるとおりのものである。

2 引用例の記載と引用発明
原査定の拒絶の理由で引用された、本願の出願前に日本国内において頒布された刊行物である特開2004-6816号公報(引用例1、再掲)には、「半導体スイッチ回路装置およびその製造方法」(発明の名称)に関して、図1?13とともに上記「第2 2(2)イ(ア)引用例1」に記載した事項が記載されており、引用例1には上記「第2 2(2)イ(イ)引用発明」に記載したとおりの引用発明が記載されている。

3 対比・判断
本願発明は、上記「第2 2 本件補正についての検討」で検討した補正発明における限定事項を省いたものである。
そうすると、上記「第2 2 本件補正についての検討」において検討したとおり、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。
したがって、本願発明は、特許法第29条第2項の規定により、特許を受けることができない。

第4 むすび
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2012-07-20 
結審通知日 2012-07-24 
審決日 2012-08-20 
出願番号 特願2008-13721(P2008-13721)
審決分類 P 1 8・ 121- Z (H01L)
P 1 8・ 575- Z (H01L)
最終処分 不成立  
前審関与審査官 原 和秀  
特許庁審判長 北島 健次
特許庁審判官 恩田 春香
早川 朋一
発明の名称 半導体装置およびその製造方法  
代理人 三好 秀和  

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