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審決分類 審判 査定不服 発明同一 特許、登録しない。 H01L
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
管理番号 1283945
審判番号 不服2012-25976  
総通号数 171 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2014-03-28 
種別 拒絶査定不服の審決 
審判請求日 2012-12-27 
確定日 2014-01-22 
事件の表示 特願2009-501529「併合ゲートカスコードトランジスタ」拒絶査定不服審判事件〔平成19年 9月27日国際公開、WO2007/109301、平成21年 8月27日国内公表、特表2009-530862〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、2007年3月20日(パリ条約による優先権主張外国庁受理2006年3月20日、アメリカ合衆国)を国際出願日とする出願であって、平成24年3月5日付けの拒絶理由通知に対して、同年8月10日付けで意見書及び手続補正書が提出されたが、同年8月28日付けで拒絶査定がなされた。
これに対し、同年12月27日に拒絶査定不服審判が請求されるとともに同日付けで手続補正書が提出され、その後、平成25年2月12日付けで審尋がなされ、同年7月16日に回答書が提出された。

第2 平成24年12月27日付けの手続補正書による補正についての却下の決定
[補正の却下の決定の結論]
平成24年12月27日付けの手続補正書による補正(以下「本件補正」という。)を却下する。

[理由]
1 本件補正の内容
本件補正は、補正前の特許請求の範囲の請求項1?11を、補正後の特許請求の範囲の請求項1?11と補正するものであり、補正前後の請求項1は、次のとおりである。

(補正前)
「併合カスコードトランジスタであって、
半導体要素と、
前記半導体要素の上面に電気的に接続されたソース電極と、
前記半導体要素の前記上面に電気的に接続され、かつ、前記ソース電極から横方向に間隔をあけたドレイン電極と、
前記ソース電極および前記ドレイン電極の間の前記半導体要素の前記上面の上に位置決めされ、かつ、前記半導体要素に結合されて、前記トランジスタの第1の部分を形成する第1のゲートと、
前記第1のゲートに隣接して前記ソース電極および前記ドレイン電極の間の前記半導体要素の前記上面の上に位置決めされて、前記トランジスタの第2の部分を形成する第2のゲートとを備え、前記第2のゲートも前記半導体要素に結合され、
前記第1のゲートは、前記第1の部分の導通が入力電圧信号の値に基づくように入力電圧信号に接続され、前記第2のゲートは、所定の定電圧と、前記トランジスタの前記第1の部分及び前記第2の部分の間の前記半導体要素内のノードにおける電圧との間の電圧差が所定のレベルに達するまで前記トランジスタの前記第2の部分が導通するように所定の定電圧に接続され、前記トランジスタの前記第1の部分はエンハンスメントモードトランジスタであり、前記トランジスタの前記第2の部分はディプリーションモードトランジスタであり、
前記エンハンスメントモードトランジスタのドレイン領域は、前記半導体要素内の前記ノードにおいて、前記ディプリーションモードトランジスタのソース領域と併合されている、
併合カスコードトランジスタ。」

(補正後)
「併合カスコードトランジスタであって、
半導体要素と、
前記半導体要素の上面に電気的に接続されたソース電極と、
前記半導体要素の前記上面に電気的に接続され、かつ、前記ソース電極から横方向に間隔をあけたドレイン電極と、
前記ソース電極および前記ドレイン電極の間の前記半導体要素の前記上面の上に位置決めされ、かつ、前記半導体要素に結合されて、前記トランジスタの第1の部分を形成する第1のゲートと、
前記第1のゲートに隣接して前記ソース電極および前記ドレイン電極の間の前記半導体要素の前記上面の上に位置決めされて、前記トランジスタの第2の部分を形成する第2のゲートとを備え、前記第2のゲートも前記半導体要素に結合され、
前記第1のゲートは、前記第1の部分の導通が入力電圧信号の値に基づくように入力電圧信号に接続され、前記第2のゲートは、所定の定電圧と、前記トランジスタの前記第1の部分及び前記第2の部分の間の前記半導体要素内のノードにおける電圧との間の電圧差が所定のレベルに達するまで前記トランジスタの前記第2の部分が導通するように所定の定電圧に接続され、前記トランジスタの前記第1の部分はエンハンスメントモードであり、前記トランジスタの前記第2の部分はディプリーションモードであり、
前記トランジスタの前記第1の部分のドレイン領域は、前記半導体要素内の前記ノードにおいて、前記トランジスタの前記第2の部分のソース領域と併合され、
前記併合カスコードトランジスタは、単一のトランジスタである
併合カスコードトランジスタ。」

2 本件補正についての検討
(1)補正事項の整理
本件補正を整理すると次のとおりである。
[補正事項1]
補正前の請求項1に記載された「前記第1の部分はエンハンスメントモードトランジスタであり」、「前記第2の部分はディプリーションモードトランジスタであり」、「前記エンハンスメントモードトランジスタの」及び「前記ディプリーションモードトランジスタの」を、それぞれ「前記第1の部分はエンハンスメントモードであり」、「前記第2の部分はディプリーションモードであり」、「前記トランジスタの第1の部分の」及び「前記トランジスタの第2の部分の」と補正して、補正後の請求項1とする。

[補正事項2]
補正前の請求項1に、「前記併合カスコードトランジスタは、単一のトランジスタである」との記載を付加して、補正後の請求項1とする。

[補正事項3]
補正前の請求項9に記載された「前記第1の部分はエンハンスメントモードトランジスタであり」、「前記第2の部分はディプリーションモードトランジスタであり」、「前記エンハンスメントモードトランジスタの」及び「前記ディプリーションモードトランジスタの」を、それぞれ「前記第1の部分はエンハンスメントモードであり」、「前記第2の部分はディプリーションモードであり」、「前記トランジスタの第1の部分の」及び「前記トランジスタの第2の部分の」と補正して、補正後の請求項9とする。

[補正事項4]
補正前の請求項9に、「前記併合カスコード高電子移動度トランジスタは、単一のトランジスタである」との記載を付加して、補正後の請求項9とする。

(2)新規事項の追加の有無及び補正の目的の適否についての検討
以下、補正事項1?補正事項4について検討する。

ア 補正事項2及び補正事項4について
(ア)補正事項2及び補正事項4により補正された事項は、本願の願書に最初に添付された明細書(以下「当初明細書」という。また、本願の願書に最初に添付された明細書、特許請求の範囲及び図面をまとめて「当初明細書等」という。)の段落【0010】及び図2に記載されているから、補正事項2及び補正事項4は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
したがって、補正事項2及び補正事項4は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第17条の2第3項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たしている。

(イ)補正事項2は、補正前の請求項1に係る発明の発明特定事項である「併合カスコードトランジスタ」について、「前記併合カスコードトランジスタは、単一のトランジスタである」という構成を追加して、「前記併合カスコードトランジスタ」を限定する補正であり、補正事項4は、補正前の請求項9に係る発明の発明特定事項である「併合カスコード高電子移動度トランジスタ」について、「前記併合カスコード高電子移動度トランジスタは、単一のトランジスタである」という構成を追加して、「前記併合カスコード光電子移動度トランジスタ」を限定する補正である。
したがって、補正事項2及び補正事項4は、特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、特許法第17条の2第4項に規定する要件を満たしている。

イ 補正事項1及び補正事項3について
(ア)補正事項1及び補正事項3により補正された事項は、当初明細書等の段落【0011】、【0012】に記載されているから、補正事項1及び補正事項3は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
したがって、補正事項1及び補正事項3は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たしている。

(イ)補正事項1は、補正前の請求項1に係る発明の発明特定事項である「第1の部分」について、上記補正事項2に併せて、「エンハンスメントモードトランジスタである」を「エンハンスメントモードである」とし、「前記エンハンスメントモードトランジスタの」を「前記トランジスタの第1の部分の」とするとともに、補正前の請求項1に係る発明の発明特定事項である「第2の部分」について、「ディプリーションモードトランジスタである」を「ディプリーションモードである」とし、「前記ディプリーションモードトランジスタの」を「前記トランジスタの第2の部分の」とする補正であり、補正事項3は、補正前の請求項9に係る発明の発明特定事項である「第1の部分」について、上記補正事項4に併せて、「エンハンスメントモードトランジスタである」を「エンハンスメントモードである」とし、「前記エンハンスメントモードトランジスタの」を「前記トランジスタの第1の部分の」とするとともに、補正前の請求項9に係る発明の発明特定事項である「第2の部分」について、「ディプリーションモードトランジスタである」を「ディプリーションモードである」とし、「前記ディプリーションモードトランジスタの」を「前記トランジスタの第2の部分の」とする補正である。
したがって、補正事項1及び補正事項3は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、特許法第17条の2第4項に規定する要件を満たしている。

ウ まとめ
以上のとおり、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、補正後における特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に適合するか)について、以下において検討する。

(2)独立特許要件について
ア 本件補正後の発明
本件補正後の請求項1に係る発明(以下「補正発明」という。)は、上記「1 本件補正の内容」の「(補正後)」に記載したとおりである。

イ 先願明細書等の記載と先願発明
(ア)先願明細書等の記載
原査定の拒絶の理由で引用された、本願の出願の日前の優先権主張の日を有する他の外国語特許出願であって、その出願後に国際公開された特願2007-544421号(以下「先願」という。国際公開第2006/060337号参照。)の国際出願日における国際出願の願書に最初に添付した明細書、特許請求の範囲又は図面(以下先願の願書に最初に添付した明細書を「先願明細書」といい、先願の願書に最初に添付した明細書、特許請求の範囲又は図面をまとめて「先願明細書等」という。)には、「NORMALLY-OFF INTEGRATED JFET POWER SWITCHES IN WIDE BANDGAP SEMICONDUCTORS AND METHODS OF MAKING」(Title)に関して、FIG.1?FIG.25Dとともに以下の事項が記載されている(下線は当審で付加した。以下同じ。)。

a 「Technical Field
The present invention relates generally to field effect transistors (FETs), and in particular, to such transistors formed in wide bandgap semiconductor materials. Further, this invention relates to monolithic and hybrid integrated circuits comprising low- voltage control circuitry and to power switches built using the above transistors.」(明細書第1ページ第10?15行)
(「技術分野
本発明は、概括的に電界効果型トランジスタ(FET)に関し、特にワイドバンドギャップ半導体材料で形成されたそのようなトランジスタに関する。さらに、本発明は、低電圧制御回路網を備えているモノリシックおよびハイブリッドな集積回路、および上記トランジスタを用いて組み立てられた電源スイッチに関する。」)(合議体にて翻訳。以下同じ。)

b 「Figure 1 shows a schematic cross-section of enhanced and depletion mode semiconductor devices referred to a Lateral Trench Junction Field-Effect Transistors (LTJFETs), and a schematic presentation of electrical connections used to form a monolithic inverter circuit. As shown, the devices used to form the inverter are built on a wide bandgap semiconductor substrate (1), which can be either: semi-insulating; p-type; or n-type with a p-type buffer layer. As shown in Figure 1, the devices comprise drain (3), drift (4), channel (5), and source (6) expitaxially grown n-type layers, and p-type implanted gate regions (7). The device structures can be defined using plasma etching and ion implantation. In the circuit shown in Figure 1 , the ohmic contacts to the source, gate, and drain regions can be formed on the same side of the wafer, which allows for the devices to be used in monolithic integrated circuits. 」(明細書第22ページ第14行?第23ページ第3行)
(「図1は、ラテラルトレンチジャンクション電界効果型トランジスタ(Laｔeｒal Tｒench Jｕncｔiｏn Field-Effecｔ Tｒanｓiｓｔｏｒｓ)(LTJFET)と呼ばれる、エンハンスト・デプレーション型の半導体デバイス(enhanced and deｐleｔiｏn mｏde ｓemicｏndｕcｔｏｒ deｖiceｓ)の概略断面図、およびモノリシックインバータ回路を形成するために用いられる電気的接続の該略図を示す。示されるように、インバータを形成するために用いられるデバイスは、ワイドバンドギャップ半導体材料基板上(1)に築かれ、該基板は、半絶縁、ｐ型、またはｐ型バッファ層を伴うn型のいずれかであり得る。図1に示されるように、デバイスは、ドレイン(3)、ドリフト(4)、チャネル(5)およびソース(6)のエピタキシャルに成長したn型、およびｐ型のインプラントゲート領域(7)を備えている。デバイス構造は、プラズマエッチングおよびイオン注入を用いて規定され得る。図1に示される回路において、ソース、ゲート、およびドレイン領域に対するオーミックコンタクトは、ウェーハの同一側に形成され得、該デバイスがモノリシック集積回路で用いられることを可能にする。」)

c 「Figure 2 is a schematic representation of a monolithic normally-off JFET comprising single-finger enhanced and depletion mode LTJFETs and having a built-in PiN diode. A schematic presentation of electrical connections is also shown in Figure 2. As shown in Figure 2, the devices are connected in cascode configuration in such a way that the drain of the enhanced mode transistor (referred to as an "EJFET") is connected to the source of the depletion mode transistor (referred to as a "DJFET"), and the gate of the DJFET is connected to the source of the control EJFET. The p-n junctions formed in between the gate regions (7) and the drift layer (4) of the DJFET of this device form a so called anti-parallel freewheeling PiN diode. The size of this diode can be defined by the widths of implanted gate regions.
Although Figure 2 shows single-finger device implementation of a normally-off JFET, in practice multi-finger LTJFETs can be used to form power switches. Figures 3A and 3B shows a schematic circuit representation (Figure 3A) and an exemplary layout design (Figure 3B) of a monolithic multi-finger normally-off power switch.」(明細書第23ページ第10行?第24ページ第3行)
(「図2は、シングルフィンガー(ｓingle-fingeｒ)エンハンストメント・デプレーション型LTJFETを含み、かつビルトインPiNダイオードを有する、モノリシック常時オフJFETの概略図である。電気的接続の概略図も、図2に示される。図2に示されるように、該デバイスは、カスコード型の構成で接続されており、それによってエンハンストメント型トランジスタ(「EJFET」と参照される)のドレインが、デプレーション型トランジスタ(「DJFET」と参照される)のソースに接続され、DJFETのゲートが、制御EJFETのソースと接続される。このデバイスのDJFETのゲート領域(7)とドリフト層(4)との間に形成されるｐ-n接合部は、アンチパラレルフリーホイーリングPiNダイオードと呼ばれるものを形成する。このダイオードの大きさは、インプラントゲート領域の幅によって規定され得る。
図2は、常時オフJFETのシングルフィンガーデバイスの実装を示すが、実際はマルチフィンガーLTJFETが用いられ得、電源スイッチを形成する。図3Aおよび3Bは、モノリシックマルチフィンガー常時オフ電源スイッチの概略的な回路図(図3A)および例示的なレイアウト設計(図3B)を示す。」)

d 「Figure 9 is a schematic cross-sectional representation with electrical connections of a lateral channel JFET integrated circuit comprising enhanced and depletion mode LJFETs having expitaxially overgrown gates. As shown in Figure 9, the integrated circuit forms a monolithic inverter circuit. The LJFETs used to form the inverter are built on the wide bandgap semiconductor substrate (1), which can be either: semi-insulating; p-type; or n-type with a p-type buffer layer. As shown in Figure 9, the integrated circuit comprises buffer (2) and channel (5a) epitaxially grown n-type layers, as well as implanted source and drain (6a) regions and expitaxially grown p-type gate regions (7a). The device structures can be defined using plasma etch and ion implantation. The ohmic contacts (8) to the source, gate, and drain regions can be formed on the same side of the wafer allowing for the use of the device in monolithic integrated circuits.
Figure 10 is a schematic representation of a pitch of a monolithic normally- off JFET power switch built using enhanced and depletion mode LJFETs with overgrown gate regions. As can be seen from the schematic presentation of electrical connections, the devices are connected in cascode configuration in such a way that the drain of the low- voltage enhanced mode LJFET (referred to as an "ELJFET") is connected to the source of the higher- voltage depletion mode LJFET (referred to as a "DLJFET"), and the gate of the DLJFET is connected to the source of the control ELJFET.」(明細書第25ページ第8行?第26ページ第5行)
(「図9は、エピタキシャルに過剰成長したゲートを有するエンハンストメント・デプレーション型LJFETを含むラテラルチャネルJFET集積回路の電気的な接続の概略断面図である。図9に示されるように、集積回路は、モノリシックインバータ回路を形成する。インバータを形成するために用いられるLJFETは、ワイドバンドギャップ半導体基板(1)上に組み立てられ、該基板は、半絶縁、ｐ型、またはｐ型バッファ層を有するn型のいずれかであり得る。図9に示されるように、集積回路は、バッファ(2)およびチャネル(5a)のエピタキシャルに成長したn型層、ならびにインプラントされたソースおよびドレイン(6a)領域、およびエピタキシャルに成長したｐ型ゲート領域(7a)を備えている。デバイス構造は、プラズマエッチおよびイオン注入を用いて規定され得る。ソース、ゲートおよびドレイン領域に対するオーミックコンタクト(8)は、ウェーハの同一側に形成され得、モノリシック集積回路における該デバイスの使用を考慮している。
図10は、過剰成長したゲート領域を有するエンハンストメント・デプレーション型LJFETを用いて組み立てられる、モノリシック常時オフJFET電源スイッチのピッチの概略図である。電気的な接続の概略図から分かり得るように、該デバイスは、カスコード型の構成で接続されており、それによって低電圧エンハンストメント型LJFET(「ELJFET」と参照される)が、高電圧デプレーション型トランジスタ(「DLJFET」と参照される)のソースに接続され、DLJFETのゲートが、制御ELJFETのソースと接続される。」)

e 「The basic function of the switch can be described as follows. At the HIGH control level (e.g., V _(GS) = 2.75 V), the enhanced mode transistor (EJFET) is turned on. Between the gate and source of the depletion mode transistor (DJFET) only a small voltage drop occurs, therefore, DJFET is on too. If EJFET is turned off with the LOW control level (V_(GS)=0.25 V) its drain-to-source voltage increases to 40- 50V as shown in Figure 20B. This voltage pinches-off the DJFET.
The specific on-resistance of the integrated switch can be minimized as follows. First, the ratios of pinch-off voltages and channel peripheries of both transistors (e.g., EJFET and DJFET) can be adjusted so that they will have approximately equal on-resistances and neither one will therefore limit the overall current. Second, the device can be constructed such that the gate-to-source breakdown voltage of DJFET is equal or higher than the drain-to-source breakdown voltage of EJFET.」(明細書第28ページ第14行?第29ページ第4行)
(「該スイッチの基本的な機能は、以下に記述され得る。HIGHの制御レベルにおいて(例えばV_(GS)=2.75V)、エンハンストモードトランジスタ(EJFET)がターンオンする。デプレーション型トランジスタ(DJFET)のゲートとソースの間では、僅かな電圧降下しか起きず、従ってDJFETもオンしている。EJFETがLOWの制御レベル(V_(GS)=0.25V)でターンオフする場合には、そのドレインからソースへの電圧は、図20Bに示されるように、40?50Vに増える。この電圧は、DJFETをピンチオフする。
集積スイッチの固有オン抵抗は、以下のように最小化され得る。第1に、ピンチオフ電圧の比率および両方のトランジスタ(例えばEJFETおよびDJFET)のチャネル周囲は、調整され得、その結果として、該両方のトランジスタは、おおよそ等しいオン抵抗を有し、それゆえにどちらのトランジスタも全体的な電流を制限しない。第2に、デバイスは、DJFETのゲートからソースへの破壊電圧(bｒeakdｏｗn ｖｏlｔage)が、EJFETのドレインからソースへの破壊電圧と同一またはそれよりも高くなるように構成され得る。」)

f 「Figures 22A-22H illustrate a method of making a device as set forth in Figure 9. Figure 22A shows a multi-layer structure comprising a substrate (1), an epitaxially grown p-type layer (2), and an epitaxially grown n-type layer (5a). An etch mask (10) is positioned on the exposed surface of epitaxially grown n-type layer (5a) as shown in Figure 22B. Epitaxially grown n-type layer (5a) is then selectively etched (12) as shown in Figure 22B. Etch mask (10) is then removed and ion implantation mask (14) is then placed on the etched surface of epitaxially grown n-type layer (5a) as shown in Figure 22D. Ion implantation of n-type dopants through mask (14) results in the formation of highly n-doped regions (6a) in epitaxially grown n-type layer (5a) as shown in Figure 22E. Mask (14) is then removed and a layer of p-type semiconductor material (7a) is grown on the etched and implanted surface of epitaxially grown n-type layer (5a) as shown in Figure 22F. Etch mask (16) is then positioned on the exposed surface of layer (7a) as shown in Figure 22G. Etching through mask (16) results in selective removal of layer (7a) and formation of raised p-type features as also shown in Figure 22G. Finally, mask (16) is removed and ohmic contacts are formed on exposed surfaces of the raised p-type features and the implanted regions (6a).
The method as outlined above can also be used, by selecting appropriate masks, to form a structure as shown in Figure 10.」(明細書第29ページ第16行?第30ページ第12行)
(「図22Aから図22Hは、図9で述べられたようなデバイスを作成する方法を例証する。図22Aは、基板(1)、エピタキシャルに成長したｐ型層(2)、およびエピタキシャルに成長したn型層(5a)を含むマルチ層構造を示す。エッチマスク(10)は、図22Bに示されるように、エピタキシャルに成長したn型層(5a)の露出した表面に置かれる。エピタキシャルに成長したn型層(5a)は、次いで図22Bに示されるように、選択的にエッチされる(12)。エッチマスク(10)は、次いで取り除かれ、イオン注入マスク(14)は、次いで図22Dに示されるように、エピタキシャルに成長したn型層(5a)のエッチされた表面上に配置される。マスク(14)を介したn型ドーパントのイオン注入は、図22Eに示されるように、エピタキシャルに成長したn型層(5a)の中に高度にn-ドープされた領域(6a)の形成をもたらす。マスク(14)は、次いで取り除かれ、ｐ型半導体材料(7a)の層が、図22Fに示されるように、エピタキシャルに成長したn型層(5a)のエッチおよびインプラントされた表面上に成長する。エッチマスク(16)が、次いで図22Gに示されるように、層(7a)の露出した表面上に置かれる。マスク(16)を介したエッチングは、図22Gに示されるように、層(7a)の選択的な除去および高いｐ型の形状の形成をもたらす。最後に、マスク(16)が取り除かれ、オーミックコンタクトが、高いｐ型の形状およびインプラント領域(6a)の露出した表面上に形成される。
上記に概略を述べた方法はまた、適切なマスクを選択することによって、図10に示されるような構造を形成するために用いられ得る。」)

g 「Figures 23A-23H illustrate a method of making a structure as shown in Figure 12. Figure 23A shows a substrate (1), an epitaxially grown p-type layer (2) on the substrate (1), and an epitaxially grown n-type layer (5b) on layer (2). As shown in Figure 23B, an etch mask (18) is positioned on the exposed surface of layer (5b). Etching (20) results in selective removal of material from layer (5b) as shown in Figure 23C. After removal of mask (18), an n-type epitaxial layer (6) is grown on the etched surface of layer (5b) as shown in Figure 23D. Etch mask (22) is positioned on the exposed surface of layer (6) as shown in Figure 23E and etching (24) results in selective removal of material from layer (6) and exposure of underlying layer (5b) as shown in Figure 23F. Mask (22) is then used to selectively implant p-type donors in exposed surface of layer (5b) to form implanted gate regions (7) as shown in Figure 23G. Ohmic contacts (8) are then formed on the implanted p-type gate regions (7) to form the gate contacts and on the raised n-type regions (6) to form the source and drain contacts for the device as shown in Figure 23H.
The method as outlined above can also be used, by selecting appropriate masks, to form a structure as shown in Figure 13.」(明細書第30ページ第13行?第31ページ第8行)
(「図23Aから図23Hは、図12に示されるような構造を作成する方法を例証する。図23Aは、基板(1)、基板(1)上のエピタキシャルに成長したｐ型層(2)、および層(2)上のエピタキシャルに成長したn型層(5b)を示す。図23Bに示されるように、エッチマスク(18)が、層(5b)の露出した層に置かれる。エッチング(20)は、図23Cに示されるように、層(5b)からの材料の選択的な除去をもたらす。マスク(18)の除去の後に、n型のエピタキシャルな層(6)は、図23Dに示されるように、層(5b)のエッチされた表面に成長する。エッチマスク(22)は、図23Eに示されるように、層(6)の露出した表面上に位置し、エッチング(24)は、図23Fに示されるように、層(6)からの材料の選択的な除去および下位層(5b)の露出をもたらす。マスク(22)は、次いで層(5b)の露出した表面にｐ型のドナーを選択的にインプラントするために用いられ、図23Gに示されるように、インプラントゲート領域(7)を形成する。オーミックコンタクト(8)は、図23Hに示されるように、インプラントｐ型ゲート領域(7)上にゲート接触を形成するために、かつ、高くしたn型領域(6)上にデバイスに対するソースおよびドレイン接触を形成するために、次いで形成される。
上記に概略を述べた方法はまた、適切なマスクを選択することによって、図13に示されるような構造を形成するために用いられ得る。」)

h 「Although exemplary embodiments are discussed above, other alternative embodiments are also possible. For example, GaN n-type epitaxial layers can be grown on silicon carbide, sapphire, or silicon substrates to form a starting material stack for the fabrication of the proposed device structure.」(明細書第32ページ第14?17行)
(「例示的な実施形態が上述されたが、他の代替的な実施形態もまた、可能である。例えば、GaN n型のエピタキシャルな層もまた、炭化珪素、サファイア、またはシリコン基板上に成長させられ得、提案されるデバイス構造の製造のための開始材料スタックを形成する。」)

i 先願明細書等の上記摘記事項d、fの記載事項を勘案するとともに、FIG.10、FIG.22A?FIG.22Hを参照すると、先願明細書等のFIG.10には、基板上に作成されたモノリシック常時オフJFET電源スイッチであるデバイスが示されている。また、上記摘記事項のfの記載を勘案すると、該FIG.10には、エピタキシャルに成長したn型層(5a)の中にイオン注入によりもたらせられた高度にn-ドープされた領域(6a)と、エピタキシャルに成長したn型層(5a)のエッチおよびインプラントされた表面上に成長したｐ型半導体材料の層からなるゲート領域(7a)との露出した表面上に形成されたオーミックコンタクトが示されており、具体的には、接地され、左側のn-ドープされた領域(6a)上に形成されたソース領域に対するオーミックコンタクト(以下「ソースオーミックコンタクト」という。)と、当該ソースオーミックコンタクトの右側の領域において、ｐ型ゲート領域(7a)上に形成されたオーミックコンタクト(以下「第1のゲートオーミックコンタクト」という。)と、該第1のゲートオーミックコンタクトの右側の領域において、n-ドープされた領域(6a)上に形成されたオーミックコンタクトと、接地され、当該オーミックコンタクトの右側の領域において、ｐ型ゲート領域(7a)上に形成されたオーミックコンタクト(以下「第2のゲートオーミックコンタクト」という。)と、当該第2のゲートオーミックコンタクトの右側の領域において、n-ドープされた領域(6a)上に形成されたドレイン領域に対するオーミックコンタクト(以下「ドレインオーミックコンタクト」という。)とが、それぞれ示されていることは、当業者には明らかである。

j また、上記摘記事項c、dの記載事項を勘案するとともに、FIG.3Aを参照すると、先願明細書等のFIG.10には、カスコード型の構成で接続されたデバイスであって、低電圧エンハンストメント型JFET(EJFET)のドレインが、高電圧デプレーション型トランジスタ(DJFET)のソースに接続され、当該DJFETのゲートが、前記EJFETのソースと接続されるとともに接地されているデバイスが示されていることは、当業者には明らかである。

k さらに、上記摘記事項c、dの記載事項を勘案するとともに、FIG.3A、FIG.10を参照すると、先願明細書等のFIG.10の「『第1のゲートオーミックコンタクトの右側の領域』における、『n-ドープされた領域(6a)』」は、FIG.3Aの回路図における、EJFETのドレインとDJFETのソースを接続するノードに対応し、当該「n-ドープされた領域(6a)」は、EJFETのドレイン領域とDJFETのソース領域とを兼ねていることは、当業者には明らかである。

l また、上記摘記事項eの記載事項を勘案するとともに、FIG.3A、FIG.10を参照すると、先願明細書等のFIG.10には、上記第1のゲートオーミックコンタクトに、制御レベルV_(GS)が接続され、HIGHの制御レベルにおいて、上記EJFETがターンオンし、上記DJFETもオンとなるデバイスが示されているといえることは、当業者には明らかである。
さらに、当該デバイスは、上記EJFETが上記制御レベルV_(GS)がLOWの制御レベルでターンオフする場合には、「そのドレインからソース」への電圧により、上記DJFETがピンチオフするデバイスであり、当該「そのドレイン」は、DJFETのドレイン領域であって、FIG.10の上記「第2のゲートオーミックコンタクトの右側の領域」における「n-ドープされた領域(6a)」に対応し、当該「ソース」は、DJFETのソース領域であって、FIG.10の上記「第1のゲートオーミックコンタクトの右側の領域」における「n-ドープされた領域(6a)」に対応することは、当業者には明らかである。

(イ)先願発明
以上、FIG.1?FIG.25D、特にFIG.3A、FIG.10、及びFIG.22A?FIG.22Hを参酌してまとめると、先願明細書等には、以下の発明(以下「先願発明」という。)が記載されている。

「カスコード型の構成で接続されたデバイスであって、
当該デバイスは、モノリシック常時オフJFET電源スイッチであり、
上記モノリシック常時オフJFET電源スイッチは、低電圧エンハンストメント型JFET(EJFET)のドレインが、高電圧デプレーション型トランジスタ(DJFET)のソースに接続され、当該DJFETのゲートが、前記EJFETのソースと接続されるとともに接地されているデバイスであって、
エピタキシャルに成長したn型層(5a)、当該エピタキシャルに成長したn型層(5a)のエッチおよびインプラントされた表面上に成長したｐ型半導体材料の層からなるゲート領域(7a)、及び当該エピタキシャルに成長したn型層(5a)の中にイオン注入によりもたらせられた高度にn-ドープされた領域(6a)と、
接地され、当該n-ドープされた領域(6a)上に形成されたソースオーミックコンタクトと、
当該ソースオーミックコンタクトの右側の領域において、前記ｐ型ゲート領域(7a)上に形成された第1のゲートオーミックコンタクトと、
当該第1のゲートオーミックコンタクトの右側の領域において、前記n-ドープされた領域(6a)上に形成されたオーミックコンタクトと、
接地され、当該オーミックコンタクトの右側の領域において、前記ｐ型ゲート領域(7a)上に形成された第2のゲートオーミックコンタクトと、
当該第2のゲートオーミックコンタクトの右側の領域において、前記n-ドープされた領域(6a)上に形成されたドレインオーミックコンタクトとを備え、
前記第1のゲートオーミックコンタクトの右側の領域における、前記n-ドープされた領域(6a)は、前記EJFETのドレインと前記DJFETのソースを接続するノードに対応し、かつ、当該EJFETのドレイン領域と当該DJFETのソース領域とを兼ねており、
前記第1のゲートオーミックコンタクトに、制御レベルV_(GS)が接続され、HIGHの制御レベルにおいて、前記EJFETがターンオンし、前記DJFETもオンとなり、当該EJFETがLOWの制御レベルでターンオフする場合には、当該DJFETの前記ドレイン領域から当該DJFETの前記ソース領域への電圧により、当該DJFETがピンチオフするデバイス。」

ウ 対比
補正発明と先願発明とを対比する。
(ア)補正発明の「カスコードトランジスタ」と先願発明の「カスコード型の構成で接続されたデバイス」は、「カスコード型のデバイス」である点で一致する。

(イ)先願発明は、「エピタキシャルに成長したn型層(5a)、当該エピタキシャルに成長したn型層(5a)のエッチおよびインプラントされた表面上に成長したｐ型半導体材料の層からなるゲート領域(7a)、及び当該エピタキシャルに成長したn型層(5a)の中にイオン注入によりもたらせられた高度にn-ドープされた領域(6a)」を備え、当該n型層(5a)、ゲート領域(7a)、及びn-ドープされた領域(6a)は、先願明細書等の上記摘記事項a?hの記載事項を勘案すると、「半導体材料の層」または「半導体材料の領域」であることは当業者には明らかである。
したがって、先願発明の「エピタキシャルに成長したn型層(5a)、当該エピタキシャルに成長したn型層(5a)のエッチおよびインプラントされた表面上に成長したｐ型半導体材料の層からなるゲート領域(7a)、及び当該エピタキシャルに成長したn型層(5a)の中にイオン注入によりもたらせられた高度にn-ドープされた領域(6a)」は、補正発明の「半導体要素」に相当する。

(ウ)先願発明では、「ソースオーミックコンタクト」は、「『当該エピタキシャルに成長したn型層(5a)の中にイオン注入によりもたらせられた高度にn-ドープされた領域(6a)』上に形成された」ものであるから、当該「n-ドープされた領域(6a)」に「『電気的に接続された』『電極』」であることは当業者には明らかである。
したがって、補正発明と先願発明とは、「前記半導体要素の上面に電気的に接続されたソース電極」を備えるものである点で一致する。

(エ)先願発明では、「ドレインオーミックコンタクト」は、「当該第2のゲートオーミックコンタクトの右側の領域において、前記n-ドープされた領域(6a)上に形成された」ものであるから、当該「n-ドープされた領域(6a)」に「『電気的に接続された』『電極』」であることは当業者には明らかである。
したがって、FIG.10も参照すると、補正発明と先願発明とは、「前記半導体要素の前記上面に電気的に接続され、かつ、前記ソース電極から横方向に間隔をあけたドレイン電極」を備えるものである点で一致する。

(オ)先願発明では、「第1のゲートオーミックコンタクト」は、「前記ソース領域に対するオーミックコンタクトの右側の領域において、前記ｐ型ゲート領域(7a)上に形成された」ものであるから、当該「ｐ型ゲート領域(7a)」に「結合され」たものであることは当業者には明らかであるとともに、先願発明では、「前記第1のゲートオーミックコンタクトに、制御レベルV_(GS)が接続され、HIGHの制御レベルにおいて、前記EJFETがターンオン」するから、当該「第1のゲートオーミックコンタクト」は、「前記デバイスのEJFETの部分を形成するゲート」に対応することは当業者には明らかである。
したがって、先願発明の「第1のゲートオーミックコンタクト」は、補正発明の「第1のゲート」に相当し、先願発明の前記「デバイス」の「EJFET」は、補正発明の「前記トランジスタの第1の部分」に対応する。
よって、FIG.10も参照すると、補正発明と先願発明とは、「前記ソース電極および前記ドレイン電極の間の前記半導体要素の前記上面の上に位置決めされ、かつ、前記半導体要素に結合されて、前記カスコード型のデバイスの第1の部分を形成する第1のゲート」を備えるものである点で一致する。

(カ)先願発明では、「第2のゲートオーミックコンタクト」は、「当該オーミックコンタクトの右側の領域において、前記ｐ型ゲート領域(7a)上に形成された」ものであるから、第2のゲートオーミックコンタクト」も当該「ｐ型ゲート領域(7a)」に結合されたものであることは当業者には明らかであるとともに、先願発明では、「当該EJFETがLOWの制御レベルでターンオフする場合には、当該DJFETの前記ドレイン領域から当該DJFETの前記ソース領域への電圧により、当該DJFETがピンチオフする」から、当該「第2のゲートオーミックコンタクト」は、「前記デバイスのDJFETの部分を形成するゲート」に対応することは当業者には明らかである。
したがって、先願発明の「第2のゲートオーミックコンタクト」は、補正発明の「第2のゲート」に相当し、先願発明の前記「デバイス」の「DJFET」は、補正発明の「前記トランジスタの第2の部分」に対応する。
よって、FIG.10も参照すると、補正発明と先願発明とは、「前記第1のゲートに隣接して前記ソース電極および前記ドレイン電極の間の前記半導体要素の前記上面の上に位置決めされて、前記カスコード型のデバイスの第2の部分を形成する第2のゲート」を備え、「前記第2のゲートも前記半導体要素に結合され」るものである点で一致する。

(キ)先願発明では、「前記第1のゲートオーミックコンタクトに、制御レベルV_(GS)が接続され、HIGHの制御レベルにおいて、前記EJFETがターンオン」するから、先願発明の「制御レベルV_(GS)」は補正発明の「入力電圧信号」に相当し、補正発明と先願発明とは、「前記第1のゲートは、前記第1の部分の導通が入力電圧信号の値に基づくように入力電圧信号に接続され」るものである点で一致する。

(ク)先願発明では、「低電圧エンハンストメント型JFET(EJFET)のドレインが、高電圧デプレーション型トランジスタ(DJFET)のソースに接続され」、「前記第1のゲートオーミックコンタクトの右側の領域における、前記n-ドープされた領域(6a)は、前記EJFETのドレインと前記DJFETのソースを接続するノードに対応し、かつ、当該EJFETのドレイン領域と当該DJFETのソース領域とを兼ねて」いるから、先願発明の「前記EJFETのドレインと前記DJFETのソースを接続するノード」は、補正発明の「前記トランジスタの前記第1の部分及び前記第2の部分の間の前記半導体要素内のノード」に対応するものである。
また、先願発明では、「第2のゲートオーミックコンタクト」は「接地され」、「当該EJFETがLOWの制御レベルでターンオフする場合には、当該DJFETの前記ドレイン領域から当該DJFETの前記ソース領域への電圧により、当該DJFETがピンチオフ」し、補正発明では、「前記第2のゲートは、所定の定電圧と、前記トランジスタの前記第1の部分及び前記第2の部分の間の前記半導体要素内のノードにおける電圧との間の電圧差が所定のレベルに達するまで前記トランジスタの前記第2の部分が導通するように所定の定電圧に接続され」るから、上記(カ)における対比も勘案すると、先願発明の「接地」電位は、補正発明の「所定の定電圧」に対応し、先願発明の「当該DJFETの前記ドレイン領域から当該DJFETの前記ソース領域への電圧」は、補正発明の「所定の定電圧と、前記トランジスタの前記第1の部分及び前記第2の部分の間の前記半導体要素内のノードにおける電圧との間の電圧差」に対応するものである。
したがって、先願発明の「当該EJFETがLOWの制御レベルでターンオフする場合には、当該DJFETの前記ドレイン領域から当該DJFETの前記ソース領域への電圧により、当該DJFETがピンチオフする」は、補正発明の「所定の定電圧と、前記トランジスタの前記第1の部分及び前記第2の部分の間の前記半導体要素内のノードにおける電圧との間の電圧差が所定のレベルに達するまで前記トランジスタの前記第2の部分が導通する」に対応することは、当業者には明らかである。
よって、補正発明と先願発明とは、「前記第2のゲートは、所定の定電圧と、前記カスコード型のデバイスの前記第1の部分及び前記第2の部分の間の前記半導体要素内のノードにおける電圧との間の電圧差が所定のレベルに達するまで前記カスコード型のデバイスの前記第2の部分が導通するように所定の定電圧に接続され」る点で一致する。

(ケ)上記(オ)及び(カ)において対比したように、先願発明の前記「デバイス」の「EJFET」は補正発明の「前記トランジスタの第1の部分」に対応し、先願発明の前記「デバイス」の「DJFET」は補正発明の「前記トランジスタの第2の部分」に対応する。
また、上記「イ」の「(ア)先願明細書等の記載」の摘記事項「c」を参照すると、先願発明の「EJFET」及び「DJFET」は、それぞれ「エンハンストメント型トランジスタ」及び「デプレーション型トランジスタ」のことであるから、それぞれ補正発明の「エンハンスメントモード」及び「ディプリーションモード」のものに対応する。
したがって、補正発明と先願発明とは、「前記カスコード型のデバイスの前記第1の部分はエンハンスメントモードであり、前記カスコード型のデバイスの前記第2の部分はディプリーションモード」である点で一致する。

(コ)先願発明では、「当該第1のゲートオーミックコンタクトの右側の領域において、前記n-ドープされた領域(6a)上に形成されたオーミックコンタクト」を備えるものであるとともに、「前記第1のゲートオーミックコンタクトの右側の領域における、前記n-ドープされた領域(6a)は、前記EJFETのドレインと前記DJFETのソースを接続するノードに対応し、かつ、当該EJFETのドレイン領域と当該DJFETのソース領域とを兼ねて」おり、上記(オ)及び(カ)において対比したように、先願発明の前記「デバイス」の「EJFET」は補正発明の「前記トランジスタの第1の部分」に対応し、先願発明の前記「デバイス」の「DJFET」は補正発明の「前記トランジスタの第2の部分」に対応する。
したがって、補正発明と先願発明とは、「前記カスコード型のデバイスの前記第1の部分のドレイン領域は、前記半導体要素内の前記ノードにおいて、前記カスコード型のデバイスの前記第2の部分のソース領域と併合され」る点、及び「『併合』『デバイス』」である点で一致する。

(サ)以上をまとめると、補正発明と先願発明とは、
「併合カスコード型のデバイスであって、
半導体要素と、
前記半導体要素の上面に電気的に接続されたソース電極と、
前記半導体要素の前記上面に電気的に接続され、かつ、前記ソース電極から横方向に間隔をあけたドレイン電極と、
前記ソース電極および前記ドレイン電極の間の前記半導体要素の前記上面の上に位置決めされ、かつ、前記半導体要素に結合されて、前記カスコード型のデバイスの第1の部分を形成する第1のゲートと、
前記第1のゲートに隣接して前記ソース電極および前記ドレイン電極の間の前記半導体要素の前記上面の上に位置決めされて、前記カスコード型のデバイスの第2の部分を形成する第2のゲートとを備え、前記第2のゲートも前記半導体要素に結合され、
前記第1のゲートは、前記第1の部分の導通が入力電圧信号の値に基づくように入力電圧信号に接続され、前記第2のゲートは、所定の定電圧と、前記カスコード型のデバイスの前記第1の部分及び前記第2の部分の間の前記半導体要素内のノードにおける電圧との間の電圧差が所定のレベルに達するまで前記カスコード型のデバイスの前記第2の部分が導通するように所定の定電圧に接続され、前記カスコード型のデバイスの前記第1の部分はエンハンスメントモードであり、前記カスコード型のデバイスの前記第2の部分はディプリーションモードであり、
前記カスコード型のデバイスの前記第1の部分のドレイン領域は、前記半導体要素内の前記ノードにおいて、前記カスコード型のデバイスの前記第2の部分のソース領域と併合された、
併合カスコード型のデバイス。」
である点で一致し、以下の点で一応相違する。

＜相違点1＞
併合カスコード型のデバイスが、補正発明では「併合カスコードトランジスタ」であり、かつ「前記併合カスコードトランジスタは、単一のトランジスタである」であるのに対し、先願発明ではこれらの点が特定されていない点。

エ 判断
以下、上記相違点1について検討する。

(ア)「単一のトランジスタ」について、本願の明細書には、次のように記載されている。
(a)「【0010】
実施例の詳細な説明
図2を参照して、この発明の実施例に従う高電圧高速スイッチングの用途で用いるのに好適なトランジスタ20が記載される。2つの併合ゲート22、22^(1)を有する単一のFET20が図2に示される。すなわち、図2のFET20は、単一のデバイスであり、2つの別個のFETではない。
【0011】
上部Q2は、ディプリーションモード、すなわち、通常オンであり、ディプリーションピンチオフ電圧Vｐ2を有する。上部Q2のゲート22^(1)におけるゲート電圧Vg2は、示されるように0に設定される。しかしながら、特定の用途に応じて、ゲート電圧Vg2は任意の所望の値に設定されてもよい。
【0012】
FET20の下部Q1は好ましくは、エンハンスメントモード、すなわち、通常オフであり、エンハンスメントしきい値電圧Vｔ1を有する。入力電圧信号が好ましくはゲート22に接続されて、下部Q1のゲート22におけるゲート電圧Vg1を提供する。」

(b)「【0016】
その結果、下部Q1のドレインの揺れは実質的に低減され、すなわち、揺れはわずか数ボルトである。これは、単一のFETが単独でスイッチングデバイスとして用いられる場合に発生するであろう揺れよりもはるかに小さい。その結果、Q1は超低電圧動作用にしか最適化される必要がない。」

(イ)他方、先願明細書等の上記摘記事項d、gには、次のように記載されている。
d 「…(略)…図10は、過剰成長したゲート領域を有するエンハンストメント・デプレーション型LJFETを用いて組み立てられる、モノリシック常時オフJFET電源スイッチのピッチの概略図である。…(略)…」(再掲)
g 「…(略)…オーミックコンタクト(8)は、図23Hに示されるように、インプラントｐ型ゲート領域(7)上にゲート接触を形成するために、かつ、高くしたn型領域(6)上にデバイスに対するソースおよびドレイン接触を形成するために、次いで形成される。…(略)…」(再掲)

(ウ)当該摘記事項d、gの記載事項並びにFIG.13及びFIG.23Hを勘案すると、先願明細書等のFIG.10に開示のスイッチは、EJFETのゲートとDJFETのゲートの2つのゲートを有するデバイスであること、及びドレイン接触となるドレインオーミックコンタクトと、ソース接触となるソースオーミックコンタクトと、ゲート接触となる、制御回路に接続された第1のゲートオーミックコンタクトとを備えるデバイスであり、単独のスイッチングデバイスとして動作するトランジスタとなることは、当業者には明らかである。

以上の事項を勘案すると、先願明細書等には、「デバイス」が「単一のトランジスタである」ことも実質的に開示されているに等しいといえる。
仮に、先願明細書等に、「デバイス」が「単一のトランジスタである」ことが開示されているといえないとしても、先願発明において、「デバイス」として「単一のトランジスタである」ものを用いることにより新たな効果を奏するものでもない。
したがって、仮に、相違点1が実質的なものであったとしても、当該相違点1は、課題を解決する手段を具体化するに当たっての設計上の微差に過ぎない。

(エ)以上検討したとおり、補正発明と先願発明との相違点は、存在しないか、あるいは存在したとしても実質的なものではないから、補正発明と先願発明とは実質的に同一である。
したがって、補正発明は、先願明細書等に記載された発明と同一である。

オ 独立特許要件についてのまとめ
以上のとおり、補正発明は、先願明細書等に記載された発明と同一である。
そして、補正発明の発明者が先願に係る発明の発明をした者と同一であるとも、また、本願の出願の時に、その出願人が先願の出願人と同一であるとも認められないので、補正発明は、特許法第29条の2の規定により特許出願の際独立して特許を受けることができない。

本件補正は、補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しない。

3 補正の却下の決定についてのむすび
以上のとおりであるから、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明について
1 本願発明
本件補正は上記のとおり却下されたので、本願の請求項1?11に係る発明は、平成24年8月10日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?11に記載されている事項により特定されるものであり、その請求項1に係る発明(以下「本願発明」という。)は、その請求項1に記載されている事項により特定されるとおりのものである。

2 先願明細書の記載と先願発明
原査定の拒絶の理由で引用された、本願の出願の日前の優先権主張の日を有する他の外国語特許出願であって、その出願後に国際公開された特願2007-544421号(先願)の国際出願日における国際出願の先願明細書等には、「NORMALLY-OFF INTEGRATED JFET POWER SWITCHES IN WIDE BANDGAP SEMICONDUCTORS AND METHODS OF MAKING」(Title)に関して、FIG.1?FIG.25Dとともに上記「第2 2(2)イ(ア)先願明細書等の記載」に記載した事項が記載されており、先願明細書等には上記「第2 2(2)イ(イ)先願発明」に記載したとおりの先願発明が記載されている。

3 対比・判断
本願発明は、上記「第2 2 本件補正についての検討」で検討した補正発明における限定事項を省いたものである。
そうすると、上記「第2 2 本件補正についての検討」において検討したとおり、補正発明は、先願明細書等に記載された発明(先願発明)と同一であるから、本願発明も当然に、先願明細書等に記載された発明(先願発明)と同一である。

そして、本願発明の発明者が先願に係る発明の発明者と同一であるとも、また、本願の出願の時に、その出願人が先願の出願人と同一であるとも認められないので、本願発明は、特許法第29条の2の規定により特許を受けることができない。

第4 むすび
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2013-08-23 
結審通知日 2013-08-27 
審決日 2013-09-10 
出願番号 特願2009-501529(P2009-501529)
審決分類 P 1 8・ 161- Z (H01L)
P 1 8・ 575- Z (H01L)
最終処分 不成立  
前審関与審査官 瀧内 健夫  
特許庁審判長 鈴木 匡明
特許庁審判官 恩田 春香
西脇 博志
発明の名称 併合ゲートカスコードトランジスタ  
代理人 荒木 淳  
代理人 杉村 憲司  
代理人 福尾 誠  

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