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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1284804
審判番号 不服2012-21818  
総通号数 172 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2014-04-25 
種別 拒絶査定不服の審決 
審判請求日 2012-11-05 
確定日 2014-02-12 
事件の表示 特願2006-138371「ナンド型フラッシュメモリ素子及びその製造方法」拒絶査定不服審判事件〔平成19年 1月25日出願公開、特開2007- 19474〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成18年 5月18日(パリ条約による優先権主張2005年 7月 4日、韓国)の出願であって、平成24年 3月 6日付けで拒絶理由が通知され、同年 6月 6日に意見書及び手続補正書が提出されたが、同年 6月25日付けで拒絶査定され、これを不服として、同年11月 5日に審判請求がされるとともに手続補正書が提出されたものである。


第2 補正の却下の決定
平成24年11月 5日に提出された手続補正書による補正(以下「本件補正」という。)についての補正の却下の決定

[補正の却下の決定の結論]
本件補正を却下する。

[理由]
1 本件補正の内容
本件補正は、特許請求の範囲及び明細書を補正するものであり、特許請求の範囲の請求項1についての補正の内容は、以下のとおりである。

〈補正事項〉
請求項1についての本件補正は、平成24年 6月 6日に提出された手続補正書により補正された(以下「本件補正前」という。)請求項1の「半導体基板のアクティブ領域より低くリセスされて形成され」「るドレイン選択トランジスタゲート及びソース選択トランジスタゲート」、及び、「チャネルの長さは上記アクティブ領域を限定する素子分離膜の長さ(縦方向の深さ)より短いか、または同様であるドレイン選択トランジスタゲート及びソース選択トランジスタゲート」を、それぞれ本件補正による補正後(以下「本件補正後」という。)の請求項1において、「半導体基板のアクティブ領域のうち一部がエッチングされたリセス領域を埋め込み、上記アクティブ領域上に形成されたドレインおよびソース選択トランジスタゲートと、」、及び、「上記リセス領域を埋め込む上記ソースおよびドレイン選択トランジスタの深みは上記アクティブ領域を限定する素子分離膜の深みより短いか、または同様である」と補正するものである。

2 補正の適否
上記補正事項は、
(1)本件補正前の請求項1のドレイン選択トランジスタゲート及びソース選択トランジスタゲートに関して「アクティブ領域より低くリセスされて形成され」を、「アクティブ領域のうち一部がエッチングされたリセス領域を埋め込み、上記アクティブ領域上に形成された」と限定的に減縮し、
(2)本件補正前の請求項1の「ドレイン選択トランジスタゲート及びソース選択トランジスタゲート」の「上記アクティブ領域を限定する素子分離膜の長さ(縦方向の深さ)より短いか、または同様である」部分について、「チャネルの長さ」を、明りょうでない記載の釈明として「リセス領域を埋め込む上記ソースおよびドレイン選択トランジスタの深み」と補正したものである。
そして、上記(1)、(2)の補正事項については、出願当初明細書の【0027】?【0032】及び図3c?図3gに記載された事項の範囲内においてなされた補正であることは明らかである。

したがって、本件補正は、特許法17条の2第3項に規定する要件を満たし、平成18年法律55号改正附則3条1項によりなお従前の例によるとされる同法による改正前の特許法17条の2第4項2号及び4号に規定する要件を満たす。

そこで、以下、本件補正後の特許請求の範囲に記載された発明が、特許出願の際独立して特許を受けることができるものか(平成18年法律55号改正附則3条1項によりなお従前の例によるとされる同法による改正前の特許法17条の2第5項において準用する同法126条5項の規定を満たすか)否かについて、請求項1に係る発明について検討する。

3 独立特許要件を満たすか否かの検討
(1)本願補正発明
本件補正後の請求項1に係る発明(以下「本願補正発明」という。)は、次のとおりである。
「【請求項1】
半導体基板のアクティブ領域のうち一部がエッチングされたリセス領域を埋め込み、上記アクティブ領域上に形成されたドレインおよびソース選択トランジスタゲートと、
上記ソース選択トランジスタゲートと上記ドレイン選択トランジスタゲートとの間の上記アクティブ領域上に形成されたメモリセルゲートを含み、
上記ソース選択トランジスタゲート及びドレイン選択トランジスタゲートのチャネルの長さ(縦方向)が上記メモリセルゲートのチャネルの長さより長く、上記リセス領域を埋め込む上記ソースおよびドレイン選択トランジスタの深みは上記アクティブ領域を限定する素子分離膜の深みより短いか、または同様であることを特徴とするナンド型フラッシュメモリ素子。」

(2)原査定で引用された引用文献の表示
原査定の拒絶の理由に引用された引用文献1?3のうち、引用文献2、引用文献3は、以下のとおり。
引用文献2:特開2002-358792号公報
引用文献3:特開昭62-245676号公報

(3)引用刊行物の記載事項
ア 原査定の拒絶の理由に引用文献2として引用された、本願の優先権主張日前に日本国内において頒布された刊行物である、特開2002-358792号公報(以下「刊行物1」という。)には、「半導体記憶装置」(発明の名称)に関して、図1?6とともに、次の記載がある。

(刊1ア)「【0002】
【従来の技術】EEPROMのメモリセルは通常、半導体基板に電荷蓄積層と制御ゲートを積層したMISFET構造を有する。このメモリセルは、電荷蓄積層に電荷を注入した状態と、その電荷を放出した状態とのしきい値の差によりデータを不揮発に記憶する。電荷の注入、放出は、電荷蓄積層と基板チャネルとの間のトンネル絶縁膜を介してトンネル電流によって行われる。EEPROMのなかで、複数のメモリセルを直列接続してNANDセルユニットを構成する、いわゆるNAND型EEPROMは、NOR型EEPROMと比べて選択トランジスタ数が少なくて済むことから、高密度化が可能である。
・・(略)・・
【0005】図41,図42では、一つのNANDセルユニットのみ示しているが、通常この様なNANDセルユニットがビット線方向、およびワード線方向に複数個配列されてメモリセルアレイが構成される。また、ビット線BLには、センスアンプ/データラッチが接続される。フラッシュメモリの場合では、ワード線方向に並んだ複数のNANDセルユニットの範囲がデータを一括消去する単位となるブロックとなる。・・(略)・・」

(刊1イ)「【0038】[実施の形態1]図1は、実施の形態1によるNAND型EEPROMの構成を示し、図2はそのメモリセルアレイ1の構成を示している。セルアレイ1は、図2に示すように、直列接続された複数のメモリセルを含むメモリセルユニット(即ちNANDセルユニット)20をロウ方向及びカラム方向にそれぞれ複数個ずつ配列して構成される。・・(略)・・
【0054】図4(a),(b)は、それぞれ、一つのNANDセルユニット20の等価回路と3つのNANDセルユニット分の平面図を示している。NANDセルユニット20は、電荷蓄積層である浮遊ゲート26を有するMISFET構造の不揮発性メモリセルM0?M15が直列に接続され、その一端がMISFETからなる選択トランジスタS1を介してビット線にBLに接続され、他端がMISFETからなる選択トランジスタS2を介して共通ソース線SLに接続されている。メモリセルM0?M15の制御ゲートは、ワード線28(WL0?WL15)に接続されている。ビット線BLに沿った複数のNANDセルユニットから1つのNANDセルユニットを選択してビット線BLに接続するため、選択トランジスタS1,S2のゲート電極はそれぞれ選択ゲート線28(SSL),28(GSL)(ブロック選択線)SSL,GSLに接続されている。
・・(略)・・
【0056】図5及び図6は、図4(b)のA-A’,B-B’,C-C’断面を示している。セルアレイは、p型シリコン基板21のn型ウェル22に形成されたp型ウェル23内に形成されている。・・(略)・・
【0057】p型ウェル23の表面に、・・(略)・・各メモリセルの浮遊ゲート26及びこれと同時に形成された選択トランジスタS1,S2のゲート電極26(SSL),26(GSL)・・(略)・・
【0058】浮遊ゲート26は、シリコン酸化膜からなる素子分離絶縁膜24により区画された素子形成領域に形成されている。・・(略)・・浮遊ゲート26と同じ材料を用いて形成されるゲート電極26(SSL),26(GSL)は、セルアレイ1のロウ方向に連続的に形成されて、これらが選択ゲート線SSL,GSLとなる。
【0059】浮遊ゲート26上には・・(略)・・ブロック絶縁膜27を介して、・・(略)・・制御ゲート28,28(SSL),28(GSL)が10nmから500nmの厚さで形成されている。この制御ゲート28は、セルアレイのロウ方向に連続的に形成されて、ワード線WL0?WL15となる。また制御ゲート28(SSL),28(GSL)は同様にロウ方向に連続的に形成されて、ゲート電極26(SSL),26(GSL)と短絡されて、選択ゲート線SSL,GSLを構成する。
・・(略)・・
【0061】図5に示すように、・・(略)・・ゲート電極に自己整合的にソース,ドレインとなるn型拡散層30が形成されている。これら拡散層30、浮遊ゲート26、および制御ゲート28により、浮遊ゲート26に蓄積された電荷量を情報量とする浮遊ゲート型EEPROMセルが形成されており、そのゲート長としては、0.5um以下0.01um以上とする。・・(略)・・これらn型拡散層30は隣接するメモリセル同士共有され、NANDセルユニットが実現されている。
【0062】この実施の形態において、選択トランジスタS1,S2のゲート電極26(SSL),26(GSL)のゲート長(チャネル長)は、メモリセルのゲート長よりも長く、例えば、1um以下0.02um以上として形成している。これによりブロック選択時と非選択時のオンオフ比を大きく確保でき、誤書き込みや誤読み出しを防止できる。・・(略)・・
【0063】NANDセルユニットの両端部のn型拡散層30d,30sのうち、n型拡散層30dは、層間絶縁膜31aに埋め込まれたコンタクトプラグ32を介して中継電極33aに接続され、これが更に層間絶縁膜31bを介してビット線34に接続される。・・(略)・・もう一方のn型拡散層30sはコンタクトプラグ32を介して、中継電極33aと同時に形成された、セルアレイのロウ方向に連続する共通ソース線33bに接続されている。・・(略)・・
【0065】この様に構成されたNAND型EEPROMにおいて、・・(略)・・データ消去は、図2に破線で示す、ワード線を共有するNANDセルブロック単位で一括消去が行われる。・・(略)・・
・・(略)・・
【0075】この実施の形態では、図5に示したように、選択トランジスタS1,S2のゲート長(チャネル長)は、メモリセルM0?M15の制御ゲートのゲート長よりも大きくなっている。・・(略)・・」

(刊1ウ)図4にはEEPROMのNANDセルユニットの等価回路(a)とレイアウト(b)が示されており、図5は、レイアウトを示した図4(b)のA-A’断面図であり、A-A’は、BLに沿った線である。前記関係を考慮すると、図5から、p型ウェル23の上に、選択トランジスタS1,S2のゲート電極26(SSL),26(GSL)の間に、複数の浮遊ゲート型EEPROMセルがゲート電極に自己整合的にソース,ドレインとなるp型ウェル23内のn型拡散層30をそれぞれ介して配設されていることが看取できる。
(刊1エ)図6は、レイアウトを示した図4(b)のB-B’及びC-C’断面図であり、B-B’は、ワード線WL15の制御ゲート28に沿った線でありC-C’は、選択トランジスタS2の制御ゲート28に沿った線である。前記関係を考慮すると、図6の左右両方の図から、p型ウェル23内に、素子分離絶縁膜24が上方から下方に向けて複数形成され、各素子分離絶縁膜24の間であって、前記p型ウェル23の上に浮遊ゲート26或いはゲート電極26(GSL)が形成されていることが看取できる。

上記各記載によれば、刊行物1には、次の発明(以下、「引用発明」という。)が記載されている。

「直列接続された複数のメモリセルを含むメモリセルユニット(即ちNANDセルユニット)20をロウ方向及びカラム方向にそれぞれ複数個ずつ配列して構成されるメモリセルアレイ1を有し、NANDセルユニット20は、電荷蓄積層である浮遊ゲート26を有するMISFET構造の不揮発性メモリセルM0?M15が直列に接続され、その一端がMISFETからなる選択トランジスタS1を介してビット線BLに接続され、他端がMISFETからなる選択トランジスタS2を介して共通ソース線SLに接続されるNAND型EEPROMであって、
p型シリコン基板21のn型ウェル22に形成されたp型ウェル23内にセルアレイを形成し、浮遊ゲート26及びゲート電極26(SSL),26(GSL)は、前記p型ウェル23の上であって、シリコン酸化膜からなる素子分離絶縁膜24により区画された素子形成領域に形成され、
p型ウェル23の上であって、選択トランジスタS1,S2のゲート電極26(SSL),26(GSL)の間に、複数の浮遊ゲート型EEPROMセルがソース,ドレインとなるp型ウェル23内のn型拡散層30をそれぞれ介して配設され
前記浮遊ゲート型EEPROMセルのゲート長は、0.5um以下0.01um以上であり、選択トランジスタS1,S2のゲート電極26(SSL),26(GSL)のゲート長(チャネル長)は、メモリセルのゲート長よりも長く、1um以下0.02um以上として形成し、これによりブロック選択時と非選択時のオンオフ比を大きく確保でき、誤書き込みや誤読み出しを防止できるNAND型EEPROM」

イ 原査定の拒絶の理由に引用文献3として引用された、本願の優先権主張日前に日本国内において頒布された刊行物である、特開昭62-245676号公報(以下「刊行物2」という。)には、「不揮発性半導体記憶装置」(発明の名称)に関して、第1図とともに、次の記載がある。

(刊2ア)「(産業上の利用分野)
本発明は半導体上に集成形成される記憶装置に係り、特に電気的に消去可能な不揮発性の記憶装置の構造に関する。」(1頁右下欄5?8行)

(刊2イ)「(従来の技術)・・(略)・・不揮発性を有しかつ、その内容を電気的に消去可能なメモリ構造・・(略)・・本記憶素子に情報の記憶を行うには、制御ゲート(205)に高電圧を印加し、n型不純物層(202)を接地電位に保つことにより、薄い酸化膜(201)でトンネル電流を流し、浮遊ゲート(203)に電荷を注入してなされる。・・(略)・・
(発明が解決しようとする問題点)
この記憶素子がマトリックス配置された場合に選択されなり素子では、上記選択トランジスタ(211)のゲートを接地電位に保つ事によりn型不純物層(202)に高電位が印加されるのを防いでいる。即ち、選択トランジスタ(211)はプログラム時の高電圧をカットオフする必要があるため、ゲ-ト(209)の長さを大きくとる必要がある。従って、素子を微細化する上で大きな問題点となっている。
本発明は上記の欠点に鑑みてなされたもので、高電圧をカットオフする必要のある選択トランジスタの素子占有面積を縮少し、もって、高集積化が可能な記憶素子を提供するものである。」(1頁右下欄9?2頁右上欄16行)

(刊2ウ)「(問題点を解決するための手段)
本発明では第1図の如く記憶トランジスタはP型シリコン基板(100) に形成されたn型不純物層(102)の上部にトンネル電流を流す薄い酸化膜(101)を介して浮遊ゲート(103)が設置されており、浮遊ゲート(103)上に絶縁膜(104)を介して制御ゲート(105)が設置されており、基本的には従来例と変わるところはない。
一方、選択ゲート(112)は、シリコン基板(100)に設けられた溝(108)上にゲート絶縁膜(109)を介してゲート電極(110)が設けられている点が特徴である。
(作用)
このように構成することにより、選択トランジスタ(112)のゲート長は充分長いにもかかわらず、その素子占有面積は大巾に減少している。」(2頁右上欄18行?左下欄13行)

(刊2エ)「(実施例)
以下、本発明の一実施例を用いて説明する。まず第3図(a)に示す如く、p型シリコン基板(300)上に素子分離領域を形成した後、n型不純物層(301)、(302)を形成する。次に(b)に示すように、シリコン基板(300)の一部をリアクティブエッチング等の方法によりエッチングし、溝(303)を形成し、その後、ゲート絶縁膜として、例えば400Å程度の酸化膜を形成させる。続いて、(C)に示す如く、n型不純物N(301)上の酸化膜を除去し、トンネル電流が流れうる程度のうすい酸化膜(305)(?100Å)を形成する。その後、多結晶シリコン層(306)を全面に堆積する。続いて、(d)に示す如く多結晶シリコン(306)をパターニングし、選択トランジスタのゲート及び配憶トランジスタの浮遊ゲートを形成する。更に多結晶シリコン(306)を酸化し、400Å程度の酸化膜(307)を形成する。図には示していないが、この後、シリコン窒化膜などの異なる絶縁物を用いて多層構造とする事も可能である。その後、(e)に示す如く、更に多結晶シリコン層(308)を堆積、パターニングし、制御ゲート(308)を形成し、n型不純物層(309)、(310)を形成し、最後に通常の配祿工程を径て素子が完成される。図から明らかな様に、選択トランジスタ(310)のゲート電極は、シリコン基板(300)中に形成された溝(303)に埋め込まれた形となっており、選択トランジスタ(312)のドレイン(309)、ソース(301)間の耐圧を著しく向上させる効果を与えている。この耐圧はドレイン(309)、ソース(301)間を近づけても、溝の深さで決まるため、劣化する事なく、素子の微細化に適した構造となっている。」(2頁右下欄2行?3頁左上欄13行)

上記刊行物2の各記載事項を整理すれば、刊行物2には、
「電気的に消去可能な不揮発性の記憶装置において、マトリックス配置された記憶素子の選択トランジスタのゲート長の長さを十分に長くとりながら、素子占有面積を縮少し、もって、高集積化が可能な記憶素子を提供するために、シリコン基板(300)の一部をエッチングし、溝(303)を形成し、その後、選択トランジスタ(310)のゲート電極を、シリコン基板(300)中に形成された前記エッチングされた溝(303)に埋め込まれた形に形成する。」
との技術事項が記載されているものである。

(4)対比
ア 本願補正発明と引用発明との対比
(ア)引用発明の「直列接続された複数のメモリセルを含むメモリセルユニット(即ちNANDセルユニット)20をロウ方向及びカラム方向にそれぞれ複数個ずつ配列して構成されるメモリセルアレイ1を有し、NANDセルユニット20は、電荷蓄積層である浮遊ゲート26を有するMISFET構造の不揮発性メモリセルM0?M15が直列に接続され、その一端がMISFETからなる選択トランジスタS1を介してビット線にBLに接続され、他端がMISFETからなる選択トランジスタS2を介して共通ソース線SLに接続されるNAND型EEPROM」は、本願補正発明の「ナンド型フラッシュメモリ素子」に相当する。
(イ)引用発明の「p型ウェル23の上であって、シリコン酸化膜からなる素子分離絶縁膜24により区画された素子形成領域に形成され」た「選択トランジスタS1,S2」の「ゲート」は、半導体基板のアクティブ領域上に形成されていることは明らかであるから、本願補正発明の「半導体基板のアクティブ領域のうち一部がエッチングされたリセス領域を埋め込み、上記アクティブ領域上に形成されたドレインおよびソース選択トランジスタゲート」とは、「半導体基板のアクティブ領域上に形成されたドレインおよびソース選択トランジスタゲート」の点で一致する。
(ウ)引用発明の「p型ウェル23の上であって、選択トランジスタS1,S2のゲート電極26(SSL),26(GSL)の間に、複数の浮遊ゲート型EEPROMセルがソース,ドレインとなるp型ウェル23内のn型拡散層30をそれぞれ介して配設され」は、本願補正発明の「ソース選択トランジスタゲートと上記ドレイン選択トランジスタゲートとの間の上記アクティブ領域上に形成されたメモリセルゲート」に相当する。
(エ)引用発明の「浮遊ゲート型EEPROMセルのゲート長は、0.5um以下0.01um以上であり、選択トランジスタS1,S2のゲート電極26(SSL),26(GSL)のゲート長(チャネル長)は、メモリセルのゲート長よりも長く、1um以下0.02um以上として形成し、これによりブロック選択時と非選択時のオンオフ比を大きく確保でき、誤書き込みや誤読み出しを防止できる」と、本願補正発明の「ソース選択トランジスタゲート及びドレイン選択トランジスタゲートのチャネルの長さ(縦方向)が上記メモリセルゲートのチャネルの長さより長く、上記リセス領域を埋め込む上記ソースおよびドレイン選択トランジスタの深みは上記アクティブ領域を限定する素子分離膜の深みより短いか、または同様である」とは、「ソース選択トランジスタゲート及びドレイン選択トランジスタゲートのチャネルの長さが上記メモリセルゲートのチャネルの長さより長く形成されている」点で一致する。

イ 一致点及び相違点
上記「ア(ア)」?「ア(エ)」から、本願補正発明と引用発明の一致点と相違点は、次のとおりとなる。

(ア) 一致点
「半導体基板のアクティブ領域上に形成されたドレインおよびソース選択トランジスタゲートと、
上記ソース選択トランジスタゲートと上記ドレイン選択トランジスタゲートとの間の上記アクティブ領域上に形成されたメモリセルゲートを含み、
上記ソース選択トランジスタゲート及びドレイン選択トランジスタゲートのチャネルの長さが上記メモリセルゲートのチャネルの長さより長く形成されているナンド型フラッシュメモリ素子。」

(イ) 相違点
a 相違点1
「ドレインおよびソース選択トランジスタゲート」を、本願補正発明は、「半導体基板のアクティブ領域のうち一部がエッチングされたリセス領域を埋め込み、上記アクティブ領域上に」形成したものであるのに対して、引用発明は、「半導体基板のアクティブ領域上に」形成したものである点。
b 相違点2
本願補正発明は、「ソース選択トランジスタゲート及びドレイン選択トランジスタゲートのチャネルの長さ(縦方向)が上記メモリセルゲートのチャネルの長さより長く、上記リセス領域を埋め込む上記ソースおよびドレイン選択トランジスタの深みは上記アクティブ領域を限定する素子分離膜の深みより短いか、または同様である」のに対して、引用発明は、「ソース選択トランジスタゲート及びドレイン選択トランジスタゲートのチャネルの長さがメモリセルゲートのチャネルの長さより長く」なっている点。

(5)相違点1、2についての判断
上記相違点1、2は、共に選択トランジスタゲートの構成に関していることから以下、まとめて検討する。

ア 刊行物2には、再掲するが、以下の技術事項が記載されている。
「電気的に消去可能な不揮発性の記憶装置において、マトリックス配置された記憶素子の選択トランジスタのゲート長の長さを十分に長くとりながら、素子占有面積を縮少し、もって、高集積化が可能な記憶素子を提供するために、シリコン基板(300)の一部をエツチングし、溝(303)を形成し、その後、選択トランジスタ(310)のゲート電極を、シリコン基板(300)中に形成された前記エッチングされた溝(303)に埋め込まれた形に形成する。」

即ち、刊行物2には、電気的に消去可能な不揮発性の記憶装置において、選択ゲートのゲート長を長くしつつ、素子占有面積を縮少し、高集積化を図るために、シリコン基板にエッチングされた溝にゲート電極を埋め込むことが記載されており、刊行物2に記載された「シリコン基板にエッチングされた溝」は、本願補正発明の「半導体基板のアクティブ領域のうち一部がエッチングされたリセス領域」に相当するものである。

イ そして、引用発明と、刊行物2に記載された発明は共に、電気的に消去可能な不揮発性の記憶装置において、選択トランジスタゲートのゲート長を長くするとの技術事項において共通するものであり、半導体からなる記憶装置一般において、高集積化を図りたいとの課題は必然的に有しており、引用発明においても高集積化を図りたいとの課題を内在していることは明らかである。

してみると、引用発明において、選択ゲートのゲート長を長くしたまま高集積化を図るために、刊行物2に記載されたシリコン基板にエッチングされた溝に選択ゲートのゲート電極を埋め込む構造を採用することは、当業者ならば容易に想到し得た事項である。

ウ また、引用発明においては、選択トランジスタS1,S2のゲート電極26(SSL),26(GSL)のゲート長(チャネル長)は、メモリセルのゲート長よりも長く形成されているものであるから、刊行物2に記載された上記技術を採用すれば、ゲート電極が埋め込まれた溝の周囲に形成されるゲートのチャネルは、溝に沿って縦方向に形成され、チャネルを形成するゲート長の長さについても、メモリセルのゲート長よりも長く形成することは、当然の事項である。

エ ところで、刊行物2には、溝の深さと素子分離領域の深さとの関係に関する記載はなされていない。
しかしながら、素子分離領域・膜をその周囲に有するトランジスタ素子において、素子分離領域・膜自体は、素子を他の素子と分離するためのものであることから、ゲートのチャネル部分が周囲の素子分離領域よりも浅くなるように形成することは、例えば、下記周知例1,2に記載されているように周知の事項にすぎず、引用発明において、刊行物2に記載された選択ゲート用の溝形成技術を採用するに際して、選択トランジスタゲートの深みを素子分離絶縁膜の深みよりも短くすることは、実施化に際して当然考慮される事項にすぎない。

<周知例の記載事項>
*周知例1:特開平3-129775号公報
「(産業上の利用分野1
この発明は、半導体装置およびその製造方法に関し、特に、半導体表面の凹凸が少なく、かつ、実効的なチャンネル長さが長い半導体装置およびその製造方法に関する。」(2頁右下欄5?9行)
「[作用]
ゲート酸化膜とゲート電極とを、少なくとも基板の凹型溝の中に形成するので、基板表面からゲート酸化膜の表面までの高さを、従来よりも低くできる。
また、チャンネルを凹型溝の外側に沿って形成するので、チャンネル長さが、凹型溝の深さの2倍分長くなる。」(4頁右下欄9?16行)
「[実施例]・・(略)・・
凹型溝T1は、基板lの表面から8000Åの深さに形成される。・・(略)・・ポリシリコン層6aは酸化されて、第1D図に示すような、凹型溝T1をほぼ満たすSiO_(2)層8となる。・・(略)・・この結果、第1D図に示すように、SiO_(2)層4aとSi_(3)N_(4)層5aとが凹型溝T1の内部のみに残る。・・(略)・・SiO_(2)層4aと、Si_(3)N_(4)層5aと、SiO_(2)層8とを有するトレンチ分離領域81が完成する。
次の工程では、第1E図に示す深さ5000Åの凹型溝T2が、能動領域(素子領域)82、すなわち、トレンチ分離領域81で囲まれた基板1の表面領域にフォトエツチングによって形成される。・・(略)・・上記実施例によれば、ゲート電極が、基板1の表面にある凹型溝T2の内部に形成されている」(5頁右上欄5行?6頁右下欄7行)

*周知例2:特開2004-311977号公報
「【0019】
図2及び図3を参照すると、フィールド領域100a及びアクティブ領域100b(図2参照)が区分された半導体基板100が提供される。前記フィールド領域100aには、半導体基板100の表面下の一定の厚さだけシリコン酸化膜が満たされた素子分離用トレンチが形成されている。前記それぞれのアクティブ領域100bは、前記フィールド領域100aにより孤立する。
【0020】
前記アクティブ領域100bで、ゲートライン130が形成される部位には、ゲートトレンチ110(図3参照)が形成されている。前記孤立した一つのアクティブ領域100bには、二つのゲートトレンチが形成されている。前記ゲートトレンチ110は、底面の角部位がラウンドされている。」
・図3には、フィールド領域の深さよりも、浅いゲートトレンチ110が示されている。

オ したがって、引用発明に、刊行物2に記載された「シリコン基板にエッチングされた溝にゲート電極を埋め込む」技術事項を採用し、本願補正発明の上記相違点1、2に係る構成とすることは、当業者ならば容易に想到し得た事項である。

(6) まとめ
以上のとおり、本願補正発明は、刊行物1、2に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法29条2項の規定により、特許出願の際独立して特許を受けることができないものである。

4 補正の却下の決定の結論
よって、本件補正は、平成18年法律55号改正附則3条1項によりなお従前の例によるとされる同法による改正前の特許法17条の2第5項において準用する同法126条5項の規定に違反するので、同法159条1項において読み替えて準用する同法53条1項の規定により、却下すべきものである。


第3 本願発明
1 上記「第2補正の却下の決定」での検討のとおり、平成24年11月 5日に提出された手続補正書による本件補正は却下されたので、本願の請求項1?24に係る発明は、本件補正前の請求項1?24に記載されたとおりのものであり、そのうち、請求項1に係る発明(以下「本願発明」という。)は、次のとおりである。
「【請求項1】
半導体基板のアクティブ領域より低くリセスされて形成され、チャネルの長さは上記アクティブ領域を限定する素子分離膜の長さ(縦方向の深さ)より短いか、または同様であるドレイン選択トランジスタゲート及びソース選択トランジスタゲート;及び
上記ソース選択トランジスタゲートと上記ドレイン選択トランジスタゲートとの間の上記アクティブ領域上に形成されたメモリセルゲートを含み、
上記リセスされて形成されたソース選択トランジスタゲート及びドレイン選択トランジスタゲートのチャネルの長さ(縦方向)が上記メモリセルゲートのチャネルの長さより長く形成されることを特徴とするナンド型フラッシュメモリ素子。」

2 引用刊行物の記載事項
刊行物1、2の記載事項については、前記「第2 3 (3)ア」?「第2 3 (3)イ」のとおりである。

3 対比・判断
前記「第2 2補正の適否」で検討したように、
(1)本件補正前の請求項1のドレイン選択トランジスタゲート及びソース選択トランジスタゲートに関して「アクティブ領域より低くリセスされて形成され」を、「アクティブ領域のうち一部がエッチングされたリセス領域を埋め込み、上記アクティブ領域上に形成された」と限定的に減縮し、
(2)本件補正前の請求項1の「ドレイン選択トランジスタゲート及びソース選択トランジスタゲート」の「上記アクティブ領域を限定する素子分離膜の長さ(縦方向の深さ)より短いか、または同様である」部分について、「チャネルの長さ」を、明りょうでない記載の釈明として「リセス領域を埋め込む上記ソースおよびドレイン選択トランジスタの深み」と補正したものである。
そうすると、本願発明の構成要件をすべて含み、これをより限定したものである本願補正発明が、前記「第2 3」において検討したとおり、刊行物1、2に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、刊行物1、2に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。


第4 結言
以上のとおり、本願発明は、刊行物1、2に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法29条2項の規定により、特許を受けることができない。
したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。

よって、結論のとおり審決する。
 
審理終結日 2013-09-11 
結審通知日 2013-09-17 
審決日 2013-09-30 
出願番号 特願2006-138371(P2006-138371)
審決分類 P 1 8・ 121- Z (H01L)
P 1 8・ 575- Z (H01L)
最終処分 不成立  
前審関与審査官 井原 純  
特許庁審判長 藤原 敬士
特許庁審判官 松本 貢
早川 朋一
発明の名称 ナンド型フラッシュメモリ素子及びその製造方法  
代理人 中川 裕幸  
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