拒絶査定不服の審決｜不服2013-4970 - 特許審決データベース

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審決分類	審判査定不服 2項進歩性特許、登録しない。 H01L 審判査定不服 5項独立特許用件特許、登録しない。 H01L
管理番号	1285141
審判番号	不服2013-4970
総通号数	172
発行国	日本国特許庁(JP)
公報種別	特許審決公報
発行日	2014-04-25
種別	拒絶査定不服の審決
審判請求日	2013-03-14
確定日	2014-02-27
事件の表示	特願2007-511390「チャネルキャリア移動度向上のための高応力ライナーを備えたSi-Geに基づく半導体デバイス」拒絶査定不服審判事件〔平成17年11月24日国際公開、WO2005/112127、平成19年12月13日国内公表、特表2007-536736〕について、次のとおり審決する。
結論	本件審判の請求は、成り立たない。
理由	第1 手続の経緯本願は、2005年4月19日(パリ条約による優先権主張外国庁受理2004年5月5日、アメリカ合衆国)を国際出願日とする出願であって、平成23年11月24日付けの拒絶理由通知に対して、平成24年3月30日に意見書及び手続補正書が提出されたが、同年11月9日付けで拒絶査定がなされた。これに対し、平成25年3月14日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年5月20日付けで審尋がなされ、同年8月21日に回答書が提出された。第2 平成25年3月14日に提出された手続補正書による補正についての却下の決定 [補正の却下の決定の結論] 平成25年3月14日に提出された手続補正書による補正(以下「本件補正」という。)を却下する。 [理由] 1 本件補正の内容本件補正は、補正前の特許請求の範囲の請求項1?11を、補正後の特許請求の範囲の請求項1?8と補正するとともに、明細書の発明の名称を補正するものであり、補正前後の請求項1は、それぞれ次のとおりである。 (補正前) 「【請求項1】シリコン-ゲルマニウム(Si-Ge)層(70)上に歪み格子を有するシリコン層(Si)(71)を含む基板を有し、前記基板上に形成されたソース/ドレイン領域とゲート電極(72)とを有してこれらの間にゲート誘電体層(73)が設けられたトランジスタを有し、前記ゲート電極の側面上および前記ソース/ドレイン領域上に直接形成された応力誘電体ライナー(90、120)を有する、半導体デバイス。」 (補正後) 「【請求項1】シリコン-ゲルマニウム(Si-Ge)層(70)上に歪み格子を有する歪みシリコン(Si)層(71)を含む基板を有し、前記基板上に形成されたソース/ドレイン領域とゲート電極(72)とを有し、前記基板と前記ゲート電極(72)との間にゲート誘電体層(73)が設けられたトランジスタを有し、前記ゲート電極の側面上および前記ソース/ドレイン領域内のシリコン上に直接形成された応力誘電体ライナー(90、120)を有し、前記応力誘電体ライナーは、前記トランジスタがP-チャンネルトランジスタである場合に、前記ゲート電極の側面上および前記ソース/ドレイン領域上に直接形成されると圧縮応力を与え、前記トランジスタがN-チャンネルトランジスタである場合に、前記ゲート電極の側面上および前記ソース/ドレイン領域上に直接形成されると引っ張り応力を与える、半導体デバイス。」 2 本件補正についての検討 (1)補正事項の整理本件補正を整理すると次のとおりである。 [補正事項1] 補正前の請求項1に記載された「シリコン層(Si)(71)」を、「歪みシリコン(Si)層(71)」として、補正後の請求項1とする。 [補正事項2] 補正前の請求項1に記載された「とを有してこれらの間に」を、「とを有し、前記基板と前記ゲート電極(72)との間に」として、補正後の請求項1とする。 [補正事項3] 補正前の請求項1に記載された「前記ソース/ドレイン領域上」を、「前記ソース/ドレイン領域内のシリコン上」として、補正後の請求項1とする。 [補正事項4] 補正前の請求項1に、「前記応力誘電体ライナーは、前記トランジスタがP-チャンネルトランジスタである場合に、前記ゲート電極の側面上および前記ソース/ドレイン領域上に直接形成されると圧縮応力を与え、前記トランジスタがN-チャンネルトランジスタである場合に、前記ゲート電極の側面上および前記ソース/ドレイン領域上に直接形成されると引っ張り応力を与える、」との記載を付加して、補正後の請求項1とする。 [補正事項5] 補正前の請求項2の「また、前記応力誘電体ライナーは高圧縮応力(90)あるいは高引っ張り応力(120)を示す」との記載を削除して、補正後の請求項2とする。 [補正事項6] 補正前の請求項4?6を削除し、当該削除に対応して、補正前の請求項7?11をそれぞれ請求項4?8として項番号を繰り上げるとともに、引用する請求項の番号を修正する。 [補正事項7] 補正後の請求項4(補正前の請求項7)に記載された「シリコン(Si)層(71)」を、「歪みシリコン(Si)層(71)」として、補正後の請求項4とする。 [補正事項8] 補正後の請求項4(補正前の請求項7)に記載された「を備えるとともにこれらの間に」を、「を備えるとともに、前記基板と前記ゲート電極(72)との間に」として、補正後の請求項4とする。 [補正事項9] 補正後の請求項4(補正前の請求項7)に記載された「前記ソース/ドレイン領域上」を、「前記ソース/ドレイン領域内のシリコン上」として、補正後の請求項4とする。 [補正事項10] 補正後の請求項7(補正前の請求項10)に記載された「前記応力誘電体層(90)」を、「前記応力誘電体ライナー(90)」として、補正後の請求項7とする。 [補正事項11] 補正後の請求項8(補正前の請求項11)に記載された「を有してこれらの間に」を、「を有し、前記基板と前記ゲート電極(72)との間に」として、補正後の請求項8とする。 [補正事項12] 補正後の請求項8(補正前の請求項11)に記載された「高圧縮応力を示す前記第1の酸化物ライナーあるいは酸窒化物ライナー(100)と窒化シリコン層(90)とを」を、「高圧縮応力を示す前記窒化シリコン層(90)と、前記第1の酸化物ライナーあるいは酸窒化物ライナー(100)とを」として、補正後の請求項8とする。 [補正事項13] 補正前の発明の名称の「チャネルキャリア移動度向上のための高応力ライナーを備えたSi-Geに基づく半導体デバイス」を、補正後の発明の名称の「チャネルキャリア移動度向上のための高応力ライナーを備えたSi-Geに基づく半導体デバイス及びその製造方法」とする。 (2)新規事項の追加の有無及び補正の目的の適否についての検討以下、補正事項1?補正事項12について検討する。ア補正事項1及び補正事項7について補正事項1及び補正事項7は、補正前の請求項1における「歪み格子を有するシリコン層(Si)(71)」及び補正前の請求項7における「歪み格子を有するシリコン(Si)層(71)」について、いずれも「歪み格子を有する歪みシリコン(Si)層(71)」として、それぞれ補正後の請求項1及び請求項4とし、いずれも明りょうでない記載を釈明する補正である。したがって、補正事項1及び補正事項7は、特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第4号に掲げる明りょうでない記載の釈明を目的とするものに該当するから、特許法第17条の2第4項に規定する要件を満たしている。また、補正事項1及び補正事項7が、特許法第17条の2第3項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たすことは明らかである。イ補正事項2、補正事項8、及び補正事項11について補正事項2、補正事項8、及び補正事項11は、補正前の請求項1における「とを有してこれらの間に」、補正前の請求項7における「を備えるとともにこれらの間に」、及び補正前の請求項11における「を有してこれらの間に」について、それぞれ「とを有し、前記基板と前記ゲート電極(72)との間に」として補正後の請求項1とし、「を備えるとともに、前記基板と前記ゲート電極(72)との間に」として補正後の請求項4とし、「を有し、前記基板と前記ゲート電極(72)との間に」として補正後の請求項8とし、いずれも明りょうでない記載を釈明する補正である。したがって、補正事項2、補正事項8、及び補正事項11は、特許法第17条の2第4項第4号に掲げる明りょうでない記載の釈明を目的とするものに該当するから、特許法第17条の2第4項に規定する要件を満たしている。また、補正事項2、補正事項8、及び補正事項11が、特許法第17条の2第3項に規定する要件を満たすことは明らかである。ウ補正事項3及び補正事項9について (ア)補正事項3及び補正事項9により補正された事項は、本願の願書に最初に添付された明細書(以下「当初明細書」という。また、本願の願書に最初に添付された明細書、特許請求の範囲又は図面をまとめて「当初明細書等」という。)の段落【0039】、【0041】及び図9、12、14に記載されているから、補正事項3及び補正事項9は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。したがって、補正事項3及び補正事項9は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たしている。 (イ)補正事項3は、補正前の請求項1に係る発明の発明特定事項である「応力誘電体ライナー(90、120)」についての限定事項である「前記ゲート電極の側面上および前記ソース/ドレイン領域上に直接形成された」を、「前記ゲート電極の側面上および前記ソース/ドレイン領域内のシリコン上に直接形成された」とし、補正事項9は、補正前の請求項7に係る発明の発明特定事項である「応力誘電体ライナー(90、120)を直接形成し」についての限定事項である「前記ゲート電極の側面上および前記ソース/ドレイン領域上に」を、「前記ゲート電極の側面上および前記ソース/ドレイン領域内のシリコン上に」として、いずれも、補正前の請求項1及び補正前の請求項7に記載された発明を特定するために必要な事項を限定する補正であって、補正前の発明と補正後の発明の産業上の利用分野及び解決しようとする課題が同一である特許請求の範囲の減縮を目的とするものである。したがって、補正事項3及び補正事項9は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、特許法第17条の2第4項に規定する要件を満たしている。エ補正事項4及び補正事項5について (ア)補正事項4により補正された事項は、当初明細書等の段落【0021】、【0039】、【0041】、【0043】及び図9、12、14に記載されているから、補正事項1は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。したがって、補正事項4は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たしている。 (イ)補正事項4は、補正前の請求項1に係る発明の発明特定事項である「応力誘電体ライナー」について、「前記応力誘電体ライナーは、前記トランジスタがP-チャンネルトランジスタである場合に、前記ゲート電極の側面上および前記ソース/ドレイン領域上に直接形成されると圧縮応力を与え、前記トランジスタがN-チャンネルトランジスタである場合に、前記ゲート電極の側面上および前記ソース/ドレイン領域上に直接形成されると引っ張り応力を与える」という構成を追加して「前記応力誘電体ライナー」を限定する補正であり、補正前の請求項1に記載された発明を特定するために必要な事項を限定する補正であって、補正前の発明と補正後の発明の産業上の利用分野及び解決しようとする課題が同一である特許請求の範囲の減縮を目的とするものである。したがって、補正事項4は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、特許法第17条の2第4項に規定する要件を満たしている。 (ウ)補正事項5は、補正前の請求項2の「また、前記応力誘電体ライナーは高圧縮応力(90)あるいは高引っ張り応力(120)を示す」との記載を削除して、補正後の請求項2とするものであり、補正前後の請求項2はいずれも請求項1を引用する請求項である。また、補正事項4により追加された上記構成「前記応力誘電体ライナーは、前記トランジスタがP-チャンネルトランジスタである場合に、前記ゲート電極の側面上および前記ソース/ドレイン領域上に直接形成されると圧縮応力を与え、前記トランジスタがN-チャンネルトランジスタである場合に、前記ゲート電極の側面上および前記ソース/ドレイン領域上に直接形成されると引っ張り応力を与える」を発明特定事項とする「半導体デバイス」は、「前記応力誘電体ライナー」が「『高圧縮応力』あるいは『高引っ張り応力』を示す」ものであることは当業者には明らかである。したがって、補正事項5は、補正事項4に伴う補正であり、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、特許法第17条の2第4項に規定する要件を満たしている。また、補正事項5が、特許法第17条の2第3項に規定する要件を満たすことは明らかである。オ補正事項6について補正事項6は、特許法第17条の2第4項第1号に掲げる請求項の削除を目的とするものに該当するから、特許法第17条の2第4項に規定する要件を満たしている。また、補正事項6が、特許法第17条の2第3項に規定する要件を満たすことは明らかである。カ補正事項10について補正事項10は、補正前の請求項の誤記を訂正するものであり、特許法第17条の2第4項第3号に掲げる誤記の訂正を目的とするものに該当するから、特許法第17条の2第4項に規定する要件を満たしている。また、補正事項10が、特許法第17条の2第3項に規定する要件を満たすことは明らかである。キ補正事項12について補正事項12により補正された事項は、当初明細書等の段落【0040】に記載されているから、補正事項12は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。したがって、補正事項12は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たしている。また、補正事項12により補正された事項は、当初明細書等の段落【0040】に記載されているから、補正事項12は、補正前の請求項の誤記を訂正するものであることは明らかである。したがって、特許法第17条の2第4項第3号に掲げる誤記の訂正を目的とするものに該当するから、特許法第17条の2第4項に規定する要件を満たしている。ク新規事項の追加の有無及び補正の目的の適否についてのまとめ以上のとおりであるから、本件補正は、特許法第17条の2第3項及び第4項に規定する要件を満たすものである。そして、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、補正後における特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定の規定に適合するか)について、以下において検討する。 (3)独立特許要件についてア本件補正後の発明本件補正後の請求項1に係る発明は、上記「1 本件補正の内容」の「(補正後)」に記載したとおりである。イ引用例の記載と引用発明 (ア)引用例1:特開平10-270685号公報原査定の拒絶の理由で引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である特開平10-270685号公報(原査定の拒絶理由で引用した「引用文献1」、以下「引用例1」という。)には、「電界効果トランジスタとその製造方法、半導体装置とその製造方法、その半導体装置を含む論理回路および半導体基板」(発明の名称)に関して、図1?12とともに以下の事項が記載されている(下線は当審で付加した。以下同じ。)。 a 「【0001】【発明の属する技術分野】本発明は、電界効果トランジスタとその製造方法、半導体装置とその製造方法、その半導体装置を含む論理回路および半導体基板に関し、詳しくはストレイン効果を有するシリコン層にソース・ドレインを形成した電界効果トランジスタとその製造方法、その電界効果トランジスタを含む半導体装置とその製造方法、その半導体装置を含む論理回路およびそれらが形成される半導体基板に関する。」 b 「【0004】また、シリコン系MOS(Metal-Oxide-Semiconductor )トランジスタの場合、具体的にいえば、応力が緩和されている、いわゆるリラックスした状態のシリコンゲルマニウムのエピタキシャル層上にシリコン膜を堆積すると引張応力で電子の移動度の向上が図れる(厳密にいうと6つに縮退したバンドが有効質量の異なる2つのバンドに分かれると説明されている)。一方、ゲルマニウムを多く含むシリコンゲルマニウム(いわゆる、ゲルマニウムリッチなシリコンゲルマニウム)膜を形成すると圧縮応力により正孔の移動度の向上が図れる。」 c 「【0046】次に本発明の半導体装置に係わる第1実施形態の一例を、図5の概略構成断面図によって説明する。図5では、前記図1で説明したのと同様の構成部品には同一符号を付す。【0047】図5に示すように、半導体基板11は以下のように構成されている。すなわち、シリコン基板21上に、バッファー層22、リラックス層23、ストレイン効果シリコン層24とが順に形成されているものである。【0048】上記シリコン基板21は、例えばチョクラルスキー(CZ)法により引き上げられたｐ^(- )型シリコンからなる。また上記バッファー層22はゲルマニウム濃度を厚さ方向に変化させたｐ^(- )型のシリコンゲルマニウム(Si_(1-x) Ge_(x) )からなり、例えば、シリコン基板21側より上層側に向けてゲルマニウムの組成をｘ=0.04からｘ=0.3に変化させたシリコンゲルマニウムからなり、例えば1.6μmの厚さに形成されている。【0049】さらにリラックス層23は、例えば、応力が緩和されているn^(- )型のシリコンゲルマニウム(Si_(0.7 )Ge_(0.3) )からなり、0.6μmの厚さに形成されている。さらに上記ストレイン効果シリコン層24は、一例として13nmの厚さに形成されている。このストレイン効果シリコン層24は、ストレイン効果を引き出せる厚さ。例えば5nm?30nmの厚さ、好ましくは5nm?15nmの厚さに形成されていればよい。【0050】また、nチャネル型の電界効果トランジスタ1が形成される領域およびｐチャネル型の電界効果トランジスタ3が形成される領域を電気的に分離するトレンチ構造の素子分離領域51が、ストレイン効果シリコン層24からリラックス層23の上層にかけて形成されている。さらにnチャネル型の電界効果トランジスタ1が形成されるストレイン効果シリコン層24およびリラックス層23の上層にかけての領域にはｐウエル25が形成され、ｐチャネル型の電界効果トランジスタ3が形成されるストレイン効果シリコン層24およびリラックス層23の上層にかけての領域にはnウエル26が形成されている。上記の如く、nチャネル型の電界効果トランジスタ1とｐチャネル型の電界効果トランジスタ3とからなる半導体装置5が形成される半導体基板11が構成されている。【0051】上記nチャネル型の電界効果トランジスタ1は、以下のような構成を成す。すなわち、上記ストレイン効果シリコン層24上には、ゲート絶縁膜12を介してゲート電極13が形成され、このゲート電極13の両側におけるストレイン効果シリコン層24の上層にはn^(+ )型拡散層からなるソース・ドレイン14,15が形成されている。上記ゲート絶縁膜12は、例えば厚さが13nmの酸化シリコンからなり、上記ゲート電極13は、例えばポリシリコンからなる。また上記ソース・ドレイン14,15は、例えば接合深さが6nm程度に形成されている。したがって、このソース・ドレイン14,15はストレイン効果シリコン層24のみに形成されていることになる。上記の如くに、電界効果トランジスタ1が構成されている。【0052】一方、上記ｐチャネル型の電界効果トランジスタ3は、以下のような構成を成す。すなわち、上記ストレイン効果シリコン層24上には、ゲート絶縁膜72を介してゲート電極73が形成され、このゲート電極73の両側におけるストレイン効果シリコン層24の上層にはｐ^(+ )型拡散層からなるソース・ドレイン74,75が形成されている。上記ゲート絶縁膜72は、例えば厚さが13nmの酸化シリコンからなり、上記ゲート電極73は、例えばポリシリコンからなる。また上記ソース・ドレイン74,75は、例えば接合深さが7nm程度に形成されている。したがって、このソース・ドレイン74,75はストレイン効果シリコン層24のみに形成されていることになる。上記の如くに、ｐチャネル型の電界効果トランジスタ3が構成されている。【0053】上記半導体装置5では、nチャネル型電界効果トランジスタ1のソース・ドレイン14,15およびｐチャネル型電界効果トランジスタ3のソース・ドレイン74,75がストレイン効果シリコン層24のみに形成されていることから、ソース・ドレイン14,15およびソース・ドレイン74,75の各接合はストレイン効果シリコン層24内に存在することになる。そのため、接合リークの発生が起きにくくなる。またnチャネル型の電界効果トランジスタ1のチャネル層はストレイン効果シリコン層24に形成されるため、シリコンと下地のシリコンゲルマニウムからなるリラックス層23との格子定数の相違によりシリコンネットワークは引張応力を受ける。そのため、伝導帯の底の縮退がとけ、電子はその有効質量が小さくなり、シリコン/酸化シリコンの界面近くの反転層内での移動度は2倍近くに増大する。したがって、nMOSトランジスタとしての相互コンダクタンスgmは2倍近くに向上される。さらに一つのストレイン効果シリコン層24に各ソース・ドレイン14,15およびソース・ドレイン74,75が形成されていることから、従来のCMOS構造とほぼ同等の構造となる。そのため、構造が簡単となる。」 (イ)引用発明以上、図5を参酌してまとめると、引用例1には以下の発明(以下「引用発明」という。)が記載されている。「nチャネル型の電界効果トランジスタ1とｐチャネル型の電界効果トランジスタ3とからなる半導体装置5であって、当該半導体装置5は半導体基板11に形成され、半導体基板11は、シリコン基板21上に、バッファー層22、シリコンゲルマニウム(Si_(0.7 )Ge_(0.3) )からなるリラックス層23、ストレイン効果シリコン層24とが順に形成されて構成され、シリコンと下地のシリコンゲルマニウムからなるリラックス層23との格子定数の相違によりシリコンネットワークは引張応力を受け、上記nチャネル型の電界効果トランジスタ1は、上記ストレイン効果シリコン層24上には、ゲート絶縁膜12を介してゲート電極13が形成され、このゲート電極13の両側におけるストレイン効果シリコン層24の上層にはソース・ドレイン14,15が形成されて構成され、上記ｐチャネル型の電界効果トランジスタ3は、上記ストレイン効果シリコン層24上には、ゲート絶縁膜72を介してゲート電極73が形成され、このゲート電極73の両側におけるストレイン効果シリコン層24の上層にはソース・ドレイン74,75が形成されて構成された、半導体装置5。」 (ウ)引用例2:特開2003-273240号公報原査定の拒絶の理由で引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である特開2003-273240号公報(原査定の拒絶理由で引用した「引用文献2」、以下「引用例2」という。)には、「半導体装置及びその製造方法」(発明の名称)に関して、図1?44とともに以下の事項が記載されている。 a 「【0001】【発明の属する技術分野】本発明は、半導体装置及びその製造技術に関し、特に、同一基板にnチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを有する半導体装置及びその製造技術に適用して有効な技術に関するものである。」 b 「【0007】また、チャネル形成領域の応力に対するトランジスタ特性の変化については、ドレイン電流(Id)が流れる方向(ゲート長方向)と同じ向きに応力をかけた場合、(1)nチャネル導電型MISFETのドレイン電流は、圧縮応力で減少し、引っ張り応力で増加すること、(2)ｐチャネル導電型MISFETのドレイン電流は、圧縮応力で増加し、引っ張り応力で減少することが知られている。」 c 「【0038】(実施形態1) 本実施形態1では、電源電圧が1?1.5V、ゲート長が0.1?0.14μm程度の相補型MISFETを有する半導体装置に本発明を適用した例について説明する。【0039】図1は、本発明の実施形態1である半導体装置の概略構成を示す模式的断面図であり、…(略)… 【0040】図1、図5乃至図19において、向かって左側がnチャネル導電型MISFET(n-ch MISFET)であり、右側がｐチャネル導電型MISFET(p-ch MISFET)である。【0041】図1に示すように、本実施形態の半導体装置は、半導体基板として例えば単結晶シリコンからなるｐ型シリコン基板(以下、単にｐ型基板と呼ぶ)1を主体に構成されている。ｐ型基板1の回路形成面(一主面)はnMIS形成領域(第1の素子形成領域)1n及びｐMIS形成領域(第2の素子形成領域)1ｐを有し、このnMIS形成領域1n及びｐMIS形成領域1ｐは素子分離領域である例えば浅溝アイソレーション(SGI:Shallow Groove Isolation)領域4によって互いに区画されている。nMIS形成領域1nにはｐ型ウエル領域2及びnチャネル導電型MISFET(以下、単にn型MISFETと呼ぶ)が形成され、ｐMIS形成領域1ｐにはn型ウエル領域3及びｐチャネル導電型MISFET(以下、単にｐ型MISFETと呼ぶ)が形成されている。浅溝アイソレーション領域4は、ｐ型基板1の回路形成面に浅溝を形成し、その後、浅溝の内部に絶縁膜(例えば酸化シリコン膜)を選択的に埋め込むことによって形成される。本実施形態のn型及びｐ型MISFETは、電流がｐ型基板1の平面方向に流れる横型構造になっている。【0042】n型MISFETは、主に、チャネル形成領域、ゲート絶縁膜5、ゲート電極6、サイドウォールスペーサ9、ソース領域及びドレイン領域を有する構成となっている。ソース領域及びドレイン領域は、n型半導体領域(エクステンション領域)7及びn型半導体領域10を有する構成となっている。…(略)… 【0043】ｐ型MISFETは、主に、チャネル形成領域、ゲート絶縁膜5、ゲート電極6、サイドウォールスペーサ9、ソース領域及びドレイン領域を有する構成となっている。ソース領域及びドレイン領域は、ｐ型半導体領域(エクステンション領域)8及びｐ型半導体領域11を有する構成となっている。…(略)… 【0045】ｐ型基板1の回路形成面上には、例えば酸化シリコン膜からなる層間絶縁膜16が形成されている。層間絶縁膜16は、ｐ型基板1の回路形成面を覆うようにして形成されている。n型MISFETと層間絶縁膜16との間には、ｐ型基板1の回路形成面に引っ張り応力を発生させる膜として第1の窒化膜である例えば窒化シリコン膜14aが形成されている。ｐ型MISFETと層間絶縁膜16との間には、ｐ型基板1の回路形成面に圧縮応力を発生させる膜として第2の窒化膜である例えば窒化シリコン膜14bが形成されている。本実施形態において、窒化シリコン膜14aはn型MISFET上にそのゲート電極6を覆うようにして選択的に形成され、窒化シリコン膜14bはｐ型MISFET上にそのゲート電極6を覆うようにして選択的に形成されている。 …(略)… 【0050】ソース・ドレイン用コンタクト孔18及びゲート用コンタクト孔は、窒化シリコン膜14a及び14bをエッチングストッパ膜として用いるSAC(Self Aligned Contact hole)技術によって形成されている。即ち、窒化シリコン膜14a及び14bは、自己整合コンタクト用絶縁膜として使用されている。【0051】窒化シリコン膜14a及び14bは、例えばプラズマCVD(Chemical Vapor Deposition)法によって形成されている。この窒化シリコン膜14a及び14bは、その形成条件(反応ガス、圧力、温度、高周波電力等)を変えることで、ｐ型基板1の回路形成面に発生させる応力を制御することが可能である。本実施形態において、窒化シリコン膜14aは、例えば膜形成時の高周波電力を300?400Wと低電力化して、ｐ型基板1の回路形成面に発生させる応力を引っ張り方向に制御したものである。窒化シリコン膜14bは、例えば膜形成時の高周波電力を600?700Wと高電力化して、ｐ型基板1の回路形成面に発生させる応力を圧縮方向に制御したものである。【0052】このようにして形成された窒化シリコン膜14aには+700?+800MPa程度の引っ張り応力が存在し、窒化シリコン膜14bには-900?-1000MPa程度の圧縮応力が存在するため、n型MISFETのチャネル形成領域には引っ張り応力が発生し、ｐ型MISFETのチャネル形成領域には圧縮応力が発生する。この結果、図2に示すように、窒化シリコン膜14a及び14bを被膜していない場合と比較して、n型MISFETのドレイン電流は10?15%向上し、ｐ型MISFETのドレイン電流は15?20%向上した。なお、これらの応力は、前述のように、主として、チャネル形成領域を流れるドレイン電流(Id)の方向(ゲート長方向)と同じ向きにかかる。【0053】ここで、MISFETのチャネル形成領域に発生する応力について、簡略した図及び本実施形態と一部異なる符号を用いて説明する。図3及び図4に示すMISFETは本実施形態と同様にサリサイド構造になっており、符号30はMISFETのチャネル形成領域、符号31はチャネル形成領域30を流れるドレイン電流の方向、符号32はゲート電極6に整合して形成された半導体領域、符号33はサイドウォールスペーサ9に整合して形成された半導体領域、符号34はチャネル形成領域30に応力を発生させるための膜、符号35a及び35bは段差部である。【0054】図3及び図4に示すように、MISFETは、ゲート電極6の側壁にゲート電極6を囲むようにしてサイドウォールスペーサ9が設けられた構造になっている。ゲート電極6及びサイドウォールスペーサ9は基板から突出しているため、ゲート電極6及びサイドウォールスペーサ9による段差部(35a,35b)が形成されている。このような構造のMISFET上に、そのゲート電極6を覆うようにして、チャネル形成領域30に応力(引っ張り応力、若しくは圧縮応力)を発生させる膜34を形成した場合、ゲート長方向Xにおける段差部35aの最下部及びゲート幅方向Yにおける段差部35bの最下部に膜34による応力が集中するため、ゲート長方向Xにおける段差部35aの最下部を起点とするゲート長方向の膜応力がチャネル形成領域30に働くと共に、ゲート幅方向Yにおける段差部35bの最下部を起点とするゲート幅方向の膜応力がチャネル形成領域30に働く。即ち、膜34による応力が引っ張り応力の場合は、チャネル形成領域30にゲート長方向及びゲート幅方向の引っ張り応力が発生し、膜34による応力が圧縮応力の場合は、チャネル形成領域30にゲート長方向及びゲート幅方向の圧縮応力が発生する。 …(略)… 【0057】なお、膜34の応力によってチャネル形成領域30に発生する応力は、膜応力の起点がチャネル形成領域30から離れる(遠ざかる)に従って減少するため、膜応力の起点は出来るだけチャネル形成領域30に近づけることが望ましい。前述の説明では、ゲート電極6及びサイドウォールスペーサ9による段差部(35a,35b)の最下部が膜応力の起点となるが、サイドウォールスペーサ9を持たないMISFETの場合は、ゲート電極6の側壁の最下部が膜応力の起点となる。」 e 「【0098】このように、本実施形態1によれば、n型MISFETのチャネル形成領域に引っ張り応力、ｐ型MISFETのチャネル形成領域に圧縮応力が別々に与えられる結果、n型MISFET及びｐ型MISFETの各チャネル形成領域に働く応力の大きさに応じて、n型MISFET及びｐ型MISFETで共にドレイン電流が増加する。」 (エ)引用例3:特開2003-86708号公報原査定の拒絶の理由で引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である特開2003-86708号公報(原査定の拒絶理由で引用した「引用文献3」、以下「引用例3」という。)には、「半導体装置及びその製造方法」(発明の名称)に関して、図1?43とともに以下の事項が記載されている。 a 「【0001】【発明の属する技術分野】本発明は、半導体装置に関し、特に、nチャネル電界効果型トランジスタとｐチャネル電界効果型トランジスタからなる相補型電界効果トランジスタを有する半導体装置に係る。」 b 「【0093】図1は本発明の第1実施例の半導体装置の断面模式図、図2はnチャネル、及びｐチャネル型電界効果トランジスタのドレイン電流の応力依存性を示す図、図3はゲート電極を上面より内包するSiN膜の真性応力が、チャネル部分応力(ドレイン電流に平行でチャネル面内の応力)に与える影響を応力解析した結果を示す図、図8はSiN膜応力のエッチングレート依存性を示す図、図31は図1に示した半導体装置に配線等を形成した一例を示す図である。【0094】本発明の第1の実施例の半導体装置は、図1に示すように、シリコン基板1の主面に形成されたnチャネル型電界効果トランジスタ10と、ｐチャネル型電界効果トランジスタ30と、これらトランジスタ10、30の上面に形成された応力制御絶縁膜19、39で構成される。 …(略)… 【0101】応力制御膜19と応力制御膜39とは、主として窒化珪素(SiN)からなり、化学気相成長法、あるいはスパッタ法によって形成される。応力制御膜19の膜応力は、応力制御膜39の膜応力よりも引張側の応力である。【0102】LSI等の半導体装置の開発においては、電界効果トランジスタのドレイン電流の向上(ドレイン電流の増加)が年々進められている。本願発明者らは、ドレイン電流が応力によって変化することを明らかにし、ｐチャネル型電界効果トンジスタと、nチャネル型電界効果トランジスタを有する相補型電界効果トランジスタにおいて、nチャネル型、ｐチャネル型双方のトランジスタのドレイン電流を効果的に向上させる方法を見出した。【0103】図2は、電界効果トランジスタのドレイン電流の応力依存性を示すグラフである。図2より、nチャネル型電界効果トランジスタでは、引張応力によってドレイン電流が増加し、ｐチャネル型電界効果トランジスタでは、逆に、圧縮応力によってドレイン電流が増加することが明らかとなっている。【0104】一方、図3はゲート電極上面を覆うSiNの膜応力が、ドレイン電流が流れる部分(チャネル)の応力(ドレイン電流に平行方向でチャネル面内の応力)に与える影響を有限要素法により応力解析した結果を示すグラフである。図3に示すように、ゲート電極を覆う膜の膜応力が引張側に強くなると、チャネル部分の応力も引張側に強くなることを明らかとなっている。【0105】これは、ゲート電極を内包する膜がソース・ドレイン領域の上面にまで拡張して形成されており、この部分の膜の引張応力(膜の収縮)がチャネル部分の応力を引張側にシフトさせるためには発生する現象であると考えられる。【0106】したがって、nチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタとを有する半導体装置においては、nチャネル型電界効果トランジスタのゲート電極を覆う膜には、膜応力が引張応力側の膜を用い、ｐチャネル型電界効果トランジスタのゲート電極を覆う膜には、膜応力が、nチャネル型の膜より、圧縮応力側の膜を用いることにより、nチャネル型、ｐチャネル型の両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。 …(略)… 【0123】また、本発明の第1実施例の半導体装置は、チャンネル部分の応力制御の一例を示したものであり、以下に述べる実施例のような他の手段によって、チャネル部分の応力を制御しても構わない。」 c 「【0167】次に、本発明の第5実施例を図18から図21を用いて説明する。図18は本発明の第5実施例である半導体装置の断面構造の模式図、図19から図21は、本発明の第5実施例である半導体装置の製造工程の一部を表す断面模式図である。【0168】この第5実施例と第4実施例との違いは、…(略)…。なお、この第5実施例においては、図1に示した第1実施例の応力制御膜19、39は無くても構わない。」 d 「【0179】次に、本発明の第6実施例を図22、図23及び図7を用いて説明する。図22は、本発明の第6実施例である半導体装置の断面(図23のa?a’線に沿った断面)構造の模式図であり、図23は、浅溝素子分離(STI)とゲート電極までの距離が、nチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタとで異なることを示す上面からみた模式図である。 …(略)… 【0181】この第6実施例と第1実施例との違いは、…(略)…。なお、この第6実施例においては、図1に示した第1実施例の応力制御膜19、39は無くても構わない。」 e 「【0196】…(略)…次に、本発明の第8実施例を図28及び図29を用いて説明する。図28は、本発明の第8実施例である半導体装置の断面構造の模式図であり、図29は、電界効果トランジスタのチャネル部分の応力の、サイドウォール材料依存性の解析結果を示すグラフである。この第8実施例と第1実施例との違いは、応力制御膜9が、第1実施例のようにnチャネル型電界効果トランジスタ側とｐチャネル型電界効果トランジスタ側とで膜応力の違いを持たない。【0197】そして、この第8実施例においては、応力制御膜9の膜応力が引張応力の場合は、サイドウォール16の平均的なヤング率はサイドウォール36の平均的なヤング率より大きく、例えば、サイドウォール16は主として窒化珪素からなり、サイドウォール36は主として酸化シリコンからなる。【0198】一方、応力制御膜9の膜応力が圧縮応力の場合には、サイドウォール16の平均的なヤング率はサイドウォール36の平均的なヤング率より小さく、例えば、サイドウォール16は主として酸化シリコンからなり、サイドウォール36は主として窒化珪素からなる。 …(略)… 【0204】図29に示すように、サイドウォール材料が酸化シリコンの場合と窒化珪素との場合とで比較すると、応力制御膜9が引張応力の場合は窒化珪素の場合の方が引張応力側に大となり、応力制御膜9が圧縮応力の場合は酸化シリコンの方が引張応力側に大となる。【0205】この第8実施例によれば、応力制御膜9が引張応力の場合には、nチャネル型電界効果トランジスタのサイドウォール16には窒化珪素が用いられ、ｐチャネル型電界効果トランジスタのサイドウォール36には酸化シリコンが用いられる。【0206】上述とは逆に、応力制御膜9が圧縮応力の場合には、nチャネル型電界効果トランジスタのサイドウォール16には酸化シリコンが用いられ、ｐチャネル型電界効果トランジスタのサイドウォール36には窒化珪素が用いられる。【0207】したがって、nチャネル型、ｐチャネル型電界効果トランジスタの両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。…(略)…」 f 「【0208】次に、本発明の第9実施例を図30を用いて説明する。図30は本発明の第9実施例である半導体装置の断面構造の模式図である。【0209】この第11実施例は、応力制御膜19の膜応力が引張応力で、応力制御膜39の膜応力が圧縮応力である場合に、サイドウォール16の膜応力が引張応力、サイドウォール36の膜応力が圧縮応力となる組み合わせであることを特徴としている。 …(略)… 【0212】次に、この第9本実施例のである半導体装置の作用効果を説明する。本発明の第9実施例によれば、第1実施例について説明したように、応力制御膜19は引張応力、応力制御膜39は圧縮応力であることから、nチャネル型、ｐチャネル型電界効果トランジスタの両方のドレイン電流を向上することができる。 …(略)… 【0214】また、この第9実施例によれば、第7実施例について説明したように、サイドウォール16は引張応力、サイドウォール36は圧縮応力とすることにより、一層、nチャネル型、ｐチャネル型電界効果トランジスタの両方のドレイン電流を向上することができる。」ウ対比本件補正後の請求項1に係る発明(以下「補正発明」という。)と引用発明とを対比する。 (ア)引用発明の「nチャネル型の電界効果トランジスタ1」、「ｐチャネル型の電界効果トランジスタ3」、「半導体装置5」、及び「半導体基板」は、それぞれ補正発明の「N-チャンネルトランジスタ」、「P-チャンネルトランジスタ」、「半導体デバイス」、及び「基板」に相当する。 (イ)引用発明の「シリコンゲルマニウム(Si_(0.7 )Ge_(0.3) )からなるリラックス層23」は、補正発明の「シリコン-ゲルマニウム(Si-Ge)層(70)」に相当する。 (ウ)引用発明は、「半導体基板11は、シリコン基板21上に、バッファー層22、シリコンゲルマニウム(Si_(0.7 )Ge_(0.3) )からなるリラックス層23、ストレイン効果シリコン層24とが順に形成されて構成され、シリコンと下地のシリコンゲルマニウムからなるリラックス層23との格子定数の相違によりシリコンネットワークは引張応力を受け」るものであるから、「ストレイン効果シリコン層24」は、格子が歪むものであることは当業者には明らかである。したがって、引用発明の「ストレイン効果シリコン層24」は、補正発明の「歪み格子を有する歪みシリコン(Si)層(71)」に相当する。 (エ)引用発明の「『ゲート電極13』及び『ゲート電極73』」、「『ゲート絶縁膜12』及び『ゲート絶縁膜72』」、並びに「『ソース・ドレイン14,15』及び『ソース・ドレイン74,75』」は、それぞれ補正発明の「ゲート電極(72)」、「ゲート誘電体層(73)」、並びに「ソース/ドレイン領域」に相当する。また、引用発明は、「半導体基板11は、シリコン基板21上に、バッファー層22、シリコンゲルマニウム(Si_(0.7 )Ge_(0.3) )からなるリラックス層23、ストレイン効果シリコン層24とが順に形成されて構成され」るから、引用例1の図5も参照すると、「『ソース・ドレイン14,15』及び『ソース・ドレイン74,75』」と「『ゲート電極13』及び『ゲート電極73』」は、「半導体基板11上に形成された」ものであることは明らかである。したがって、引用発明と補正発明とは、「前記基板上に形成されたソース/ドレイン領域とゲート電極(72)とを有し、前記基板と前記ゲート電極(72)との間にゲート誘電体層(73)が設けられたトランジスタを有」する点で一致する。 (オ)以上をまとめると、補正発明と引用発明の一致点及び相違点は次のとおりである。＜一致点＞「シリコン-ゲルマニウム(Si-Ge)層(70)上に歪み格子を有する歪みシリコン(Si)層(71)を含む基板を有し、前記基板上に形成されたソース/ドレイン領域とゲート電極(72)とを有し、前記基板と前記ゲート電極(72)との間にゲート誘電体層(73)が設けられたトランジスタを有する、半導体デバイス。」＜相違点1＞補正発明は、「前記ゲート電極の側面上および前記ソース/ドレイン領域内のシリコン上に直接形成された応力誘電体ライナー(90、120)を有し、前記応力誘電体ライナーは、前記トランジスタがP-チャンネルトランジスタである場合に、前記ゲート電極の側面上および前記ソース/ドレイン領域上に直接形成されると圧縮応力を与え、前記トランジスタがN-チャンネルトランジスタである場合に、前記ゲート電極の側面上および前記ソース/ドレイン領域上に直接形成されると引っ張り応力を与える」のに対し、引用発明では、補正発明のこの構成を備えることが特定されていない点。エ判断上記相違点1について検討する。 (ア)同一基板にn-チャンネルトランジスタ及びｐ-チャンネルトランジスタを有する半導体装置において、n-チャンネルトランジスタのチャネル形成領域には引っ張り応力を発生させ、ｐ-チャンネルトランジスタのチャネル形成領域には圧縮応力を発生させる膜として、誘電体ライナーを、それぞれのゲート電極を覆うようにして形成することは、例えば引用例2及び引用例3に記載されているように、本願の優先権主張の日前における周知技術である。 (イ)さらに、上記「イ(ウ)引用例2」の上記摘記事項「c」の段落【0045】には、「n型MISFETと層間絶縁膜16との間には、ｐ型基板1の回路形成面に引っ張り応力を発生させる膜として第1の窒化膜である例えば窒化シリコン膜14aが形成されている。ｐ型MISFETと層間絶縁膜16との間には、ｐ型基板1の回路形成面に圧縮応力を発生させる膜として第2の窒化膜である例えば窒化シリコン膜14bが形成されている。」と記載されており、上記「イ(ウ)引用例2」の上記摘記事項「d」の段落【0052】には、「n型MISFETのチャネル形成領域には引っ張り応力が発生し、ｐ型MISFETのチャネル形成領域には圧縮応力が発生する。」と記載されているように、引用例2に記載の技術において、「応力を発生させる膜」は、ｐ型基板1の回路形成面若しくはチャネル形成領域に応力を発生させる膜であるとともに、上記「イ(ウ)引用例2」の上記摘記事項「d」の段落【0057】に、「サイドウォールスペーサ9を持たないMISFETの場合は、ゲート電極6の側壁の最下部が膜応力の起点となる。」と記載されているように、引用例2には、「サイドウォールスペーサを持たないMISFETの場合」についても開示されている。したがって、引用例2には、当該「応力を発生させる膜」を、サイドウォールスペーサが形成されていないゲート電極を覆うようにして形成することが開示されているといえる。さらにまた、引用例2に記載の技術において、図1に示された「応力を発生させる膜14a、14b」がゲート電極6側面上並びにソース領域及びドレイン領域内のシリコン上に直接形成されていても、チャネル領域に応力を発生させることができることは、明らかである。 (ウ)他方、上記「イ(エ)引用例3」の上記摘記事項「c」、「d」、「e」及び「f」を勘案すると、引用例3には、チャネル形成領域に応力を発生させる応力制御手段を、複数併せて形成することが開示されているといえる。 (エ)したがって、引用発明において、引用例2及び引用例3に接した当業者であれば、上記周知技術に基づき、サイドウォールスペーサが形成されていないゲート電極13及び73を覆うように、nチャネル型の電界効果トランジスタ1のチャネル形成領域には引っ張り応力を発生させ、ｐチャネル型の電界効果トランジスタ3のチャネル形成領域には圧縮応力を発生させる膜として、誘電体ライナーを、ゲート電極13及び73側面上並びにソース・ドレイン14,15及び74,75内のシリコン上に直接形成する構成を採用することは、容易になし得たことである。 (オ)そして、上記(エ)で検討したように、引用発明において、上記周知技術に基づき、当該構成を採用することにより、補正発明の「前記応力誘電体ライナーは、前記トランジスタがP-チャンネルトランジスタである場合に、前記ゲート電極の側面上および前記ソース/ドレイン領域上に直接形成されると圧縮応力を与え、前記トランジスタがN-チャンネルトランジスタである場合に、前記ゲート電極の側面上および前記ソース/ドレイン領域上に直接形成されると引っ張り応力を与える」という構成を実質的に備えることになるといえる。 (カ)したがって、引用発明において、上記相違点1に係る補正発明の構成を備えるようにすることは、周知技術を勘案することにより、引用例2及び引用例3に接した当業者であれば容易になし得たことである。よって、相違点1は、当業者が容易になし得た範囲に含まれる程度のものである。 (キ)判断についてのまとめ以上検討したとおりであるから、補正発明は、周知技術を勘案することにより、引用発明並びに引用例2及び引用例3に記載の技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができない。オ独立特許要件についてのまとめ本件補正は、補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しない。 3 補正の却下の決定についてのむすび以上のとおりであるから、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。第3 本願発明について 1 本願発明本件補正は上記のとおり却下されたので、本願の請求項1?11に係る発明は、平成24年3月30日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?11に記載されている事項により特定されるものであり、その請求項1に係る発明(以下「本願発明」という。)は、その請求項1に記載されている事項により特定されるとおりのものである。 2 引用例の記載と引用発明原査定の拒絶の理由で引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である特開平10-270685号公報(引用例1、再掲)には、「電界効果トランジスタとその製造方法、半導体装置とその製造方法、その半導体装置を含む論理回路および半導体基板」(発明の名称)に関して、図1?12とともに上記「第2 2(3)イ(ア)引用例1」に記載した事項が記載されており、引用例1には上記「第2 2(3)イ(イ)引用発明」に記載したとおりの引用発明が記載されている。 3 対比・判断本願発明は、上記「第2 2 本件補正についての検討」で検討した補正発明における限定事項を省いたものである。そうすると、上記「第2 2 本件補正についての検討」において検討したとおり、補正発明は、周知技術を勘案することにより、引用発明並びに引用例2及び引用例3に記載の技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、周知技術を勘案することにより、引用発明並びに引用例2及び引用例3に記載の技術に基づいて、当業者が容易に発明をすることができたものである。したがって、本願発明は、特許法第29条第2項の規定により、特許を受けることができない。第4 むすび以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。よって、結論のとおり審決する。
審理終結日	2013-10-01
結審通知日	2013-10-02
審決日	2013-10-18
出願番号	特願2007-511390(P2007-511390)
審決分類	P 1 8・ 575- Z (H01L) P 1 8・ 121- Z (H01L)
最終処分	不成立
前審関与審査官	松嶋秀忠
特許庁審判長	鈴木匡明
特許庁審判官	近藤幸浩恩田春香
発明の名称	チャネルキャリア移動度向上のための高応力ライナーを備えたSi-Geに基づく半導体デバイス
代理人	早川裕司
代理人	佐野良太
代理人	村雨圭介

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