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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1286383
審判番号 不服2013-1833  
総通号数 173 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2014-05-30 
種別 拒絶査定不服の審決 
審判請求日 2013-01-31 
確定日 2014-04-01 
事件の表示 特願2008-505450「スプリットゲート型マルチビットメモリセル」拒絶査定不服審判事件〔平成18年10月19日国際公開、WO2006/110395、平成20年 9月 4日国内公表、特表2008-536315〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、2006年4月4日(パリ条約による優先権主張外国庁受理2005年4月7日、アメリカ合衆国)を国際出願日とする出願であって、平成23年7月25日付けで拒絶理由が通知され、同年10月27日に意見書及び手続補正書が提出され、平成24年2月28日付けで最後の拒絶理由が通知され、同年8月27日に意見書及び手続補正書が提出されたところ、同年9月26日付けで同年8月27日に提出された手続補正書による補正が却下されるとともに、同日付けで拒絶査定がなされた。
それに対して、平成25年1月31日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年6月14日付けで審尋がなされ、同年9月17日に回答書が提出された。

第2 平成25年1月31日に提出された手続補正書による補正についての却下の決定
[補正の却下の決定の結論]
平成25年1月31日に提出された手続補正書による補正(以下「本件補正」という。)を却下する。

[理由]
1 本件補正の内容
本件補正は、補正前の特許請求の範囲の請求項1?23を、補正後の特許請求の範囲の請求項1?22と補正するものであり、補正前後の請求項1は、それぞれ次のとおりである。

(補正前)
「【請求項1】
メモリセル(200)であって、
基板(202)内に拡散したソース(204)およびドレイン(206)を備え、ソース(204)およびドレイン(206)の間にチャネル領域(208)を有し、チャネル領域(208)の中心点はソース(204)およびドレイン(206)から等距離のところに配置され、さらに、
チャネル領域(208)上の基板(202)上に形成された第1の電荷保持層(214)および第2の電荷保持層(216)と、
ソース(204)、ドレイン(206)、第1の電荷保持層(214)および第2の電荷保持層(216)上に形成されたゲート(218)と、
チャネル領域(208)の中心点上に形成され、チャネル領域(208)の中央部分を制御するためのコントロールゲート(220)とを備え、前記コントロールゲート(220)は、第1の電荷保持層(214)および第2の電荷保持層(216)の間の等距離のところに、かつゲート(218)の下に配置され、さらに、
ソース(204)をゲート(218)から、ドレイン(206)をゲート(218)から、ならびにコントロールゲート(220)を第1の電荷保持層(214)、第2の電荷保持層(216)およびゲート(218)からそれぞれ分離する第1から第5の絶縁層(210,212,224,226,228)を備え、
第1の電荷保持層(214)はONO層であり、酸化物の下部絶縁層(230)、中間窒化電荷トラッピング層(232)および酸化物の上部絶縁層(234)によって構成され、
第2の電荷保持層(216)はONO層であり、酸化物の下部絶縁層(240)、中間窒化電荷トラッピング層(242)および酸化物の上部絶縁層(244)によって構成され、
第1の電荷保持層(214)の中間窒化電荷トラッピング層(232)は、一方の端を第1の絶縁層(210)に接し、他方の端を第3の絶縁層(224)に接し、
第2の電荷保持層(216)の中間窒化電荷トラッピング層(242)は、一方の端を第2の絶縁層(212)に接し、他方の端を第4の絶縁層(226)に接する、メモリセル。」

(補正後)
「【請求項1】
メモリセル(200)であって、
基板(202)内に拡散したソース(204)およびドレイン(206)を備え、ソース(204)およびドレイン(206)の間にチャネル領域(208)を有し、チャネル領域(208)の中心点はソース(204)およびドレイン(206)から等距離のところに配置され、さらに、
チャネル領域(208)上の基板(202)上に形成された第1の電荷保持層(214)および第2の電荷保持層(216)と、
ソース(204)、ドレイン(206)、第1の電荷保持層(214)および第2の電荷保持層(216)上に形成されたゲート(218)と、
チャネル領域(208)の中心点上に形成され、チャネル領域(208)の中央部分を制御するためのコントロールゲート(220)とを備え、前記コントロールゲート(220)は、第1の電荷保持層(214)および第2の電荷保持層(216)の間の等距離のところに、かつゲート(218)の下に配置され、さらに、
ソース(204)をゲート(218)から、ドレイン(206)をゲート(218)から、ならびにコントロールゲート(220)を第1の電荷保持層(214)、第2の電荷保持層(216)およびゲート(218)からそれぞれ分離する第1から第5の絶縁層(210,212,224,226,228)を備え、
第1の電荷保持層(214)はONO層であり、酸化物の下部絶縁層(230)、中間窒化電荷トラッピング層(232)および酸化物の上部絶縁層(234)によって構成され、
第2の電荷保持層(216)はONO層であり、酸化物の下部絶縁層(240)、中間窒化電荷トラッピング層(242)および酸化物の上部絶縁層(244)によって構成され、
第1の絶縁層(210)は、ソース(204)上に形成され、
第2の絶縁層(212)は、ドレイン(206)上に形成され、
第3の絶縁層(224)および第4の絶縁層(226)は、それぞれ基板(202)に接し、
第1の電荷保持層(214)は、一方の端を第1の絶縁層(210)に接し、他方の端を第3の絶縁層(224)に接し、
第2の電荷保持層(216)は、一方の端を第2の絶縁層(212)に接し、他方の端を第4の絶縁層(226)に接し、さらに、
コントロールゲート(220)および基板(202)の間に形成されたコントロールゲート下部絶縁層(222)を備える、
メモリセル(200)。」

2 本件補正についての検討
(1)新規事項の追加の有無及び補正の目的の適否についての検討
本件補正を整理すると次のとおりである。
[補正事項1]
補正前の請求項1に、「第1の絶縁層(210)は、ソース(204)上に形成され、 第2の絶縁層(212)は、ドレイン(206)上に形成され、 第3の絶縁層(224)および第4の絶縁層(226)は、それぞれ基板(202)に接し、」との記載を付加して、補正後の請求項1とする。

[補正事項2]
補正前の請求項1に記載された「第1の電荷保持層(214)の中間窒化電荷トラッピング層(232)は、一方の端を第1の絶縁層(210)に接し、他方の端を第3の絶縁層(224)に接し、 第2の電荷保持層(216)の中間窒化電荷トラッピング層(242)は、一方の端を第2の絶縁層(212)に接し、他方の端を第4の絶縁層(226)に接する、」を、「第1の電荷保持層(214)は、一方の端を第1の絶縁層(210)に接し、他方の端を第3の絶縁層(224)に接し、 第2の電荷保持層(216)は、一方の端を第2の絶縁層(212)に接し、他方の端を第4の絶縁層(226)に接し、」として、補正後の請求項1とする。

[補正事項3]
補正前の請求項1に、「さらに、 コントロールゲート(220)および基板(202)の間に形成されたコントロールゲート下部絶縁層(222)を備える、」との記載を付加して、補正後の請求項1とする。

[補正事項4]
補正前の請求項2を削除し、当該削除に対応して、補正前の請求項3?23をそれぞれ請求項2?22として項番号を繰り上げるとともに、引用する請求項の番号を修正する。

[補正事項5]
補正後の請求項12(補正前の請求項13)に記載された「基板面(202)内に拡散」及び「チャネル領域(208)上の基板面(202)上」を、それぞれ「基板(202)面内に拡散」及び「チャネル領域(208)上の基板(202)面上」として、補正後の請求項12とする。

[補正事項6]
補正後の請求項12(補正前の請求項13)に、「第1の絶縁層(210)は、ソース(204)上に形成され、 第2の絶縁層(212)は、ドレイン(206)上に形成され、 第3の絶縁層(224)および第4の絶縁層(226)は、それぞれ基板(202)に接し、」との記載を付加して、補正後の請求項12とする。

[補正事項7]
補正後の請求項12(補正前の請求項13)に記載された「第1の電荷保持層(214)の中間窒化電荷トラッピング層(232)は、一方の端を第1の絶縁層(210)に接し、他方の端を第3の絶縁層(224)に接し、 第2の電荷保持層(216)の中間窒化電荷トラッピング層(242)は、一方の端を第2の絶縁層(212)に接し、他方の端を第4の絶縁層(226)に接する、」を、「第1の電荷保持層(214)は、一方の端を第1の絶縁層(210)に接し、他方の端を第3の絶縁層(224)に接し、 第2の電荷保持層(216)は、一方の端を第2の絶縁層(212)に接し、他方の端を第4の絶縁層(226)に接し、」として、補正後の請求項12とする。

[補正事項8]
補正後の請求項12(補正前の請求項13)に、「さらに、 コントロールゲート(220)および基板(202)の間に形成されたコントロールゲート下部絶縁層(222)を備える、」との記載を付加して、補正後の請求項12とする。

[補正事項9]
補正後の請求項22(補正前の請求項23)に記載された「ドレイン(206)と、と、」及び「第2の絶縁層(224)、第3の絶縁層(226)」を、それぞれ「ドレイン(206)と、」及び「第3の絶縁層(224)、第4の絶縁層(226)」として、補正後の請求項22とする。

[補正事項10]
補正後の請求項22(補正前の請求項23)に記載された「第1の電荷保持層(214)の中間窒化電荷トラッピング層(232)は、一方の端を第1の絶縁層(210)に接し、他方の端を第3の絶縁層(224)に接し、 第2の電荷保持層(216)の中間窒化電荷トラッピング層(242)は、一方の端を第2の絶縁層(212)に接し、他方の端を第4の絶縁層(226)に接する、」を、「第1の電荷保持層(214)は、一方の端を第1の絶縁層(210)に接し、他方の端を第3の絶縁層(224)に接し、 第2の電荷保持層(216)は、一方の端を第2の絶縁層(212)に接し、他方の端を第4の絶縁層(226)に接し、」として、補正後の請求項22とする。

[補正事項11]
補正後の請求項22(補正前の請求項23)に、「さらに、 第3の絶縁層(224)および第4の絶縁層(226)は、それぞれチャネル領域(208)に接する、」との記載を付加して、補正後の請求項22とする。

(2)新規事項の追加の有無及び補正の目的の適否についての検討
以下、補正事項1?補正事項11について検討する。

ア 補正事項1及び補正事項6について
(ア)補正事項1及び補正事項6により補正された事項は、本願の願書に最初に添付された明細書(以下「当初明細書」という。また、本願の願書に最初に添付された明細書、特許請求の範囲又は図面をまとめて「当初明細書等」という。)の段落【0009】、【0011】及び図2に記載されているから、補正事項1及び補正事項6は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
したがって、補正事項1及び補正事項6は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第17条の2第3項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たしている。

(イ)補正事項1及び補正事項6は、補正前の請求項1及び補正前の請求項13に係る発明それぞれの発明特定事項である「第1の絶縁層(210)」ないし「第4の絶縁層(226)」について、「第1の絶縁層(210)は、ソース(204)上に形成され、 第2の絶縁層(212)は、ドレイン(206)上に形成され、 第3の絶縁層(224)および第4の絶縁層(226)は、それぞれ基板(202)に接し、」と限定して、いずれも、補正前の請求項1及び補正前の請求項13に記載された発明を特定するために必要な事項を限定する補正であって、補正前の発明と補正後の発明の産業上の利用分野及び解決しようとする課題が同一である特許請求の範囲の減縮を目的とするものである。
したがって、補正事項1及び補正事項6は、特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、特許法第17条の2第4項に規定する要件を満たしている。

イ 補正事項2、補正事項7、及び補正事項10について
(ア)補正事項2、補正事項7、及び補正事項10により補正された事項は、当初明細書等の段落【0010】、【0011】及び図2に記載されているから、補正事項2、補正事項7、及び補正事項10は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
したがって、補正事項2、補正事項7、及び補正事項10は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たしている。

(イ)補正事項2、補正事項7、及び補正事項10は、補正前の請求項1、補正前の請求項13、及び補正前の請求項23に係る発明それぞれにおいて、「第1の電荷保持層(214)の中間窒化電荷トラッピング層(232)」及び「第2の電荷保持層(216)の中間窒化電荷トラッピング層(242)」について限定していた発明特定事項を、「第1の電荷保持層(214)」及び「第2の電荷保持層(216)」について限定する発明特定事項にする補正である。
また、補正前後の請求項1、補正前の請求項13及び補正後の請求項12、並びに補正前の請求項23及び補正後の請求項22は、いずれも「第1の電荷保持層(214)はONO層であり、酸化物の下部絶縁層(230)、中間窒化電荷トラッピング層(232)および酸化物の上部絶縁層(234)によって構成され、 第2の電荷保持層(216)はONO層であり、酸化物の下部絶縁層(240)、中間窒化電荷トラッピング層(242)および酸化物の上部絶縁層(244)によって構成され、」を発明特定事項とするものである。
そうすると、補正事項2、補正事項7、及び補正事項10は、それぞれ補正前の請求項1、補正前の13、及び補正前の請求項23に記載された発明を特定するために必要な事項を限定する補正であって、補正前の発明と補正後の発明の産業上の利用分野及び解決しようとする課題が同一である特許請求の範囲の減縮を目的とするものである。
したがって、補正事項2、補正事項7、及び補正事項10は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、特許法第17条の2第4項に規定する要件を満たしている。

ウ 補正事項3及び補正事項8について
(ア)補正事項3及び補正事項8により補正された事項は、当初明細書等の段落【0011】及び図2に記載されているから、補正事項3及び補正事項8は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
したがって、補正事項3及び補正事項8は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たしている。

(イ)補正事項3及び補正事項8は、補正前の請求項1及び補正前の請求項13に係る発明それぞれの発明特定事項である「コントロールゲート(220)」について、「コントロールゲート(220)および基板(202)の間に形成されたコントロールゲート下部絶縁層(222)を備える、」という構成を追加して、いずれも、補正前の請求項1及び補正前の請求項13に記載された発明を特定するために必要な事項を限定する補正であって、補正前の発明と補正後の発明の産業上の利用分野及び解決しようとする課題が同一である特許請求の範囲の減縮を目的とするものである。
したがって、補正事項3及び補正事項8は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、特許法第17条の2第4項に規定する要件を満たしている。

エ 補正事項4について
補正事項4は、特許法第17条の2第4項第1号に掲げる請求項の削除を目的とするものに該当するから、特許法第17条の2第4項に規定する要件を満たしている。
また、補正事項4が、特許法第17条の2第3項に規定する要件を満たすことは明らかである。

オ 補正事項5及び補正事項9について
補正事項5は、補正前の請求項13に記載された「基板面(202)内に拡散」及び「チャネル領域(208)上の基板面(202)上」を、それぞれ「基板(202)面内に拡散」及び「チャネル領域(208)上の基板(202)面上」とし、補正事項9は、補正前の請求項23に記載された「ドレイン(206)と、と、」及び「第2の絶縁層(224)、第3の絶縁層(226)」を、それぞれ「ドレイン(206)と、」及び「第3の絶縁層(224)、第4の絶縁層(226)」とするものであり、いずれも、特許法第17条の2第4項第3号に掲げる誤記の訂正を目的とするものに該当するから、特許法第17条の2第4項に規定する要件を満たしている。
また、補正事項5及び補正事項9が、特許法第17条の2第3項に規定する要件を満たすことは明らかである。

カ 補正事項11について
(ア)補正事項11により補正された事項は、当初明細書等の段落【0011】及び図2に記載されているから、補正事項11は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
したがって、補正事項11は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たしている。

(イ)補正事項11は、補正前の請求項23に係る発明の発明特定事項である「第3の絶縁層(224)および第4の絶縁層(226)」について、「さらに、 第3の絶縁層(224)および第4の絶縁層(226)は、それぞれチャネル領域(208)に接する、」という構成を追加して、補正前の請求項23に記載された発明を特定するために必要な事項を限定する補正であって、補正前の発明と補正後の発明の産業上の利用分野及び解決しようとする課題が同一である特許請求の範囲の減縮を目的とするものである。
したがって、補正事項11は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、特許法第17条の2第4項に規定する要件を満たしている。

ウ まとめ
以上のとおりであるから、本件補正は、特許法第17条の2第3項及び第4項に規定する要件を満たすものである。
そして、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、補正後における特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に適合するか)について、以下において検討する。

(3)独立特許要件について
ア 本件補正後の発明
本件補正後の請求項1に係る発明(以下「補正発明」という。)は、上記「1 本件補正の内容」の「(補正後)」に記載したとおりである。

イ 引用例の記載と引用発明
(ア)引用例1:特開2001-230332号公報
原査定の拒絶の理由で引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である特開2001-230332号公報(以下「引用例1」という。)には、「不揮発性半導体記憶装置およびその動作方法」(発明の名称)に関して、図1?29とともに以下の事項が記載されている(下線は当審で付加した。以下同じ。)。

a 「【0001】
【発明の属する技術分野】本発明は、メモリトランジスタのチャネル形成領域とゲート電極との間のゲート絶縁膜の内部に、平面的に離散化された電荷蓄積手段(例えば、MONOS型やMNOS型における窒化膜内の電荷トラップ、トップ絶縁膜と窒化膜との界面近傍の電荷トラップ、或いは小粒径導電体等)を有し、当該電荷蓄積手段に対し電荷を電気的に注入して蓄積し又は引き抜くことを基本動作とする不揮発性半導体記憶装置と、その動作方法とに関する。」

b 「【0033】
【発明の実施の形態】第1実施形態
図1に、第1実施形態に係る不揮発性メモリ装置の要部回路構成を示す。図2に、NOR型メモリセルアレイの平面図を、図3に図2のB-B’線に沿った断面側から見た鳥瞰図を示す。
【0034】…(略)…
【0037】この微細NOR型セルアレイでは、図3に示すように、半導体基板SUBの表面にnウエルWが形成されている。nウエルWは、トレンチに絶縁物を埋め込んでなり平行ストライプ状に配置された素子分離絶縁層ISOにより、ワード方向に絶縁分離されている。
【0038】素子分離絶縁層ISOにより分離された各nウエル部分が、メモリトランジスタの能動領域となる。能動領域内の幅方向両側で、互いの距離をおいた平行ストライプ状にｐ型不純物が高濃度に導入され、これにより、本発明の“ソース・ドレイン領域”をなす副ビット線SBL1,SBL2(以下、SBLと表記)および副ソース線SSL1,SSL2(以下、SSLと表記)が形成されている。副ビット線SBLおよび副ソース線SSL上に絶縁膜を介して直交して、各ワード線WL1,WL2,WL3,WL4,…(以下、WLと表記)が等間隔に配線されている。これらのワード線WLは、内部に電荷蓄積手段を含む絶縁膜を介してｐウエルW上および素子分離絶縁層ISO上に接している。副ビット線SBLと副ソース線SSLとの間のnウエルWの部分と、各ワード線WLとの交差部分がメモリトランジスタのチャネル形成領域となり、そのチャネル形成領域に接する副ビット線部分がドレイン、副ソース線部分がソースとして機能する。
【0039】ワード線WLの上面および側壁は、オフセット絶縁層およびサイドウォール絶縁層(本例では、通常の層間絶縁層でも可)により覆われている。これら絶縁層には、所定間隔で副ビット線SBLに達するビットコンタクトBCと、副ソース線SSLに達するソースコンタクトSCとが形成されている。これらのコンタクトBC,SCは、たとえば、ビット方向のメモリトランジスタ64個ごとに設けられている。また、絶縁層上を、ビットコンタクトBC上に接触する主ビット線MBL1,MBL2,…(以下、MBLと表記)と、ソースコンタクトSC上に接触する主ソース線MSL1,MSL2,…(以下、MSLと表記)が交互に、平行ストライプ状に形成されている。
【0040】…(略)…
【0044】本実施形態におけるゲート絶縁膜10は、下層から順に、ボトム絶縁膜11,窒化膜12,トップ絶縁膜13から構成されている。ボトム絶縁膜11は、たとえば、酸化膜を形成し、これを窒化処理して用いる。ボトム絶縁膜11の膜厚は、使用用途に応じて2.5nmから6.0nmの範囲内で決めることができ、ここでは2.7nm?3.5nmに設定されている。
【0045】窒化膜12は、たとえば6.0nmの窒化シリコン(Six Ny (0＜ｘ＜1,0＜ｙ＜1))膜から構成されている。この窒化膜12は、たとえば減圧CVD(LP-CVD)により作製され、膜中にキャリアトラップが多く含まれている。窒化膜12は、フレンケルプール型(FP型)の電気伝導特性を示す。
【0046】トップ絶縁膜13は、窒化膜12との界面近傍に深いキャリアトラップを高密度に形成する必要があり、このため、例えば成膜後の窒化膜を熱酸化して形成される。トップ絶縁膜13をHTO(High Temperature chemical vapor deposited Oxide)法により形成したSiO_(2 )膜としてもよい。トップ絶縁膜13がCVDで形成された場合は熱処理によりこのトラップが形成される。トップ絶縁膜13の膜厚は、ゲート電極(ワード線WL)からのホールの注入を有効に阻止してデータ書換可能な回数の低下防止を図るために、最低でも3.0nm、好ましくは3.5nm以上が必要である。
【0047】このような構成のメモリトランジスタの製造においては、まず、用意した半導体基板SUBに対し素子分離絶縁層ISOおよびnウエルWを形成した後に、副ビット線SBLおよび副ソース線SSLとなる不純物領域をイオン注入法により形成する。また、しきい値電圧調整用のイオン注入等を必要に応じて行う。
【0048】つぎに、半導体基板SUB上にゲート絶縁膜10を成膜する。具体的に、たとえば、短時間高温熱処理法(RTO法)により1000℃,10ｓの熱処理を行い、酸化シリコン膜(ボトム絶縁膜11)を形成する。つぎに、ボトム絶縁膜11上にLP-CVD法により窒化シリコン膜(窒化膜12)を、最終膜厚が6nmとなるように、これより厚めに堆積する。このCVDは、たとえば、ジクロロシラン(DCS)とアンモニアを混合したガスを用い、基板温度730℃で行う。形成した窒化シリコン膜表面を熱酸化法により酸化して、たとえば3.5nmの酸化シリコン膜(トップ絶縁膜13)を形成する。この熱酸化は、たとえばH_(2 )O雰囲気中で炉温度950℃で40分程度行う。これにより、トラップレベル(窒化シリコン膜の伝導帯からのエネルギー差)が2.0eV以下の程度の深いキャリアトラップが約1?2×10^(13)/cm^(2 )の密度で形成される。また、窒化膜12が1nmに対し熱酸化シリコン膜(トップ絶縁膜13)が1.5nm形成され、この割合で下地の窒化膜厚が減少し、窒化膜12の最終膜厚が6nmとなる。」

c 「【0098】第7実施形態
第7実施形態は、2ビット/セル書き込みが容易な分離ソース線NOR型の不揮発性メモリに関する。図19に、メモリセルアレイの4セル分の回路図を示す。なお、このメモリセルアレイは、図1のメモリセルアレイの要部を拡大し、あるいは図12に対応するものである。また、図20に、第7実施形態に係るメモリトランジスタの構造を断面図により示す。
【0099】図20に示すメモリトランジスタは、その電荷保持機能を有するゲート絶縁膜が、副ビット線SBLi側のゲート絶縁膜10aと、副ビット線SBLi+1側のゲート絶縁膜10bとから構成されている。両ゲート絶縁膜10a,10bは、チャネル中央部上の単層のゲート絶縁膜14を挟んで空間的に分離されている。両ゲート絶縁膜10a,10bそれぞれが、第1実施形態におけるゲート絶縁膜10と同様の膜構造を有する。すなわち、ゲート絶縁膜10aは、下層から順に、ボトム絶縁膜11a,窒化膜12a,トップ絶縁膜13aから構成されている。同様に、ゲート絶縁膜10bは、下層から順に、ボトム絶縁膜11b,窒化膜12b,トップ絶縁膜13bから構成されている。 ボトム絶縁膜11a,11b,窒化膜12a,12b,トップ絶縁膜13a,13bそれぞれは、第1実施形態におけるボトム絶縁膜11,窒化膜12,トップ絶縁膜13と同様の材料、膜厚で、同様の成膜法により形成される。
【0100】ここで、ゲート絶縁膜10bの窒化膜12bを中心とした領域を“第1記憶領域R1”、ゲート絶縁膜10aの窒化膜12aを中心とした領域を“第2記憶領域R2”、ゲート絶縁膜部分を“第3の領域R3”という。本実施形態では、電荷蓄積手段(キャリアトラップ)の分布領域(第1記憶領域R1および第2記憶領域R2)が空間的に分離され、その間の領域(第3の領域R3)が単一材料の絶縁膜からなる。このため、互いに離れた2つのメモリ領域を有するメモリトランジスタと、その2つのメモリ領域間に形成され、メモリトランジスタとゲート電極が共通なMOS構造のコントロールトランジスタが一体的に集積化された素子構造となっている。
【0101】この構造の利点は種々ある。その一つは、電荷注入範囲が限定されることで、過剰の電荷注入がされにくいことにある。また、他の利点は、詳細は後述するが、可変しきい値電圧素子であるメモリトランジスタのほかに、しきい値電圧が一定なMOS型のコントロールトランジスタによりチャネルのON/OFFが制御できる点にある。さらに、高温保持時に、蓄積電荷が横方向に拡散しないので信頼性に優れる点も大きな利点である。
【0102】両端のゲート絶縁膜10a,10b間のゲート絶縁膜14は、たとえばCVD法により形成した酸化シリコン膜からなり、両端のゲート絶縁膜間を埋め込むように形成されている。
【0103】このゲート絶縁膜構造の種々ある形成方法の一例では、まず、第1実施形態と同様に全面にボトム絶縁膜,窒化膜,トップ絶縁膜の積層膜を形成した後、チャネル中央部上で、この積層膜を一部エッチングにより除去する。これにより、ゲート絶縁膜10a,10bが空間的に分離して形成される。全面に酸化シリコン膜を厚く堆積させ、酸化シリコン膜表面からエッチバックを行う。そして、ゲート絶縁膜10a,10b上の絶縁膜が除去され、ゲート絶縁膜10a,10b間がゲート絶縁膜14で埋まった段階でエッチバックを停止すると、当該ゲート絶縁膜構造が完成する。なお、このエッチバック時のオーバエッチングを防止すため、ゲート絶縁膜10a,10b上に予めにエッチングストッパ膜、たとえば窒化シリコン膜を薄く形成してもよい。その後は、第1実施形態と同様にしてワード線WLの形成工程等を経て、当該メモリトランジスタを完成させる。」

d 「【0127】第9実施形態
第9実施形態は、2ビット/セル書き込みが容易な分離ソース線NOR型の他のメモリ素子例に関する。
【0128】図26は、第9実施形態に係るメモリセルアレイの構成例を示す回路図である。このメモリセルアレイでは、各メモリセルにおいて、中央がビット方向の制御線CL1,CL2,…に接続されたMOS構造のコントロールトランジスタとなっており、その両側それぞれに、ゲートがワード線WL1,WL2,…に接続されたメモリトランジスタが形成されている。
【0129】図27(A)に、第9実施形態に係るメモリセルの第1の構造例を示す。このメモリセル構造は、第7実施形態(図20)に示すメモリセル構造と比べると、第1記憶領域R1,第2記憶領域R2および第3の領域R3ごとにゲート電極が分離して設けられている。すなわち、チャネル形成領域中央部上に形成されコントロールゲートCGと、そのコントロールゲートCGと絶縁分離され、チャネル方向両側に設けられ、ワード線WLに接続されたゲート電極15a,15bとを有する。コントロールゲートCGは、ソース側とドレイン側で空間的に分離された2つのゲート積層パターン、すなわちゲート電極15aとゲート絶縁膜10aとの積層パターンと、ゲート電極15bとゲート絶縁膜10bとの積層パターンとの間に、ゲート絶縁膜17を介して埋め込まれている。
【0130】このメモリセルの種々ある形成法の一例においては、たとえば、ゲート絶縁膜10a,10bとゲート電極15a,15bとなる導電膜を全面に形成した後、2つのゲート電極15a,15bのパターンニング時に、ゲート絶縁膜10a,10bを一括して加工する。これにより、副ビット線SBLi側と、副ビット線SBLi+1側に空間的に分離して、2つのゲート電極15a,15bとゲート絶縁膜10a,10bの積層パターンが形成される。その後、全面に絶縁膜17とコントロールゲートCGとなる導電膜とを堆積し、これらの膜をエッチバックする。これにより、2つのゲート電極15a,15bとゲート絶縁膜10a,10bの積層パターン間に、ゲート絶縁膜17とコントロールゲートCGが埋め込まれるように形成される。
【0131】このように形成されたメモリセルでは、第7実施形態と同様に過剰書き込みの影響を低減するために、チャネル形成領域中央部に、ワード線に接続されたMOS型のコントロールトランジスタが形成されている。このコントロールトランジスタのしきい値電圧は、たとえば-0.5V?-0.7Vに設定される。また、ビット線BLi,BLi+1をなす不純物領域上に、電荷蓄積手段を含み電荷保持能力を有したONO膜タイプのゲート絶縁膜10a,10bを介してゲート電極15a,15bが配置され、これによりメモリトランジスタが形成されている。
【0132】図27(B)に、第9実施形態に係るメモリセルの第2の構造例を示す。前記した図27(A)ではゲート電極15a,15bが2つに分離されていたが、このメモリセル構造ではメモリトランジスタのゲート電極18が、単一の導電材料から一体に形成されている。このゲート電極18は図26におけるワード線WLを構成し、ONOタイプのゲート絶縁膜10を間に挟んで、中央のコントロールゲートCG上に交差している。このため、ONOタイプのゲート絶縁膜10は、コントロールゲートCGとソース・ドレイン領域(ビット線BLiまたはBLi+1)との間のチャネル形成領域部分上にそれぞれ接触している。このゲート絶縁膜10のチャネル形成領域に接触した部分が第1,第2記憶領域R1,R2となる。また、コントロールゲートCGの下のゲート絶縁膜17は単層の絶縁膜からなり、この単層の絶縁膜が電荷保持能力を有しない第3の領域R3となる。」

e 図27(A)を勘案すると、図26から、コントロールトランジスタの両側それぞれに形成されたメモリートランジスタのゲート電極15aとゲート電極15bは、ワード線WL1によって電気的に接続されており、且つコントロールトランジスタのゲートCGによって隔てられていることが見てとれる。
さらに、メモリトランジスタM11のメモリセル(左上のメモリセル)の右側のメモリートランジスタのゲート電極と、隣接するメモリトランジスタM21のメモリセル(右上のメモリセル)の左側のメモリトランジスタのゲート電極は、当該ワード線WL1によって電気的に接続されており、且つビット線BL1b及びビット線BL2aによって隔てられていることが見てとれる。

f 図27(A)から、nウエルW内には、ビット線BLi,BLi+1間に形成されたチャネル形成領域が見てとれる。

g 図27(A)から、ビット線BLi及びチャネル形成領域上にゲート絶縁膜10aが形成され、ゲート絶縁膜10a上にゲート電極15aが形成され、ビット線BLi+1及びチャネル形成領域上にゲート絶縁膜10bが形成され、ゲート絶縁膜10b上にゲート電極15bが形成されていることが見てとれる。
また、ゲート絶縁膜10aは、下層から順に、ボトム絶縁膜11a,窒化膜12a,トップ絶縁膜13aから構成され、同様に、ゲート絶縁膜10bは、下層から順に、ボトム絶縁膜11b,窒化膜12b,トップ絶縁膜13bから構成されていることが見てとれる。

h 図27(A)から、ゲート絶縁膜17は、nウエルWに接していること、及びゲート絶縁膜10aのコントロールゲートCG側の端及びゲート絶縁膜10bのコントロールゲートCG側の端は、いずれもゲート絶縁膜17に接していることが見てとれる。

(イ)引用発明
引用例1の上記摘記事項「b」の段落【0038】、【0129】及び図26、27(A)等を参酌すると、引用例1の図27(A)に示されるメモリセルにおいて、ビット線BLi,BLi+1は、それぞれソース、ドレインとして機能することが明らかである。
したがって、図27(A)を参酌してまとめると、引用例1には、第9実施形態の第1の構造例として、以下の発明(以下「引用発明」という。)が記載されている。

「中央にMOS構造のコントロールトランジスタが形成され、その両側それぞれに、ゲートがワード線WL1,WL2,…に接続されたメモリトランジスタが形成されたメモリセルであって、
nウエルW内に、ビット線BLi,BLi+1をなす不純物領域がイオン注入法により形成され、ビット線BLi,BLi+1間にチャネル形成領域が形成され、
ビット線BLi,BLi+1は、それぞれソース、ドレインとして機能し、
チャネル形成領域中央部に、MOS構造のコントロールトランジスタが形成され、
ビット線BLi,BLi+1をなす不純物領域上に、電荷蓄積手段を含み電荷保持能力を有したONO膜タイプのゲート絶縁膜10a,10bを介してゲート電極15a,15bが配置され、これによりメモリトランジスタが形成され、
ビット線BLi及びチャネル形成領域上にゲート絶縁膜10aが形成され、ゲート絶縁膜10a上にゲート電極15aが形成され、ビット線BLi+1及びチャネル形成領域上にゲート絶縁膜10bが形成され、ゲート絶縁膜10b上にゲート電極15bが形成され、
ゲート絶縁膜10aは、下層から順に、ボトム絶縁膜11a,窒化膜12a,トップ絶縁膜13aから構成され、同様に、ゲート絶縁膜10bは、下層から順に、ボトム絶縁膜11b,窒化膜12b,トップ絶縁膜13bから構成され、
ボトム絶縁膜11a、11bは、酸化シリコン膜を形成し、これを窒化処理して用い、窒化膜12a、12bは、膜中にキャリアトラップが多く含まれており、トップ絶縁膜13a、13bは、窒化膜12a、12bを熱酸化して形成された膜か、HTO法により形成されたSiO_(2 )膜からなり、
コントロールゲートCGが、チャネル形成領域中央部上に形成され、ソース側とドレイン側で空間的に分離された2つのゲート積層パターン、すなわち、ゲート電極15aとゲート絶縁膜10aとの積層パターンと、ゲート電極15bとゲート絶縁膜10bとの積層パターンとの間に、ゲート絶縁膜17を介して埋め込まれ、
ゲート電極15aとゲート電極15bは電気的に接続され、
ゲート絶縁膜17は、nウエルWに接しており、ゲート絶縁膜10aのコントロールゲートCG側の端及びゲート絶縁膜10bのコントロールゲートCG側の端は、いずれもゲート絶縁膜17に接している、
メモリセル。」

ウ 対比
補正発明と引用発明とを対比する。
(ア)引用発明は、「nウエルW内に、ビット線BLi,BLi+1をなす不純物領域がイオン注入法により形成され、ビット線BLi,BLi+1間にチャネル形成領域が形成され、 ビット線BLi,BLi+1は、それぞれソース、ドレインとして機能」するものであり、引用発明の「nウエルW」、「ビット線BLi,BLi+1をなす不純物領域」、及び「チャネル形成領域」は、それぞれ補正発明の「基板(202)」、「ソース(204)およびドレイン(206)」、及び「チャネル領域(208)」に相当する。
そして、引用発明の「チャネル形成領域」は「ビット線BLi,BLi+1間」に形成された領域であるから、「チャネル形成領域の中心点」は「ビット線BLi及びBLi+1から等距離のところに配置」されたものであることは明らかである。
したがって、補正発明と引用発明とは、「基板(202)内に形成されたソース(204)およびドレイン(206)を備え、ソース(204)およびドレイン(206)の間にチャネル領域(208)を有し、チャネル領域(208)の中心点はソース(204)およびドレイン(206)から等距離のところに配置され」たものである点で一致する。

(イ)引用発明において、「ビット線BLi,BLi+1をなす不純物領域上に、電荷蓄積手段を含み電荷保持能力を有したONO膜タイプのゲート絶縁膜10a,10bを介してゲート電極15a,15bが配置され、これによりメモリトランジスタが形成され、 ビット線BLi及びチャネル形成領域上にゲート絶縁膜10aが形成され、ゲート絶縁膜10a上にゲート電極15aが形成され、ビット線BLi+1及びチャネル形成領域上にゲート絶縁膜10bが形成され、ゲート絶縁膜10b上にゲート電極15bが形成され」ており、引用発明の「電荷蓄積手段を含み電荷保持能力を有したONO膜タイプのゲート絶縁膜10a,10b」の「ゲート絶縁膜10a」及び「ゲート絶縁膜10b」は、それぞれ補正発明の「第1の電荷保持層(214)」及び「第2の電荷保持層(216)」に相当する。
また、引用発明において、「ゲート電極15aとゲート電極15bは電気的に接続され」ているから、「『ゲート電極15a』と『ゲート電極15b』」は、補正発明の「ゲート(218)」に相当する。
したがって、補正発明と引用発明とは、「チャネル領域(208)上の基板(202)上に形成された第1の電荷保持層(214)および第2の電荷保持層(216)と、ソース(204)、ドレイン(206)、第1の電荷保持層(214)および第2の電荷保持層(216)上に形成されたゲート(218)」を備える点で一致する。

(ウ)引用発明の「ゲート絶縁膜10a,10b」は、「電荷蓄積手段を含み電荷保持能力を有したONO膜タイプのゲート絶縁膜10a,10b」であるとともに、引用発明は、「ゲート絶縁膜10aは、下層から順に、ボトム絶縁膜11a,窒化膜12a,トップ絶縁膜13aから構成され、同様に、ゲート絶縁膜10bは、下層から順に、ボトム絶縁膜11b,窒化膜12b,トップ絶縁膜13bから構成され、 ボトム絶縁膜11a、11bは、酸化シリコン膜を形成し、これを窒化処理して用い、窒化膜12a、12bは、膜中にキャリアトラップが多く含まれており、トップ絶縁膜13a、13bは、窒化膜12a、12bを熱酸化して形成された膜か、HTO法により形成されたSiO_(2 )膜からなり」、引用発明の「ONO膜」、「ボトム絶縁膜11a、11b」、及び「トップ絶縁膜13a、13b」は、それぞれ補正発明の「ONO層」、「『下部絶縁層(230)』、『下部絶縁層(240)』」、及び「『上部絶縁層(234)』、『上部絶縁層(244)』」に相当する。
さらに、引用発明の「窒化膜12a」及び「窒化膜12b」は、それぞれ補正発明の「中間窒化電荷トラッピング層(232)」及び「中間窒化電荷トラッピング層(242)」に相当する。
したがって、補正発明と引用発明とは、「第1の電荷保持層(214)はONO層であり、酸化物の下部絶縁層(230)、中間窒化電荷トラッピング層(232)および酸化物の上部絶縁層(234)によって構成され、第2の電荷保持層(216)はONO層であり、酸化物の下部絶縁層(240)、中間窒化電荷トラッピング層(242)および酸化物の上部絶縁層(244)によって構成され」る点で一致する。

(エ)引用発明は、「コントロールゲートCGは、チャネル形成領域中央部上に形成され、ソース側とドレイン側で空間的に分離された2つのゲート積層パターン、すなわち、ゲート電極15aとゲート絶縁膜10aとの積層パターンと、ゲート電極15bとゲート絶縁膜10bとの積層パターンとの間に、ゲート絶縁膜17を介して埋め込まれ」たものであり、「ゲート絶縁膜17」は、「コントロールゲートCGをゲート絶縁膜10a、ゲート絶縁膜10bからそれぞれ分離する」ものであることは明らかであるから、引用発明の「コントロールゲートCG」は補正発明の「コントロールゲート(220)」に相当し、引用発明の「ゲート絶縁膜17」は、補正発明の「コントロールゲート下部絶縁層(222)」に相当し、さらに、引用発明の「ゲート絶縁膜17」は、「『コントロールゲート(220)を第1の電荷保持層(214)、第2の電荷保持層(216)およびゲート(218)からそれぞれ分離する』『絶縁層』」にも対応する。
そして、引用発明の「コントロールゲートCG」は「チャネル形成領域中央部上に形成」されたものであるから、「チャネル領域(208)の中心点上に形成」されたものであることは明らかである。
したがって、補正発明と引用発明とは、「『チャネル領域(208)の中心点上に形成され、チャネル領域(208)の中央部分を制御するためのコントロールゲート(220)』を備え、『前記コントロールゲート(220)は、第1の電荷保持層(214)および第2の電荷保持層(216)の間』に『配置され』」、さらに、「『コントロールゲート(220)を第1の電荷保持層(214)、第2の電荷保持層(216)およびゲート(218)からそれぞれ分離する』『絶縁層』を備え」る点、及び「コントロールゲート(220)および基板(202)の間に形成されたコントロールゲート下部絶縁層(222)を備える」点で一致する。

さらに、引用発明では、「ゲート絶縁膜17は、nウエルWに接しており、ゲート絶縁膜10aのコントロールゲートCG側の端及びゲート絶縁膜10bのコントロールゲートCG側の端は、いずれもゲート絶縁膜17に接して」おり、補正発明の「第3の絶縁層(224)および第4の絶縁層(226)」と引用発明の「ゲート絶縁膜17」は、いずれも「コントロールゲート(220)を第1の電荷保持層(214)、第2の電荷保持層(216からそれぞれ分離する絶縁層」であるとともに、「第1の電荷保持層(214)」のコントロールゲート側の端が接し、「第2の電荷保持層(216)」のコントロールゲート側の端が接」するものである点で共通する。
したがって、補正発明と引用発明とは、「コントロールゲート(220)を第1の電荷保持層(214)、第2の電荷保持層(216)からそれぞれ分離する絶縁層は、『基板(202)に接し』」、「『第1の電荷保持層(214)は』、コントロールゲート側の端を当該絶縁層『に接し』、『第2の電荷保持層(216)は』、コントロールゲート側の端を当該絶縁層『に接』」する点で一致する。

(オ)以上をまとめると、補正発明と引用発明の一致点及び相違点は次のとおりである。
＜一致点＞
「メモリセル(200)であって、
基板(202)内に形成されたソース(204)およびドレイン(206)を備え、ソース(204)およびドレイン(206)の間にチャネル領域(208)を有し、チャネル領域(208)の中心点はソース(204)およびドレイン(206)から等距離のところに配置され、さらに、
チャネル領域(208)上の基板(202)上に形成された第1の電荷保持層(214)および第2の電荷保持層(216)と、
ソース(204)、ドレイン(206)、第1の電荷保持層(214)および第2の電荷保持層(216)上に形成されたゲート(218)と、
チャネル領域(208)の中心点上に形成され、チャネル領域(208)の中央部分を制御するためのコントロールゲート(220)とを備え、前記コントロールゲート(220)は、第1の電荷保持層(214)および第2の電荷保持層(216)の間に配置され、さらに、
コントロールゲート(220)を第1の電荷保持層(214)、第2の電荷保持層(216)およびゲート(218)からそれぞれ分離する絶縁層を備え、
第1の電荷保持層(214)はONO層であり、酸化物の下部絶縁層(230)、中間窒化電荷トラッピング層(232)および酸化物の上部絶縁層(234)によって構成され、
第2の電荷保持層(216)はONO層であり、酸化物の下部絶縁層(240)、中間窒化電荷トラッピング層(242)および酸化物の上部絶縁層(244)によって構成され、
前記絶縁層は、基板(202)に接し、
第1の電荷保持層(214)は、コントロールゲート側の端を前記絶縁層に接し、
第2の電荷保持層(216)は、コントロールゲート側の端を前記絶縁層に接し、さらに、
コントロールゲート(220)および基板(202)の間に形成されたコントロールゲート下部絶縁層(222)を備える、
メモリセル(200)。」

＜相違点1＞
「ソースおよびドレイン」について、補正発明では、「拡散したソース(204)及びドレイン(206)」であるが、引用発明では「ビット線BLi,BLi+1をなす不純物領域」は「イオン注入法により形成され」たものであるものの、「拡散」した領域であることは特定されていない点。

＜相違点2＞
「コントロールゲート」について、補正発明では、「前記コントロールゲート(220)は、第1の電荷保持層(214)および第2の電荷保持層(216)の間の等距離のところに、かつゲート(218)の下に配置され」たものであるのに対し、引用発明では、「コントロールゲートCGが、『ソース側とドレイン側で空間的に分離された2つのゲート積層パターン、すなわち、ゲート電極15aと第1の電荷保持層(ゲート絶縁膜10a)との積層パターンと、ゲート電極15bと第2の電荷保持層(ゲート絶縁膜10b)との積層パターンとの間』に、埋め込まれ」たものであるものの、「第1の電荷保持層(ゲート絶縁膜10a)および第2の電荷保持層(ゲート絶縁膜10b)の間の『等距離のところ』に配置され」たものであることは特定されておらず、かつ「ゲート(ゲート電極15a、15b)の下に配置され」たことについて特定されていない点。

＜相違点3＞
補正発明は、「ソース(204)をゲート(218)から、ドレイン(206)をゲート(218)から、ならびにコントロールゲート(220)を第1の電荷保持層(214)、第2の電荷保持層(216)およびゲート(218)からそれぞれ分離する第1から第5の絶縁層(210,212,224,226,228)を備え」、「第1の絶縁層(210)は、ソース(204)上に形成され、 第2の絶縁層(212)は、ドレイン(206)上に形成され」るものであるのに対し、引用発明は、「コントロールゲートCGが、『ソース側とドレイン側で空間的に分離された2つのゲート積層パターン、すなわち、ゲート電極15aとゲート絶縁膜10aとの積層パターンと、ゲート電極15bとゲート絶縁膜10bとの積層パターンとの間に、ゲート絶縁膜17を介して埋め込まれ』」たものであるものの、「『ソース(ビット線BLiをなす不純物領域)をゲート(ゲート電極15a)から』、『ドレイン(ビット線BLi+1をなす不純物領域)をゲート(ゲート電極15b)から』、『それぞれ分離する』『絶縁層』を備え」るものであること、すなわち、補正発明の「『第1の絶縁層』及び『第2の絶縁層』を備え」るものであることは特定されておらず、さらに、引用発明では、「『コントロールゲートを第1の電荷保持層(ゲート絶縁膜10a)、第2の電荷保持層(ゲート絶縁膜10b)およびゲート(ゲート電極15aと15b』からそれぞれ分離する絶縁層」は、「ゲート絶縁膜17」が対応しており、「第3の絶縁層」、「第4の絶縁層」、及び「第5の絶縁層」ではない点。

＜相違点4＞
補正発明は、「第3の絶縁層(224)および第4の絶縁層(226)は、それぞれ基板(202)に接」するものであるのに対し、引用発明では、「ゲート絶縁膜17は、nウエルWに接してお」るものの、「『それぞれ』接する」ものではない点。

＜相違点5＞
補正発明は、「第1の電荷保持層(214)は、一方の端を第1の絶縁層(210)に接し、他方の端を第3の絶縁層(224)に接し、 第2の電荷保持層(216)は、一方の端を第2の絶縁層(212)に接し、他方の端を第4の絶縁層(226)に接」するものであるのに対し、引用発明は、「第1の電荷保持層(ゲート絶縁膜10a)のコントロールゲートCG側の端及び第2の電荷保持層(ゲート絶縁膜10b)のコントロールゲートCG側の端は、いずれもゲート絶縁膜17に接している」ものの、第1の電荷保持層(ゲート絶縁膜10a)及び第2の電荷保持層(ゲート絶縁膜10b)それぞれのコントロールゲートCGと反対側の端について、そのような特定はなされていない点。

エ 判断
上記相違点1?相違点5について検討する。
(ア)相違点1について
一般に、基板内に形成されたソース領域及びドレイン領域を備える半導体装置において、不純物をイオン注入法等により導入して形成されたソース領域及びドレイン領域は、「拡散した領域」であることが技術常識であるから、相違点1は実質的なものではない。
仮に、相違点1が実質的なものではないといえないとしても、引用発明において、「ビット線BLi,BLi+1をなす不純物領域」を、イオン注入後の拡散或いは不純物拡散等を用いて「拡散した領域」とすることは当業者であれば適宜なし得たことである。
よって、相違点1は当業者が容易になし得た範囲に含まれる程度のものである。

(イ)相違点2?相違点5について
a 上記＜相違点2＞及び＜相違点3＞を以下のように分け、＜相違点2＞?＜相違点5＞の関連するものをまとめて検討する。

b 上記＜相違点2＞を次のように＜相違点2-1＞及び＜相違点2-2＞に分ける。
＜相違点2-1＞
「コントロールゲート」について、補正発明では、「第1の電荷保持層(214)および第2の電荷保持層(216)の間の等距離のところ」に配置されたものであるのに対し、引用発明では、「第1の電荷保持層(ゲート絶縁膜10a)および第2の電荷保持層(ゲート絶縁膜10b)の間の等距離のところ」に配置されたものであることは特定されていない点。

＜相違点2-2＞
「コントロールゲート」について、補正発明では、「ゲート(218)の下に配置され」たものであるのに対し、引用発明では、「ゲート(ゲート電極15a、15b)の下に配置され」たことについて特定されていない点。

c 上記＜相違点3＞を次のように＜相違点3-1＞?＜相違点3-3＞に分ける。
＜相違点3-1＞
補正発明は、「『ソース(204)をゲート(218)から、ドレイン(206)をゲート(218)から』、『それぞれ分離する』第1から第2の絶縁層(210,212)」を備え、「第1の絶縁層(210)は、ソース(204)上に形成され、 第2の絶縁層(212)は、ドレイン(206)上に形成され」るものであるのに対し、引用発明では、そのような特定はなされていない点。

＜相違点3-2＞
補正発明は、「『コントロールゲート(220)』を『ゲート(218)から』『分離する』『第5の絶縁層(228)』」を備えるものであるのに対し、引用発明では、「『コントロールゲートCG』を『ゲート(ゲート電極15aと15b)』から分離する絶縁層」は、補正発明の「コントロールゲート下部絶縁層」に相当する「ゲート絶縁膜17」であり、「第5の絶縁層」ではない点。

＜相違点3-3＞
補正発明は、「『コントロールゲート(220)を第1の電荷保持層(214)、第2の電荷保持層(216)』『からそれぞれ分離する』第3から第4の絶縁層(224,226)」を備えるものであるのに対し、引用発明では、「『コントロールゲートCGを第1の電荷保持層(ゲート絶縁膜10a)、第2の電荷保持層(ゲート絶縁膜10b)』からそれぞれ分離する絶縁層」は、補正発明の「コントロールゲート下部絶縁層」に相当する「ゲート絶縁膜17」であり、「第3の絶縁層」及び「第4の絶縁層」ではない点。

d 相違点2-1、相違点3-3、及び相違点4は関連するものであるから、まとめて検討する。
d-1 先ず、相違点3-3について以下で検討する。
例えば、下記の周知例1には、シリコン基板1に、熱酸化でシリコン酸化膜を形成し第1絶縁膜4を設け、シリコン窒化膜を成膜し第2絶縁膜5を形成し、更にCVD法でシリコン酸化膜を堆積し第3絶縁膜6を形成し、溝13を形成し、その後、溝13底部に形成された第1絶縁膜4を除去した後、ラジカル酸素の雰囲気で熱酸化を行い、シリコン窒化膜から成る第2絶縁膜5,5aの側壁に第4絶縁膜7,7aが形成し、同時に、シリコン基板1表面も熱酸化され溝13部のシリコン基板1表面にゲート絶縁膜8が形成される旨が記載されている。
また、周知例1の図4(a)には、ラジカル酸素の雰囲気で熱酸化を行って形成された膜として、シリコン窒化膜から成る第2絶縁膜5,5aの側壁に形成された第4絶縁膜7,7a、及び、同時に、シリコン基板1表面に熱酸化で形成されたゲート絶縁膜8は示されているものの、熱酸化で形成された第1絶縁膜4及びCVD法で堆積された第3絶縁膜6の側壁に形成された絶縁膜は示されていない。

他方、下記の周知例2には、P型半導体基板11の上に酸化により酸化シリコン膜12を形成し、次に気相成長法により窒化シリコン膜13を形成し、エッチングし第1ゲート構造を形成し、次に酸素および水素雰囲気中での処理により側壁絶縁膜15およびゲート絶縁膜16を同時に形成する旨が記載されている。
また、周知例2の図2(b)には、同時に形成された側壁絶縁膜15及びゲート絶縁膜16は別個の絶縁膜として記載されており、側壁絶縁膜15は、酸化シリコン膜12と窒化シリコン膜13両者の側壁に形成されており、すなわち、酸化により形成されたシリコン膜12の側壁に形成された側壁絶縁膜15が示されている。

そうすると、周知例2を参照した当業者であれば、周知例1の図4(a)において、第1絶縁膜4及び第3絶縁膜6の側壁に絶縁膜が示されていないことは、表記上のことであり、周知例1の図4(a)においても、第1絶縁膜4及び第3絶縁膜6の側壁にも第4絶縁膜7a,7bが形成され、第4絶縁膜は、第1絶縁膜4、第2絶縁膜5,5a、及び第3絶縁膜6,6aの積層体の側面全体それぞれに形成されるものとなることは、周知例2を参照した当業者であれば当然に察知し得たことである。
したがって、引用発明において、「『コントロールゲートCGを第1の電荷保持層(ゲート絶縁膜10a)、第2の電荷保持層(ゲート絶縁膜10b)』からそれぞれ分離する絶縁層」として、「ゲート絶縁膜17」に代えて、ゲート電極15aと第1の電荷保持層(ゲート絶縁膜10a)との積層パターンと、ゲート電極15bと第2の電荷保持層(ゲート絶縁膜10b)との積層パターンそれぞれの側面全体に、周知例1の第4絶縁膜7,7aを形成し、「第3の絶縁層」及び「第4の絶縁層」から成るものを採用すること、すなわち、上記相違点3-3に係る補正発明の構成を採用することは、上記周知例1及び周知例2に接した当業者であれば適宜なし得たことである。

d-2 次に、相違点4について以下で検討する。
上記「d-1」で相違点3-3について検討したように、引用発明において、上記周知例1及び周知例2に記載の技術に基づき、「『コントロールゲートCGを第1の電荷保持層(ゲート絶縁膜10a)、第2の電荷保持層(ゲート絶縁膜10b)』からそれぞれ分離する絶縁層」として、「ゲート絶縁膜17」に代えて、「第3の絶縁層」及び「第4の絶縁層」から成るものを採用する場合においても、「第3の絶縁層(224)および第4の絶縁層(226)は、それぞれ基板(202)に接」するものとなることは、明らかである。

d-3 次に、相違点2-1について以下で検討する。
引用発明において、「コントロールゲートCG」は、「ゲート電極15aとゲート絶縁膜10aとの積層パターンと、ゲート電極15bとゲート絶縁膜10bとの積層パターンとの間に、ゲート絶縁膜17を介して埋め込まれ」、「ゲート絶縁膜17は、nウエルWに接しており、ゲート絶縁膜10aのコントロールゲートCG側の端及びゲート絶縁膜10bのコントロールゲートCG側の端は、いずれもゲート絶縁膜17に接している」とともに、周知例1において、図3(a)の段階で、溝13の両側における積層体となる第1絶縁膜4、第2絶縁膜5、及び第3絶縁膜6は、各々形成され、図4(a)の段階で、積層体の側面全体は同時に熱酸化されて第4絶縁膜7,7aが形成されるのであるから、当該図4(a)の段階における同時の熱酸化により形成される第4絶縁膜の厚さを同一の膜厚とすることは当業者が当然なし得たことである。
そうすると、上記「d-1」で相違点3-3について検討したように、引用発明において、上記周知例1及び周知例2に記載の技術に基づき、「『コントロールゲートCGを第1の電荷保持層(ゲート絶縁膜10a)、第2の電荷保持層(ゲート絶縁膜10b)』からそれぞれ分離する絶縁層」として、「ゲート絶縁膜17」に代えて、「第3の絶縁層」及び「第4の絶縁層」から成るものを採用する場合において、「第3の絶縁層」と「第4の絶縁層」の厚さは同一の膜厚とすることは、当業者であれば適宜なし得たことであり、その場合、コントロールゲートが、「第1の電荷保持層および第2の電荷保持層の間の等距離のところ」に配置されたものとなることは明らかである。
したがって、引用発明において、上記周知例1及び周知例2に記載の技術に基づき、相違点2-1に係る補正発明の構成を採用することは、当業者が適宜なし得たことである。

d-4 よって、相違点2-1、相違点3-3、及び相違点4は、いずれも当業者が容易になし得た範囲に含まれる程度のものである。

(a)周知例1:特開2003-318290号公報(原査定の拒絶の理由で引用した引用文献2)
・「【0001】
【発明の属する技術分野】本発明は不揮発性半導体記憶装置およびその製造方法に関し、特にMONOS(Meｔal Oｘide Niｔｒide Oｘide Semicｏndｕcｔｏｒ)型の不揮発性半導体記憶装置とその形成方法に関する。」

・「【0052】次に、本発明のMONOS型トランジスタの不揮発性記憶素子の具体的な製造方法について説明する。
【0053】図3(a)に示すように、P導電型のシリコン基板1の熱酸化で膜厚4nmのシリコン酸化膜を形成し第1絶縁膜4を設ける。そして、化学気相成長(CVD)法で膜厚6nm程度のシリコン窒化膜を成膜し第2絶縁膜5を形成し、更に第2絶縁膜5上にCVD法で膜厚4nmのシリコン酸化膜を堆積し第3絶縁膜6を形成し、その上に膜厚200nmのシリコン窒化膜あるいはアルミナ膜を成膜し溝用絶縁膜11を形成する。
【0054】次に、図3(b)に示すように、公知のリソグラフィ技術で、溝パターンを有するレジストマスク12を溝用絶縁膜11上に形成する。そして、図3(c)に示すように、レジストマスク12をエッチングマスクにしたドライエッチング技術で、溝用絶縁膜11、第3絶縁膜6、第2絶縁膜2を順次にエッチングし溝13を形成する。その後、第1絶縁膜4をウェットエッチングで除去する。
【0055】次に、本発明では、溝用絶縁膜11をマスクにしラジカル酸素の雰囲気で熱酸化を行う。本発明ではラジカル酸素の他に酸素の活性種であればよい。ここで、酸素の活性種とは酸素が励起状態になっているもので、酸素のイオン、酸素の中性ラジカルである。このような酸素の活性種は、酸素をプラズマ励起する、水素と酸素とを減圧下で反応させる、オゾンを熱分解させる等で形成できる。
【0056】上記熱酸化を酸素ラジカル雰囲気で行うと、シリコン窒化膜から成る第2絶縁膜5,5aの側壁も容易に酸化され、その領域にシリコン酸化膜が形成されるようになる。このようにして、図4(a)に示すように、シリコン窒化膜から成る第2絶縁膜5,5aの側壁に第4絶縁膜7,7aが形成される。また、同様にシリコン窒化膜である溝用絶縁膜11表面も熱酸化され側面酸化膜14が形成される。同時に、シリコン基板1表面も熱酸化され溝13部のシリコン基板1表面にゲート絶縁膜8が形成される。…(略)…」

(b)周知例2:特開平5-48113号公報(平成25年6月14日付け審尋に記載された《前置報告書の内容》において引用した引用文献3)
・「【0001】
【産業上の利用分野】本発明はMNOS(ゲート電極-窒化シリコン膜-酸化シリコン膜-半導体基板)型の電界効果トランジスタからなる不揮発性半導体記憶装置およびその製造方法に関する。」

・「【0012】次に本発明のMNOS型半導体記憶装置の製造方法について説明する。図2(a)?(d)は本発明の一実施例におけるMNOS型半導体記憶装置の工程断面図である。まず図2(a)に示すように、P型半導体基板11の上にトンネリング媒体となる2nm程度の薄い酸化シリコン膜12を酸素雰囲気中での酸化により形成し、次にジクロルシランとアンモニアの化学反応に基づく気相成長法により窒化シリコン膜13を約20nm形成し、次に第1ゲート電極14となる全面にりんを添加した多結晶シリコン膜を約300nm堆積する。次にフォトレジストを用いた公知のエッチング技術により、第1ゲート電極14、窒化シリコン膜13および薄い酸化シリコン膜12をエッチングし第1ゲート構造を形成する。次に図2(b)に示すように、酸素および水素雰囲気中での処理により側壁絶縁膜15および20nm程度のゲート絶縁膜16を同時に形成し、次に第2ゲート電極17となる全面にりんを添加した多結晶シリコン膜を約200nm堆積する。…(略)…」

e 次に、相違点2-2及び相違点3-2は関連するものであるから、まとめて検討する。
e-1 先ず、相違点2-2について以下で検討する。
引用発明において、メモリトランジスタは、「ゲートがワード線WL1,WL2,…に接続されたメモリトランジスタ」であり、「ゲート電極15aとゲート電極15bは電気的に接続され」ており、引用例1の上記「イ 引用例の記載と引用発明」の「(ア)引用例1」における摘記事項「d」の段落【0132】には、第9実施形態の第2の構造例では、「メモリトランジスタのゲート電極18が、単一の導電材料から一体に形成されている」こと、「このゲート電極18は図26におけるワード線WLを構成」することが記載されている。
他方、段落【0128】には、「図26は、第9実施形態に係るメモリセルアレイを示す回路図である。」と記載されており、図26には、コントロールトランジスタの両側それぞれに形成されたメモリートランジスタのゲート電極15aとゲート電極15bは、ワード線WL1によって電気的に接続されており、且つコントロールトランジスタのゲートCGによって隔てられていることが示されている。
したがって、引用発明において、メモリトランジスタを形成する「ゲート電極15a,15b」を、コントロールゲートの上にも配置されるものとして、補正発明のように「コントロールゲート」は、「ゲートの下に配置され」たものとすること、すなわち、上記相違点2-2に係る補正発明の構成を採用することは、当業者であれば適宜なし得たことである。

e-2 次に、相違点3-2について以下で検討する。
上記「e-1」で検討したように、引用例1の図26には、コントロールトランジスタの両側それぞれに形成されたメモリートランジスタのゲート電極15aとゲート電極15bは、ワード線WL1によって電気的に接続されており、且つコントロールトランジスタのゲートCGによって隔てられていることが示されているとともに、引用例1の図26の回路図を参照するならば、ワード線WL1,WL2,…と制御線CL1,CL2,…は相互に絶縁分離されなければならないこと、及び、当該制御線は引用発明のコントロールゲートCGに接続される線であることは当業者には明らかである。また、上記「ウ 対比」の「(エ)」で検討したように、引用発明の「ゲート絶縁膜17」は、「コントロールゲートCGをゲート(ゲート電極15aと15b)から分離する絶縁層」である。
他方、一般に、絶縁層を用いて複数の電極及び/又は配線間を相互に絶縁する半導体装置において、当該絶縁層のどの部分を別個の絶縁層を用いる構成とするかは、当業者が適宜選択し得る設計的事項である。
したがって、上記「e-1」で相違点2-2について検討したように、引用発明において、補正発明のように「コントロールゲート」は、「ゲートの下に配置され」たものとする場合において、ワード線WL1,WL2,…と制御線CL1,CL2,…は相互に絶縁されるものとなるべく、ゲートとコントロールゲートを相互に絶縁する絶縁層を、第3の絶縁層及び第4の絶縁層とは別個の「第5の絶縁層」としてさらに設けるものとすることは、当業者であれば適宜なし得たことである。

したがって、引用発明において、上記相違点3-2に係る補正発明の構成を採用することは、当業者が適宜なし得たことである。

e-3 よって、相違点2-2及び相違点3-2は、いずれも当業者が容易になし得た範囲に含まれる程度のものである。

f 最後に、相違点3-1及び相違点5は関連するものであるから、まとめて検討する。
f-1 先ず、相違点3-1について以下で検討する。
引用例1の図26には、メモリトランジスタM11のメモリセル(左上のメモリセル)の右側のメモリートランジスタのゲート電極と、隣接するメモリトランジスタM21のメモリセル(右上のメモリセル)の左側のメモリトランジスタのゲート電極は、当該ワード線WL1によって電気的に接続されており、且つビット線BL1b及びビット線BL2aによって隔てられていることが示されているから、当該回路図を参照するならば、ビット線BLiとビット線BLi+1は相互に絶縁分離されなければならないことは、当業者には明らかである。
そして、相互に絶縁分離された配線を設けるためには、層間絶縁膜を設けることが技術常識であるから、引用発明において、「ソースおよびドレイン(ビット線BLi,BLi+1をなす不純物領域)」の上に、それぞれ「第1の絶縁層」と「第2の絶縁層」をさらに設けるものとすることは、当業者であれば適宜なし得たことである。

したがって、引用発明において、上記相違点3-1に係る補正発明の構成を採用することは、当業者が適宜なし得たことである。

f-2 次に、相違点5について以下で検討する。
上記「f-1」で相違点2-2について検討したように、引用発明において、「ソースおよびドレイン(ビット線BLi,BLi+1をなす不純物領域)」の上に、それぞれ「第1の絶縁層」と「第2の絶縁層」をさらに設けるものとする場合において、補正発明のように、「第1の電荷保持層(ゲート絶縁膜10a)は、一方の端を第1の絶縁層に接し」、「第2の電荷保持層(ゲート絶縁膜10b)は、一方の端を第2の絶縁層(212)に接」するものとなることは、明らかである。

f-3 よって、相違点3-1及び相違点5は、いずれも当業者が容易になし得た範囲に含まれる程度のものである。

(ウ)判断についてのまとめ
以上検討したとおり、相違点1?相違点5は、いずれも当業者が容易になし得た範囲に含まれる程度のものである。
したがって、補正発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができない。

キ 独立特許要件についてのまとめ
本件補正は、補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しない。

3 補正の却下の決定についてのむすび
以上のとおり、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明について
1 本願発明
本件補正は上記のとおり却下されたので、本願の請求項1?23に係る発明は、平成23年10月27日付けの手続補正書により補正された明細書、特許請求の範囲、及び図面の記載からみて、その特許請求の範囲の請求項1?23に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、その請求項1に記載されている事項により特定されるとおりのものであり、上記「第2 1 本件補正の内容」の「(補正前)」に記載したとおりである。

2 引用例の記載と引用発明
原査定の拒絶の理由で引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である特開2001-230332号公報(引用例1、再掲)には、「不揮発性半導体記憶装置およびその動作方法」(発明の名称)に関して、上記「第2 2(3)イ(ア)引用例1」に記載した事項が記載されており、引用例1には上記「第2 2(3)イ(イ)引用発明」に記載したとおりの引用発明が記載されている。

3 対比・判断
本願発明は、上記「第2 2 本件補正についての検討」で検討した補正発明における限定事項を省いたものである。
そうすると、本願発明の特定事項を全て含み、さらに他の特定事項を付加したものに相当する補正発明が上記「第2 2 本件補正についての検討」において検討したとおり、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。
したがって、本願発明は、特許法第29条第2項の規定により、特許を受けることができない。

第4 むすび
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2013-11-01 
結審通知日 2013-11-05 
審決日 2013-11-20 
出願番号 特願2008-505450(P2008-505450)
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 井原 純  
特許庁審判長 鈴木 匡明
特許庁審判官 恩田 春香
近藤 幸浩
発明の名称 スプリットゲート型マルチビットメモリセル  
代理人 稲葉 良幸  
代理人 大貫 敏史  

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