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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G11C
管理番号 1288572
審判番号 不服2013-6120  
総通号数 175 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2014-07-25 
種別 拒絶査定不服の審決 
審判請求日 2013-04-04 
確定日 2014-06-10 
事件の表示 特願2009-552034「フラッシュメモリ向け部分ブロック消去アーキテクチャ」拒絶査定不服審判事件〔平成20年 9月12日国際公開、WO2008/106778、平成22年 6月10日国内公表、特表2010-520571〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本件審判請求に係る出願(以下「本願」という。)は、2008年3月4日(パリ条約に基づく優先権主張外国庁受理 2007年3月7日 米国、2007年4月30日 米国、2007年7月18日 米国)を国際出願日とする出願であって、平成22年5月24日に手続補正書が提出され、平成24年7月30日付けで拒絶理由が通知され、同年10月25日に意見書が提出されると共に手続補正書が提出され、同年11月28日付けで拒絶査定がなされた。
これに対して、平成25年4月4日付けで審判請求がなされるとともに手続補正書が提出され、同年7月29日付けで審査官により特許法第164条第3項の規定に基づく報告がなされ、同年8月13日付けで特許法第134条第4項の規定に基づく審尋がなされ、同年11月19日に回答書の提出があったものである。


第2.本願発明について
1.本願発明
平成25年4月4日に提出された手続補正書による補正(以下「本件補正」という。)は、特許法第17条の2第5項第1号に掲げる請求項の削除を目的として、補正前の請求項11?24をそれぞれ削除するものであり、したがって、本件補正は、特許法第17条の2第5項の規定に適合する。そして、本件補正が、特許法第17条の2第3項の規定に適合することは明らかである。
よって、本願の請求項1?10に係る発明は、本件補正により補正された明細書、特許請求の範囲、及び、図面の記載からみて、その特許請求の範囲の請求項1?10に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明は、その請求項1に記載されている事項により特定される次のとおりのものであると認める。

「列として配置されたNANDフラッシュメモリセルストリングの少なくとも1つのブロックを有するメモリアレイであって、前記NANDフラッシュメモリセルストリングのそれぞれは、フラッシュメモリセルを有し、前記少なくとも1つのブロックが、第1ワード線から最終ワード線への所定の方向にプログラム可能なページを有し、さらに、前記少なくとも1つのブロックが、開始アドレスによって動的に構成可能な第1ワード線の順次セットを有するメモリアレイと、
第1ワード線に接続されたフラッシュメモリセルを同時に消去する消去電圧まで基板にバイアスがかけられたときに、前記第1ワード線を第1電圧まで駆動する行回路であって、行回路が、第2ワード線に結合された前記フラッシュメモリセルの消去を抑制するために前記第2ワード線を第2電圧まで駆動し、前記第2ワード線が、最初の非選択ワード線から最後の非選択ワード線までを含み、前記第1ワード線が、前記最後の非選択ワード線に隣接する前記開始アドレスによってアドレスされた最初に選択されたワード線から、最後に選択されたワード線までを含む行回路と
を備えるフラッシュメモリ装置。」

なお、平成25年4月4日に提出された手続補正書の請求項1には、「第1ワード線」という記載と「第1ワード線」という記載があるとともに、「前記第1ワード線が、前記最後の非選択ワード線に隣接する前記開始アドレスによってアドレスされた最初に選択されたワード線から、最後に選択されたワード線までを含む」と記載されている。
(審決注:前記「第1ワード線」と前記「第1ワード線」とは、“1”が半角であるか全角であるかの違いがある。)
前記「前記第1ワード線が、前記最後の非選択ワード線に隣接する前記開始アドレスによってアドレスされた最初に選択されたワード線から、最後に選択されたワード線までを含む」という記載から、「第1ワード線」は、少なくとも「最初」と「最後」の2本存在することは明らかである。しかしながら、前記請求項1には、「前記少なくとも1つのブロックが、第1ワード線から最終ワード線への所定の方向にプログラム可能なページを有し」という記載があり、当該記載によれば、前記「第1ワード線」は、「1つのブロック」が有する「ワード線」のうちの「第1」のものである。
そして、前記「第1ワード線」が少なくとも2本存在することと、前記「第1ワード線」は「1つのブロック」が有する「ワード線」のうちの「第1」のものであることとは、矛盾している。
また、前記請求項1において、「前記フラッシュメモリセルの消去を抑制するため」の「前記第2ワード線」には「最初の非選択ワード線から最後の非選択ワード線まで」が含まれるから、前記「非選択ワード線」とは、「同時に消去する」ことが「非選択」である「フラッシュメモリセル」に接続された「ワード線」であると解される。そうすると、「前記第2ワード線」とは異なる「前記第1ワード線」が含む「選択されたワード線」とは、「フラッシュメモリセルを同時に消去する」ために「選択されたワード線」であると認められる。
そして、「前記第1ワード線」が「フラッシュメモリセルを同時に消去する」ために「選択されたワード線」を「含む」ことと、前記「第1ワード線」は複数の「ワード線」のうち、単に「第1」のものであることとは、矛盾している。
以上の矛盾は、前記「第1ワード線」が、前記請求項1において「接続されたフラッシュメモリセルを同時に消去する」ための「ワード線」である、「第1ワード線」の誤記であると解すれば、すべて解消する。
したがって、前記「前記第1ワード線が、前記最後の非選択ワード線に隣接する前記開始アドレスによってアドレスされた最初に選択されたワード線から、最後に選択されたワード線までを含む」という記載における「前記第1ワード線」は、「前記第1ワード線」の誤記であることは、明らかである。
よって、本願の請求項1に係る発明(以下「本願発明」という。)を、上記のように認定した。

2.引用例の記載と引用発明
(1)引用例
本願の出願日前であって、上記優先日よりも前に日本国内において頒布された刊行物であり、原査定の根拠となった拒絶の理由において引用された刊行物である特開2005-025891号公報(平成17年1月27日出願公開、以下「引用例」という。)には、「不揮発性半導体記憶装置、そのサブブロック消去方法および電子装置」(発明の名称)に関して、第1の形態を説明する図1?5及び従来の技術を説明する図11?12とともに、次の記載がある(下線は当審で付加。以下同じ。)。

a.「【発明の詳細な説明】
【0001】
【発明の属する技術分野】
本発明は、NAND型フラッシュメモリ等の不揮発性半導体記憶装置に関し、特にサブブロック消去方法に関する。」

b.「【0002】
【従来の技術】
NAND型フラッシュメモリは、ファイルストレージメモリとして、音楽データおよび画像データの記録媒体に使用されている。音楽データおよび画像データは、ファイル容量が大きいため、NAND型フラッシュメモリも大容量化が進み、NAND型フラッシュメモリの書込み単位(ページ)および消去単位(ブロック)の容量もまた大きくなってきている。一般にNAND型フラッシュメモリのブロックはページの集合体であるから、ブロック容量はページ容量の整数倍になる。上述のようにブロック容量が大きくなると、小容量のデータを消去あるいは書き換える場合の効率が悪くなる。
【0003】
そこで、ブロック容量の一部分のみを消去する動作方式(サブブロック消去)が提唱されている(特許文献1)。このサブブロック消去は、ブロック容量の一部分をページ容量単位で消去する方式で、小容量のデータを効率よく消去あるいは書き換える方式である。」

c.「【0004】
以下、NAND型フラッシュメモリのブロック消去動作、サブブロック消去動作、及び書込み動作について説明する。
図11は、NAND型フラッシュメモリのメモリセルアレイの一部を抽出して示している。メモリセルアレイは、複数のセルアレイブロックBLK,BLK’を有し、各ブロックBLK,BLK’は、ビット線BL0,BL1,…,BLjに対応した複数のNANDセルユニットNUを備えている。NAND型フラッシュメモリにおける1つのNANDセルユニットNUは、2つの選択ゲートトランジスタS1、S2と、これら選択ゲートトランジスタS1、S2間に直列接続されたメモリセルMC0?MCiとから構成される。選択ゲートトランジスタS1のソースは、ソース線CELSRCに接続され、選択ゲートトランジスタS2のドレインは、ビット線BL0?BLjに接続される。選択ゲートトランジスタS1,S2の選択ゲート及びメモリセルMC0?MCiの制御ゲートは、それぞれ選択ゲート線SGS、SGD及びワード線WL0?WLiによって行方向に共通接続される。
……(中略)……
【0006】
図12は、NAND型フラッシュメモリの一個のメモリセルMCの断面図およびその閾値分布を示している。メモリセルMCのデータを消去する場合には、図12(a)に示すように、制御ゲート(ワード線)510を接地し、セルのウェル513を消去電圧(例えば20V)に昇圧する。これにより、ソース・ドレイン512のジャンクションは、順方向バイアスになり、昇圧されるので、電荷蓄積層としての浮遊ゲート511とセルのウェル513の間に高電界が印加され、浮遊ゲート511の電子が引き抜かれる。その結果、メモリセルの閾値が低くなる。」

d.「【0011】
サブブロック消去を用いれば、ワード線WL0?WL3に接続されるメモリセルMC0?MC3のデータを消去する場合、以下のような手順で行うことが出来る。▲1▼ワード線WL0?WL3に接続されるメモリセルMC0?MC3のデータを消去(サブブロック消去)する。
すなわち、一回の消去動作のみで動作は完了する。
メモリセルMC0?MC3のデータを書き換える場合は、▲1▼を行ったあと、メモリセルMC0?MC3に対して、それぞれデータを書き込めばよい。
【0012】
以上のように、サブブロック消去を用いれば、小容量のデータ消去および書き換えを容易に遂行できる。」

e.「【0014】
【発明が解決しようとする課題】
このように、ブロック消去動作は、NANDセルユニットの全てのメモリセルのデータを一括で消去するのに対して、サブブロック消去は、NANDセルユニットの一部分のメモリセルのデータのみを消去し、それ以外のメモリセルのデータを保持しておくことができる。しかし、サブブロック消去の場合、NANDセルユニットの任意のセルに対して何度でも消去およびデータ書込みが可能になる。つまり、消去回数及びデータ書込み回数の制限が無くなる。このため、選択されたブロック内の特定のページに対してのみ、消去/書込みが繰り返しなされた場合、その選択されたブロック内の特定のページ以外のページの制御ゲートに対して、繰り返し中間電圧(10V)が加わることになる。これにより、書換えの対象ではないページのメモリセルの閾値が、次第に正電位方向に移動してオーバープログラムセルが発生する可能性がある。」

f.「【0016】
書込み対象でないメモリセルの制御ゲートに中間電圧を印加する時間の総和が長くなると、メモリセルの閾値Vｔhが高くなってくるので、メモリセルが、消去されたセル(“1”データセル)ならば、きわめて低い確率であるが、“0”データセルに変化してしまう場合がある。このような場合は、チップ外部のエラー訂正回路で復号すればよい。しかし、メモリセルが、データの書き込まれたセル(“0”データセル)ならば、きわめて低い確率ではあるが、セルの閾値Vｔhが、図12(c)に示す読出し電圧Vｒeadよりも高くなる場合(オーバープログラム)が考えられる。メモリセルの閾値Vｔhが読出し電圧Vｒeadよりも高くなると、そのメモリセルが属するNANDセルユニットの全てのメモリセルの読み出しができなくなる。
【0017】
したがって、サブブロック消去ベリファイリードで、消去が完了していないという結果が得られた場合、その結果としては、消去セルが消去されていないか、あるいは消去セルが属するNANDセルユニットで、消去しないセルの中に、閾値VｔhがVｒeadよりも高いもの(オーバープログラムセル)が存在するか、の2つの原因が考えられる。しかし、従来の消去ベリファイリード、サブブロックベリファイリード方式では、ベリファイリードにより、消去が完了していないという結果が得られたとしても、上記2つのどちらに起因しているものなのかが判断できない。その結果、サブブロック消去時間(消去ループ回数)が長くなり、NAND型フラッシュメモリに高電圧である消去電圧を余分に印加することになり、消去するセルが過剰に消去され、セルの閾値分布が広くなる、という可能性がある。
【0018】
本発明は、このような点に鑑みなされたもので、過剰なサブブロック消去を防止して、セルの閾値分布の拡散を防止することができる不揮発性半導体記憶装置、そのサブブロック消去方法および電子装置を提供することを目的とする。」

g.「【0020】
また、本発明に係る不揮発性半導体記憶装置は、半導体基板上に絶縁膜を介して電荷蓄積層と制御ゲートが積層され、前記電荷蓄積層へ電子が注入された書込み状態と、前記電荷蓄積層から電子が引き抜かれた消去状態とを取り得るメモリセルが行方向および列方向に複数配列されてセルアレイブロックを構成し、行方向に並ぶ複数のメモリセルの制御ゲートがワード線によって共通接続され、列方向に並ぶ複数のメモリセルがNANDセルユニットを構成してビット線に接続されたメモリセルアレイと、このメモリセルアレイに対して前記メモリセルへの書込み、読出し、並びに前記セルアレイブロックの一部のメモリセルを消去するサブブロック消去を行うための電圧を付与する制御手段とを備えた不揮発性半導体記憶装置において、前記制御手段が、消去対象である前記一部のメモリセルの制御ゲートに前記電荷蓄積層から電子を引き抜くための電圧を与えてサブブロック消去を行う手段と、前記消去対象のメモリセルが消去状態となったか否かを確認するためのサブブロック消去ベリファイリードを行う手段と、前記NANDセルユニット内に、読出し電圧よりも高い閾値を有するオーバープログラムのメモリセルが存在するか否かを確認するためのオーバープログラムベリファイリードを行う手段と、前記サブブロック消去ベリファイリードで前記メモリセルが消去状態となったことが確認されず、且つ前記オーバープログラムメモリセルが存在しない場合には前記サブブロック消去の回数が予め定めた許容回数に達したかどうかを判定し、許容回数に達していない場合には前記サブブロック消去を再実行させ、許容回数に達している場合には消去不能として処理を終了する手段と、前記サブブロック消去ベリファイリードで前記消去対象のメモリセルが消去状態となったときには消去完了として処理を終了する手段と、前記オーバープログラムベリファイリードでオーバープログラムのメモリセルが存在すると判定されたときには消去不能として処理を終了する手段とを備えていることを特徴とする。」

h.「【0021】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図1は、この発明の実施の形態によるNAND型フラッシュメモリの機能ブロック図である。セルアレイ1は、複数の浮遊ゲート型メモリセルをマトリクス配列して構成される。ロウデコーダ(ワード線ドライバを含む)2は、セルアレイ1のブロック選択及びワード線や選択ゲート線の選択駆動を行う。センスアンプ回路3は、セルアレイ1のビット線のデータをセンスする1ページ分のセンスアンプを備えてページバッファを構成する。」
……(中略)……
【0023】
ロジックコントローラ6は、書き込みイネーブル信号/WE、読み出しイネーブル信号/RE、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE等の制御信号に基づいて、読み出し、書き込み及び消去動作の内部タイミング信号を出力する。また、シーケンスコントローラ7は、これらのタイミング信号に基づいてデータ書き込み及び消去のシーケンス制御を行い、データ読み出し動作制御を行う。高電圧発生回路8は、シーケンスコントローラ7により制御されて、データ書き込みや消去に用いられる種々の高電圧を発生する。これらコントローラ6,7及び高電圧発生回路8は、制御手段を構成している。
【0024】
実際のメモリチップ上では、セルアレイ1は、互いに物理的に独立した複数のセルアレイブロックにより構成される。図2は、m個のセルアレイブロックBLKi(i=0?m-1)が配置された例を示している。各セルアレイブロックBLKiは、互いに交差する複数のワード線WLとビット線BLとを有する。ビット線BLは、全セルアレイブロックBLKiにまたがって敷設される。各ワード線WLとビット線BLの交差部にメモリセルMCが配置される。複数個(図の例では16個)の浮遊ゲート型メモリセルMC0?MC15は直列接続されてセルストリングを構成する。セルストリングの一端側セルのソースと共通ソース線CELSRCの間には選択ゲートトランジスタS1が挿入され、他端側セルのドレインとビット線BLとの間には選択ゲートトランジスタS2が挿入されている。一つのセルストリングとその両端に接続された二つの選択トランジスタにより、NANDセルユニットNUが構成されている。
【0025】
各メモリセルMC0?MC15の制御ゲートは、ワード線WL0?WL15に接続され、選択ゲートトランジスタS1,S2の選択ゲートは、それぞれワード線WLと並行に配設された選択ゲート線SGS,SGDに接続されている。一本のワード線WLに沿った複数のメモリセルMCの集合がデータ読み出し及び書き込みの単位である1ページとなる。前述のように、ワード線WL方向に並ぶ複数のNANDセルユニットの集合は、ブロック消去の場合のデータ消去の単位となる。また、サブブロック消去の場合には、1又は複数のページがデータ消去の単位となる。」

i.「【0026】
次に、このように構成されたNAND型フラッシュメモリの書込み、消去、読み出し、及び各種ベリファイリード動作について説明する。
【0027】
(1)メモリセルへのデータ書込み時
図3(a)に、メモリセルへのデータ書込み時のNANDセルユニットNUへの電圧印加条件を示す。なお、ここでは、メモリセルMC1にデータを書き込む例を示している。データ書き込み時には、データを書き込むメモリセルMC1の制御ゲートに高電圧Vｐｐ(=20V程度)を印加し、それ以外のメモリセルMC0,MC2,MC3,…,MCiの制御ゲートには中間電位VｐｐM(=10V程度)を印加する。また、ソース線CELSRC側の選択ゲート線SGSには接地電位を与え、ビット線BL側の選択ゲート線SGDには電源電位Vddを印加する。そして、ビット線BLには、“1”データを維持する場合には中間電位またはVddを印加し、“0”データを書き込む場合には0Vを与える。ソース線CELSRCには、中間電位或いはVddを印加する。
【0028】
ビット線BLの電位は、選択ゲートトランジスタS2及び非選択メモリセルMCi,…,MC2を通して選択メモリセルMC1のドレインまで伝達される。ビット線BLに0Vが与えられた時(書き込みデータがあるとき、すなわち“0”データのとき)、その電位は選択メモリセルMC1のドレインまで伝達されて、選択メモリセルMC1のゲート・ドレイン間に高電界がかかり、ドレイン(基板)から浮遊ゲートに電子がトンネル注入される。これにより、選択メモリセルMC1のしきい値Vｔhは正方向にシフトする。一方、ビット線BLに中間電位が与えられたとき(書き込むべきデータがないとき、すなわち“1”データのとき)は、電子注入が起こらず、従ってしきい値Vｔhは変化せず負に止まる。」

j.「【0032】
(5)サブブロック消去時
図4(a)に、NANDセルのサブブロック消去時の電圧印加条件を示す。ここでは、メモリセルMC0およびMC1を消去する場合を例として示している。サブブロック消去は、選択されたブロックにおいて、消去を行うメモリセルMC0,MC1の制御ゲートに接地電位を与え、消去を行わないメモリセルMC2,…,MCiの制御ゲートを浮遊状態にし、非選択のブロック内の全ての制御ゲート、全てのNANDセルブロック内の全ての選択ゲート、ビット線およびソース線を浮遊状態として、セルのウェルに高電位の消去電位(20V程度)を印加する。これにより、選択されたブロックの消去を行うメモリセルにおいて浮遊ゲートの電子がウェルに放出され、選択された制御ゲート線単位の消去が行われる。このとき、非選択のブロック内の全ての制御ゲート、全てのブロック内の全ての選択ゲート、ビット線およびソース線が、容量結合(例えば、選択ゲート線の場合は、選択ゲートトランジスタのゲート容量と、選択ゲート線の対接地容量との容量結合)によって消去電位近くまで電位が上昇する。」

k.「【0036】
[第1の実施の形態]
図5は、本発明の第1の実施形態に係るサブブロック消去およびそのベリファイリードを示すフローチャートである。
まず、サブブロック消去開始(ｓｔaｒｔ)後、サブブロック消去の行われた回数Nが0に設定され(S1)、サブブロック消去が実行される(S2)。その後、N=1に更新され(S3)、図4(b)に示すサブブロック消去ベリファイリードが実行される(S4)。サブブロック消去ベリファイリードの結果、サブブロック消去が完了(Paｓｓ)していれば、サブブロック消去を終了する(S5)。サブブロック消去が未完了(Fail)であれば、サブブロック消去を繰り返すのがこれまでの方法であった。しかし、この場合には、前述したように、消去すべきセルが未だ消去されていないか、あるいは消去セルが属するNANDセルユニットの中でオーバープログラムセルが存在するか、の2つの可能性が考えられる。
【0037】
そこで、この第1の実施形態では、サブブロック消去ベリファイリード(S4)の結果、サブブロック消去が未完了(Fail)であれば、更に、図4(c)に示したオーバープログラムベリファイリードを行い、サブブロック消去ベリファイ結果がFailになった原因が、消去セルが消去されていないためなのか、それとも、消去セルが属するNANDセルで、消去しないセルの中に、VｔhがVｒeadよりも高いもの(オーバープログラムセル)が存在するためなのかを判定する(S6)。そして、オーバープログラムベリファイリードの結果、Paｓｓであれば、サブブロック消去が未完了であることを意味するので、Nがサブブロック消去の繰り返し回数許容値Nmaｘに達していない場合(S7)、サブブロック消去動作に戻り、上述の動作を繰り返す(S2)。NがNmaｘに達した場合は、サブブロック消去が行えなかった(Fail)という結果を出力し、動作を完了する(S8)。
【0038】
また、オーバープログラムベリファイリード(S6)がFailであれば、消去しないセルの中に、閾値VｔhがVｒeadよりも高いもの(オーバープログラムセル)が存在することを意味するので、これ以上サブブロック消去を行っても、消去が完了しない。したがって、サブブロック消去を行えなかった(Fail)結果を出力し、動作を完了する(S8)。
【0039】
本実施形態の場合、サブブロック消去ベリファイのシーケンスで、オーバープログラムベリファイリードを行うことで、サブロック消去が未完了と判定された原因を解明でき、以降、サブブロック消去が続行できるか否かが判別できる。したがって、過剰に書き込まれた閾値Vｔhの高いメモリセルが存在するか否かを検知することができ、サブブロック消去時間(消去ループ回数)を短縮でき、NAND型フラッシュメモリに高電圧である消去電圧を印加する回数を減らすことができる。この結果、消去するセルが過剰に消去されるのを防ぐことができ、セルの閾値分布を狭くすることができる。」

m.「同フラッシュメモリにおけるメモリセルの構成を示す回路図」(「図面の簡単な説明」)】である図2には、
・ユニットNUは、両端にトランジスタS1及びS2が接続されたメモリセルMC0?MC15から構成されること、
・ユニットNU内においては、前記メモリセルMC0?MC15は、ビット線BL0と前記トランジスタS2との接続点に最も近い位置に前記メモリセルMC15が、前記接続点に最も遠い位置に前記メモリセルMC0が配置されていること、
・前記ユニットNUが行方向に複数配列されて、1つのセルアレイブロックBLKi(i=0?m-1)を構成すること、
・m個の前記セルアレイブロックBLKiが列方向に配置されていること、
が図示されている。

n.「同フラッシュメモリのサブブロック消去、サブブロック消去ベリファイリードおよびオーバープログラムベリファイリード時の電圧印加パターンを示す図」(「図面の簡単な説明」)】である図4のうち、「Sub Block Erase」について図示する図4(a)には、MC0?MCiの(i+1)個のメモリセルのうち、MC0?MC1が「消去するセル」であり、残りのMC02?MCiは「消去しないセル」であることが記載されている。

(2)引用発明
ア.引用例の0020段落の「また、本発明に係る不揮発性半導体記憶装置は、半導体基板上に絶縁膜を介して電荷蓄積層と制御ゲートが積層され、前記電荷蓄積層へ電子が注入された書込み状態と、前記電荷蓄積層から電子が引き抜かれた消去状態とを取り得るメモリセルが行方向および列方向に複数配列されてセルアレイブロックを構成し、行方向に並ぶ複数のメモリセルの制御ゲートがワード線によって共通接続され、列方向に並ぶ複数のメモリセルがNANDセルユニットを構成してビット線に接続されたメモリセルアレイと、」という記載、0024段落の「実際のメモリチップ上では、セルアレイ1は、互いに物理的に独立した複数のセルアレイブロックにより構成される。図2は、m個のセルアレイブロックBLKi(i=0?m-1)が配置された例を示している。各セルアレイブロックBLKiは、互いに交差する複数のワード線WLとビット線BLとを有する。ビット線BLは、全セルアレイブロックBLKiにまたがって敷設される。各ワード線WLとビット線BLの交差部にメモリセルMCが配置される。複数個(図の例では16個)の浮遊ゲート型メモリセルMC0?MC15は直列接続されてセルストリングを構成する。セルストリングの一端側セルのソースと共通ソース線CELSRCの間には選択ゲートトランジスタS1が挿入され、他端側セルのドレインとビット線BLとの間には選択ゲートトランジスタS2が挿入されている。一つのセルストリングとその両端に接続された二つの選択トランジスタにより、NANDセルユニットNUが構成されている。」という記載、及び、図2に記載の、m個のセルアレイブロック「BLK」内のNANDセルユニット「NU」においては、ビット線「BL」の接続点から遠い順に、浮遊ゲート型メモリセル「MC0」、「MC1」……「MC15」が配置されているという配置態様から、引用例には、「メモリセルアレイ1」は、「半導体基板上に絶縁膜を介して電荷蓄積層と制御ゲートが積層され、前記電荷蓄積層へ電子が注入された書込み状態と、前記電荷蓄積層から電子が引き抜かれた消去状態とを取り得る」「浮遊ゲート型メモリセルMC0?MC15」が「行方向および列方向に複数配列」されて「m個のセルアレイブロックBLKi(i=0?m-1)」を構成し、「行方向に並ぶ複数」の「浮遊ゲート型メモリセルMC0?MC15」の「制御ゲート」が「ワード線WL0?WL15」によって「共通接続」され、「列方向に並ぶ複数」の「浮遊ゲート型メモリセルMC0?MC15」により構成される「NANDセルユニットNU」が「ビット線BL」に接続され、前記「NANDセルユニットNU」内においては前記「ビット線BL」の接続点から遠い順に前記「浮遊ゲート型メモリセルMC0?MC15」が配置されていることが記載されている。

イ.引用例の0021段落の「図1は、この発明の実施の形態によるNAND型フラッシュメモリの機能ブロック図である。」という記載、0025段落の「各メモリセルMC0?MC15の制御ゲートは、ワード線WL0?WL15に接続され、選択ゲートトランジスタS1,S2の選択ゲートは、それぞれワード線WLと並行に配設された選択ゲート線SGS,SGDに接続されている。一本のワード線WLに沿った複数のメモリセルMCの集合がデータ読み出し及び書き込みの単位である1ページとなる。」という記載、及び、図2の記載から、引用例の「メモリセルアレイ1」内の「NANDセルユニットNU」の「浮遊ゲート型メモリセルMC0?MC15」のそれぞれは「フラッシュメモリ」の「セル」であり、前記「セルアレイブロックBLKi(i=0?m-1)」は、一本の「ワード線WL」に「制御ゲート」が共通接続される行方向の複数の「浮遊ゲート型メモリセルMC」の集合として複数の「ページ」を有することが記載されている。
したがって、引用例には、「メモリセルアレイ1」内の「NANDセルユニットNU」の「浮遊ゲート型メモリセルMC0?MC15」のそれぞれは、「フラッシュメモリ」「セル」であり、「セルアレイブロックBLKi(i=0?m-1)」は、一本の「ワード線WL」に「制御ゲート」が共通接続される行方向の複数の「浮遊ゲート型メモリセルMC」の集合として、「データ読み出し及び書き込みの単位である」「ページ」を複数個有することが記載されている。

ウ.また、引用例の0023段落に記載の「読み出し、書き込み及び消去動作」は、0025段落の「一本のワード線WLに沿った複数のメモリセルMCの集合がデータ読み出し及び書き込みの単位である1ページとなる。…(中略)…サブブロック消去の場合には、1又は複数のページがデータ消去の単位となる。」という記載を、処理対象セルは外部からのアドレスによって特定されるというメモリ技術における技術常識を参酌して解すれば、「一本のワード線WLに沿った複数のメモリセルMCの集合」である「ページ」をアドレスによって指定することで行われると認められる。
そして、0011段落には「サブブロック消去を用いれば、ワード線WL0?WL3に接続されるメモリセルMC0?MC3のデータを消去する場合、以下のような手順で行うことが出来る。」と、0032段落には「サブブロック消去は、選択されたブロックにおいて、消去を行うメモリセルMC0,MC1の制御ゲートに接地電位を与え、消去を行わないメモリセルMC2,…,MCiの制御ゲートを浮遊状態にし」と記載され、図4(a)に図示されるように、引用例には、「サブブロック消去」の場合、前記「浮遊ゲート型メモリセルMC0?MC15」のうち、MC0?MCj(j=1または3)を「消去を行うメモリセル」とし、MCj+1?MC15を「消去を行わないメモリセル」とすることが記載されている。
してみれば、0032段落の「サブブロック消去は、選択されたブロックにおいて、消去を行うメモリセルMC0,MC1の制御ゲートに接地電位を与え、消去を行わないメモリセルMC2,…,MCiの制御ゲートを浮遊状態にし、非選択のブロック内の全ての制御ゲート、全てのNANDセルブロック内の全ての選択ゲート、ビット線およびソース線を浮遊状態として、セルのウェルに高電位の消去電位(20V程度)を印加する。」という記載と、前記イの、一本の「ワード線WL」に「制御ゲート」が共通接続される行方向の複数の「浮遊ゲート型メモリセルMC」の集合として、「データ読み出し及び書き込みの単位である」「ページ」を複数個有すること、すなわち、前記「ページ」は「ワード線WL」により特定されることから、引用例は、前記「メモリセルアレイ1」において、少なくも1つの「セルアレイブロックBLKi(i=0?m-1)」は、「サブブロック消去」を行う1または複数の「ページ」範囲を指定するアドレスによって選択される「ワード線WL」の群を有することは明らかである。

エ.引用例の0020段落の「このメモリセルアレイに対して前記メモリセルへの書込み、読出し、並びに前記セルアレイブロックの一部のメモリセルを消去するサブブロック消去を行うための電圧を付与する制御手段とを備えた不揮発性半導体記憶装置」という記載、0021段落の「ロウデコーダ(ワード線ドライバを含む)2は、セルアレイ1のブロック選択及びワード線や選択ゲート線の選択駆動を行う。」という記載、0023段落の「ロジックコントローラ6は、書き込みイネーブル信号/WE、読み出しイネーブル信号/RE、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE等の制御信号に基づいて、読み出し、書き込み及び消去動作の内部タイミング信号を出力する。また、シーケンスコントローラ7は、これらのタイミング信号に基づいてデータ書き込み及び消去のシーケンス制御を行い、データ読み出し動作制御を行う。高電圧発生回路8は、シーケンスコントローラ7により制御されて、データ書き込みや消去に用いられる種々の高電圧を発生する。これらコントローラ6,7及び高電圧発生回路8は、制御手段を構成している。」という記載、及び、0032段落の「サブブロック消去は、選択されたブロックにおいて、消去を行うメモリセルMC0,MC1の制御ゲートに接地電位を与え、消去を行わないメモリセルMC2,…,MCiの制御ゲートを浮遊状態にし、非選択のブロック内の全ての制御ゲート、全てのNANDセルブロック内の全ての選択ゲート、ビット線およびソース線を浮遊状態として、セルのウェルに高電位の消去電位(20V程度)を印加する。」という記載から、引用例には、「メモリセルアレイ1」に対して、「浮遊ゲート型メモリセルMC0?MC15」への「書込み、読出し、並びに」前記「セルアレイブロックBLKi(i=0?m-1)」の「一部のメモリセルを消去するサブブロック消去を行うための電圧を付与」する「ロジックコントローラ6」、「シーケンスコントローラ7」及び「高電圧発生回路8」からなる「制御手段」と、「セルアレイ1のブロック選択及びワード線や選択ゲート線の選択駆動を行う」「ロウデコーダ(ワード線ドライバを含む)2」が記載されている。
そして、前記「制御手段」は、0020段落の「消去対象である前記一部のメモリセルの制御ゲートに前記電荷蓄積層から電子を引き抜くための電圧を与えてサブブロック消去を行う」制御手段として備えられている。

オ.引用例の0025段落の「一本のワード線WLに沿った複数のメモリセルMCの集合がデータ読み出し及び書き込みの単位である1ページとなる。…(中略)…サブブロック消去の場合には、1又は複数のページがデータ消去の単位となる。」という記載から、引用例における「サブブロック消去」は、「1又は複数のページ」を「単位」として行われる。そして、前記「1又は複数のページ」は、「ワード線WL0?WL15」の中から所望のものを選択することで特定されることは、明らかである。
また、引用例には、0032段落に記載のとおり「ここでは、メモリセルMC0およびMC1を消去する場合を例として示している。サブブロック消去は、選択されたブロックにおいて、消去を行うメモリセルMC0,MC1の制御ゲートに接地電位を与え、消去を行わないメモリセルMC2,…,MCiの制御ゲートを浮遊状態にし」て行うことが記載されている。すなわち、「サブブロック消去」を行う範囲を、「例として」、ワード線WL0?WL15の中のワード線WL0?WL1に接続された浮遊ゲート型メモリセルMC0?MC1とすることが記載されている。
また、同段落の「消去を行うメモリセルMC0,MC1の制御ゲートに接地電位を与え、消去を行わないメモリセルMC2,…,MCiの制御ゲートを浮遊状態にし、非選択のブロック内の全ての制御ゲート、全てのNANDセルブロック内の全ての選択ゲート、ビット線およびソース線を浮遊状態として、セルのウェルに高電位の消去電位(20V程度)を印加する。これにより、選択されたブロックの消去を行うメモリセルにおいて浮遊ゲートの電子がウェルに放出され、選択された制御ゲート線単位の消去が行われる。このとき、非選択のブロック内の全ての制御ゲート、全てのブロック内の全ての選択ゲート、ビット線およびソース線が、容量結合(例えば、選択ゲート線の場合は、選択ゲートトランジスタのゲート容量と、選択ゲート線の対接地容量との容量結合)によって消去電位近くまで電位が上昇する。」という記載から、引用例には、前記のように、「サブブロック消去」を行う範囲を前記「浮遊ゲート型メモリセルMC0?MC1」とした「場合」には、「ワード線WL0?WL1」に接続された「浮遊ゲート型メモリセルMC0?MC1」を同時に消去する「消去電位(20V程度)」まで「ウェル」にバイアスを印加するとともに、前記「ワード線WL0?WL1」を「接地電位」に駆動する前記「制御手段」及び前記「ロウデコーダ(ワード線ドライバを含む)2」によって、「ワード線WL2?WL15」に結合された「サブブロック消去」を「行わない」「浮遊ゲート型メモリセルMC2?MC15」は、「制御ゲート」は「浮遊状態」にされ、これにより、前記「ワード線WL2?WL15」は「消去電位(20V程度)」まで駆動されることが記載されている。
ここで、0006段落の「メモリセルMCのデータを消去する場合には、図12(a)に示すように、制御ゲート(ワード線)510を接地し、セルのウェル513を消去電圧(例えば20V)に昇圧する。これにより、ソース・ドレイン512のジャンクションは、順方向バイアスになり、昇圧されるので、電荷蓄積層としての浮遊ゲート511とセルのウェル513の間に高電界が印加され、浮遊ゲート511の電子が引き抜かれる。」という記載から、「サブブロック消去」を行わない「浮遊ゲート型メモリセルMC2?MC15」の「制御ゲート」を「浮遊状態」にするのは、「サブブロック消去」を行う「浮遊ゲート型メモリセルMC0?MC1」の「制御ゲート」と同じ状態になって、その電荷蓄積層から電子が引き抜かれて「消去」がなされてしまうことを抑制するためであることは明らかである。
また、前記「ワード線WL2?WL15」は「サブブロック消去」を「行わない」ことを選択した「ワード線」のすべてであり、「ワード線WL0?WL1」は「サブブロック消去」を「行う」ことを選択した「ワード線」のすべてであることも明らかである。

カ.以上のア?オを総合すると、引用例には以下の発明(以下「引用発明」という。)が記載されているものと認められる。

「半導体基板上に絶縁膜を介して電荷蓄積層と制御ゲートが積層され、前記電荷蓄積層へ電子が注入された書込み状態と、前記電荷蓄積層から電子が引き抜かれた消去状態とを取り得る浮遊ゲート型メモリセルMC0?MC15が、行方向および列方向に複数配列されてm個のセルアレイブロックBLKi(i=0?m-1)を構成し、行方向に並ぶ複数の前記浮遊ゲート型メモリセルMC0?MC15の前記制御ゲートがワード線WL0?WL15によって共通接続され、列方向に並ぶ複数の前記浮遊ゲート型メモリセルMC0?MC15により構成されるNANDセルユニットNUがビット線BLに接続され、前記NANDセルユニットNU内においては、前記ビット線BLの接続点から遠い順に前記浮遊ゲート型メモリセルMC0?MC15の順で配置され、前記NANDセルユニットNUの前記浮遊ゲート型メモリセルMC0?MC15のそれぞれはフラッシュメモリセルであり、前記セルアレイブロックBLKi(i=0?m-1)は、一本のワード線WLに前記制御ゲートが共通接続される行方向の複数の浮遊ゲート型メモリセルMCの集合として、データ読み出し及び書き込みの単位であるページを複数個有し、さらに、前記セルアレイブロックBLKi(i=0?m-1)の少なくも1つは、サブブロック消去を行う1または複数のページ範囲を指定するアドレスによって選択されるワード線WLの群を有するメモリセルアレイ1であって、
前記メモリセルアレイ1に対して、前記浮遊ゲート型メモリセルMC0?MC15への書き込み、データ読み出し、並びに、前記セルアレイブロックBLKi(i=0?m-1)の一部のメモリセルを消去するサブブロック消去を行うための電圧を付与するロジックコントローラ6、シーケンスコントローラ7及び高電圧発生回路8からなる制御手段と、
前記メモリセルアレイ1のブロック選択及びワード線や選択ゲート線の選択駆動を行うロウデコーダ(ワード線ドライバを含む)2とを備え、
前記サブブロック消去を行う範囲を前記ワード線WL0?WL15の中のワード線WL0?WL1に接続された浮遊ゲート型メモリセルMC0?MC1とした場合には、前記ワード線WL0?WL1に接続された前記浮遊ゲート型メモリセルMC0?MC1を同時に消去する消去電位(20V程度)までウェルにバイアスを印加するとともに、前記ワード線WL0?WL1を接地電位に駆動する前記制御手段及び前記ロウデコーダ(ワード線ドライバを含む)2によって、ワード線WL2?WL15に結合されたサブブロック消去を行わない浮遊ゲート型メモリセルMC2?MC15は、前記浮遊ゲート型メモリセルMC2?MC15の消去を抑制するために制御ゲートが浮遊状態にされ、これにより、前記ワード線WL2?WL15は前記消去電位(20V程度)まで駆動され、前記ワード線WL2?WL15は前記サブブロック消去を行わないことを選択したワード線のすべてであり、前記ワード線WL0?WL1はサブブロック消去を行うことを選択したワード線のすべてであることを特徴とするNAND型フラッシュメモリである不揮発性半導体記憶装置。」

3.対比
(1)本願発明と引用発明との対比
本願発明と引用発明とを対比する。

ア.引用発明の「複数の前記浮遊ゲート型メモリセルMC0?MC15」で「構成」される「NANDセルユニットNU」は、本願発明の「NANDフラッシュメモリセルストリング」に相当する。
そして、引用発明の「列方向に並ぶ」前記「NANDセルユニットNU」を有する「セルアレイブロックBLKi(i=0?m-1)」は、本願発明の「列として配置されたNANDフラッシュメモリセルストリングの少なくとも1つのブロック」に相当し、したがって、引用発明の「浮遊ゲート型メモリセルMC0?MC15が、行方向および列方向に複数配列されてm個のセルアレイブロックBLKi(i=0?m-1)を構成し」ている「メモリセルアレイ1」は、本願発明の「少なくとも1つのブロックを有するメモリアレイ」に相当する。
したがって、引用発明の「浮遊ゲート型メモリセルMC0?MC15が、行方向および列方向に複数配列されてm個のセルアレイブロックBLKi(i=0?m-1)を構成し」、「列方向に並ぶ複数の前記浮遊ゲート型メモリセルMC0?MC15により構成されるNANDセルユニット」を有する「メモリセルアレイ1」は、本願発明の「列として配置されたNANDフラッシュメモリセルストリングの少なくとも1つのブロックを有するメモリアレイ」に相当する。

イ.引用発明において、「前記NANDセルユニットNUの前記浮遊ゲート型メモリセルMC0?MC15はフラッシュメモリセルであ」ることは、本願発明において、「前記NANDフラッシュメモリセルストリングのそれぞれは、フラッシュメモリセルを有し」ていることに相当する。

ウ.本願明細書には、0056段落に「最終ワード線WL31」及び「第1ワード線WL0」という記載がある。そして、本願発明の「ワード線」とは、本願の請求項1の記載によれば、「少なくとも1つのブロック」における「前記NANDフラッシュメモリセルストリングのそれぞれ」が「有し」ている複数の「フラッシュメモリセル」に、それぞれ「接続」ないし「結合」された複数の信号線である。してみれば、「前記NANDフラッシュメモリセルストリングのそれぞれ」が「有し」ている複数の「フラッシュメモリセル」に「接続」ないし「結合」された複数の信号線のうち、「第1」のものが「第1ワード線」であり、「最終」のものが「最終ワード線」であると解される。
ここで、本願明細書には、0024段落に「各物理ブロックのメモリセルが、図2に示されるようにNANDメモリセルストリングとして構成され、各ページがWL0からWLiの方向に順次プログラムされると仮定する。ただし、WLiは、プログラムすべき最後のワード線である。」と記載され、図2には、ワード線「WL0」は、複数のフラッシュメモリセル22のうち、ビット線「BL0」との接続点から最も遠い位置に配置されたフラッシュメモリセル22に接続されていることが記載されている。
これに対して、引用発明においては、「前記NANDセルユニットNU内においては、前記ビット線BLの接続点から遠い順に前記浮遊ゲート型メモリセルMC0?MC15の順で配置され」ているから、「前記ビット線BLの接続点から」最も「遠い」位置に「配置され」た「前記浮遊ゲート型メモリセルMC0」の「制御ゲート」に接続される引用発明の「ワード線WL0」は、本願発明の「第1ワード線」に相当する。
また、引用発明において、「前記ビット線BLの接続点から」最も近い位置に「配置され」た「前記浮遊ゲート型メモリセル」「MC15」の「制御ゲート」に接続される「ワード線WL15」は、本願発明の「最終ワード線」に相当する。
そして、引用発明の「メモリセルアレイ1」において、「ワード線WL0?WL15」の中の「一本のワード線WLに前記制御ゲートが共通接続される行方向の複数の浮遊ゲート型メモリセルMCの集合として、データ読み出し及び書き込みの単位」である「ページ」は、本願発明の「プログラム可能なページ」に相当する。
そうすると、引用発明の「メモリセルアレイ1」において、「行方向に並ぶ複数の前記浮遊ゲート型メモリセルMC0?MC15の前記制御ゲートがワード線WL0?WL15によって共通接続され」、「前記NANDセルユニットNU内においては、前記ビット線BLの接続点から遠い順に前記浮遊ゲート型メモリセルMC0?MC15の順で配置され」るとともに「前記セルアレイブロックBLKi(i=0?m-1)は、一本のワード線WLに前記制御ゲートが共通接続される行方向の複数の浮遊ゲート型メモリセルMCの集合として、データ読み出し及び書き込みの単位であるページ複数個を有し」ていることと、本願発明において、「前記少なくとも1つのブロックが、第1ワード線から最終ワード線への所定の方向にプログラム可能なページを有し」ていることとは、「前記少なくとも1つのブロックが、第1ワード線から最終ワード線」について「プログラム可能なページを有し」ている点で共通する。

エ.本願発明の「第1ワード線」は、「接続されたフラッシュメモリセルを同時に消去する」ための「ワード線」であるから、本願発明の「第1ワード線の順次セット」とは、「フラッシュメモリセルを同時に消去する」ための「ワード線」の「順次セット」である。
これに対して、引用発明において、「サブブロック消去を行う1または複数のページ範囲を指定するアドレス」を「指定する」ことで「サブブロック消去を行う1または複数のページ範囲」を変更できること、すなわち、前記「サブブロック消去を行う1または複数のページ範囲」は「アドレス」によって「指定」することで動的に構成可能であることは明らかである。
そして、前記「サブブロック消去」を「行う範囲を前記ワード線WL0?WL15の中のワード線WL0?WL1に接続された浮遊ゲート型メモリセルMC0?MC1とした場合」の「ワード線WL0」と、該「ワード線WL0」に引き続く「ワード線」「WL1」のセットは、本願発明における「フラッシュメモリセルを同時に消去する」ための「第1ワード線の順次セット」に相当する。
したがって、引用発明において、「セルアレイブロックBLKi(i=0?m-1)の少なくも1つは、サブブロック消去を行う1または複数のページ範囲を指定するアドレスによって選択されるワード線WLの群を有する」ことと、本願発明において、「前記少なくとも1つのブロックが、開始アドレスによって動的に構成可能な第1ワード線の順次セットを有する」こととは、「前記少なくとも1つのブロックが」、「アドレスによって動的に構成可能な第1ワード線の順次セットを有する」点で共通する。

オ.引用発明において、「前記ワード線WL0?WL1に接続された前記浮遊ゲート型メモリセルMC0?MC1を同時に消去する」という「前記サブブロック消去を行う範囲」を前記「浮遊ゲート型メモリセルMC0?MC1とした場合」の「前記ワード線WL0?WL1」は、本願発明の「同時に消去する」「フラッシュメモリセル」に「接続された」「第1ワード線」に相当する。
また、引用発明の「ウェル」は、本願発明の「基板」に相当し、引用発明の前記「ウェル」に「印加」する「バイアス」である「消去電位(20V程度)」の電圧は、本願発明の前記「基板」にかける「バイアス」である「消去電圧」に相当する。
一方、本願発明においては「前記開始アドレスによってアドレスされた最初に選択されたワード線」は「前記最後の非選択ワード線に隣接する」が、本願の図7aの開示に従うと、前記「最初に選択されたワード線」が「前記最後の非選択ワード線に隣接する」ためには、複数の「ワード線」のうちの「第1」の「ワード線」である「第1ワード線」は「非選択ワード線」でなければならない。
そうすると、引用発明において、「前記サブブロック消去を行う範囲を前記ワード線WL0?WL15の中のワード線WL0?WL1に接続された浮遊ゲート型メモリセルMC0?MC1とした場合」に前記「ワード線WL0」を「駆動」する電圧である「接地電位」の電圧と、前記「第1ワード線」の「駆動」電圧である「第1電圧」とは、「電圧」である点で共通する。
したがって、引用発明の「前記ワード線WL0?WL1に接続された前記浮遊ゲート型メモリセルMC0?MC1を同時に消去する消去電位(20V程度)までウェルにバイアスを印加するとともに、前記ワード線WL0?WL1を接地電位に駆動する前記制御手段及び前記ロウデコーダ(ワード線ドライバを含む)2」と、本願発明の「第1ワード線に接続されたフラッシュメモリセルを同時に消去する消去電圧まで基板にバイアスがかけられたときに、前記第1ワード線を第1電圧まで駆動する行回路」とは、「第1ワード線に接続されたフラッシュメモリセルを同時に消去する消去電圧まで基板にバイアスがかけられたときに、前記第1ワード線」を「電圧まで駆動する行回路」である点で共通する。

カ.本願発明の「第2ワード線」は、当該「第2ワード線」に「結合された前記フラッシュメモリセルの消去」が「抑制」される「ワード線」である。したがって、引用発明の「サブブロック消去を行わない浮遊ゲート型メモリセルMC2?MC15」に「結合された」「ワード線WL2?WL15」は、本願発明の「第2ワード線」に相当する。
そして、引用発明の「サブブロック消去を行わない浮遊ゲート型メモリセルMC2?MC15」が「結合され」る前記「ワード線WL2?WL15」が「駆動され」る「前記消去電位(20V程度)」の電圧は、本願発明の「結合された前記フラッシュメモリセルの消去」が「抑制」される「前記第2ワード線」の「駆動」電圧である「第2電圧」に相当する。
よって、引用発明において「前記制御手段及び前記ロウデコーダ(ワード線ドライバを含む)2によって、ワード線WL2?WL15に結合されたサブブロック消去を行わない浮遊ゲート型メモリセルMC2?MC15は、前記浮遊ゲート型メモリセルMC2?MC15の消去を抑制するために制御ゲートが浮遊状態にされ、これにより、前記ワード線WL2?WL15は前記消去電位(20V程度)まで駆動され」ることは、本願発明において前記「行回路が、第2ワード線に結合された前記フラッシュメモリセルの消去を抑制するために前記第2ワード線を第2電圧まで駆動」することに相当する。

キ.引用発明において、「前記ワード線WL2?WL15は前記サブブロック消去を行わないことを選択したワード線のすべてであ」る。すなわち、「前記ワード線WL2?WL15は前記サブブロック消去」を行うことを「選択」しなかった「ワード線」である。
これに対して、本願発明の「非選択ワード線」とは、「結合された前記フラッシュメモリセルの消去を抑制するため」の「第2ワード線」に含まれるから、「前記フラッシュメモリセルの消去」を行うことを「選択」しなかった「ワード線」であると解される。
そうすると、引用発明の「前記サブブロック消去」を行うことを「選択」しなかった「ワード線」のうち、「前記ワード線WL2」は本願発明の「最初の非選択ワード線」に相当し、「前記ワード線」「WL15」は本願発明の「最後の非選択ワード線」に相当する。
したがって、引用発明において、「前記ワード線WL2?WL15は非選択ワード線のすべてであ」ること、すなわち、「前記ワード線WL2」から「前記ワード線」「WL15」の「すべて」の「ワード線WL」が「非選択ワード線」であることは、本願発明において、「前記第2ワード線が、最初の非選択ワード線から最後の非選択ワード線までを含」むことに相当する。

ク.引用発明において、「前記ワード線WL0?WL1はサブブロック消去を行うことを選択したワード線のすべてである」。そして、「前記ワード線WL0」は「前記ワード線WL0?WL1」の中の最初の「ワード線WL」である。
これに対して、本願発明の「第1ワード線」は、前記エで指摘したとおり、「接続されたフラッシュメモリセルを同時に消去する」ための「ワード線」である。
したがって、引用発明の「サブブロック消去を行うことを選択したワード線」における「前記ワード線WL0」と、本願発明の「前記第1ワード線」に含まれる「最初に選択されたワード線」とは、「前記第1ワード線」に含まれる「最初」の「ワード線」である点で共通する。
また、引用発明の「前記ワード線」「WL1」は「前記ワード線WL0?WL1」における最後の「ワード線WL」であるから、「前記ワード線WL1」と、本願発明の「前記第1ワード線」に含まれる「最後に選択されたワード線」とは、「前記第1ワード線」に含まれる「最後」の「ワード線」である点で共通する。
以上から、引用発明において、「サブブロック消去を行う1または複数のページ範囲を指定するアドレスによって選択されるワード線WLの群」である「前記ワード線WL0?WL1」が「サブブロック消去を行うことを選択したワード線のすべてである」ことと、本願発明において、「前記第1ワード線が、前記最後の非選択ワード線に隣接する前記開始アドレスによってアドレスされた最初に選択されたワード線から、最後に選択されたワード線までを含む」こととは、「前記第1ワード線」が「アドレスによってアドレスされた最初」の「ワード線から、最後」の「ワード線までを含む」点で共通する。

ケ.引用発明の「NAND型フラッシュメモリである不揮発性半導体記憶装置」は、本願発明の「フラッシュメモリ装置」に相当する。

(2)一致点と相違点
以上を総合すると、本願発明と引用発明とは、以下の点で一致するとともに、以下の各点で相違する。

(一致点)
「列として配置されたNANDフラッシュメモリセルストリングの少なくとも1つのブロックを有するメモリアレイであって、前記NANDフラッシュメモリセルストリングのそれぞれは、フラッシュメモリセルを有し、前記少なくとも1つのブロックが、第1ワード線から最終ワード線についてプログラム可能なページを有し、さらに、前記少なくとも1つのブロックが、アドレスによって動的に構成可能な第1ワード線の順次セットを有するメモリアレイと、
第1ワード線に接続されたフラッシュメモリセルを同時に消去する消去電圧まで基板にバイアスがかけられたときに、前記第1ワード線を電圧まで駆動する行回路であって、行回路が、第2ワード線に結合された前記フラッシュメモリセルの消去を抑制するために前記第2ワード線を第2電圧まで駆動し、前記第2ワード線が、最初の非選択ワード線から最後の非選択ワード線までを含み、前記第1ワード線が、アドレスによってアドレスされた最初のワード線から、最後のワード線までを含む行回路と
を備えるフラッシュメモリ装置。」

(相違点1)
本願発明は「第1ワード線から最終ワード線への所定の方向にプログラム可能なページを有し」ているのに対して、引用発明の「ワード線WL0?WL15」のなかの「一本のワード線WLに前記制御ゲートが共通接続される行方向の複数の浮遊ゲート型メモリセルMCの集合として、データ読み出し及び書き込みの単位である複数のページ」は、「書き込み」動作の方向性を有するかどうか不明である点。

(相違点2)
本願発明は「第1ワード線の順次セット」は「開始アドレス」によって「動的に構成可能」であるのに対して、引用発明は「サブブロック消去」を行う「ワード線WLの群」は「1または複数のページ範囲を指定するアドレスによって選択され」、「前記サブブロック消去を行う範囲を前記ワード線WL0?WL15の中のワード線WL0?WL1に接続された浮遊ゲート型メモリセルMC0?MC1とした」点。

(相違点3)
本願発明は「非選択ワード線」である「前記第1ワード線を第1電圧まで駆動する」のに対して、引用発明は「前記サブブロック消去を行う範囲を前記ワード線WL0?WL15の中のワード線WL0?WL1に接続された浮遊ゲート型メモリセルMC0?MC1とした場合」は「ワード線WL0」を「接地電位」の電圧に「駆動」する点。

(相違点4)
本願発明においては、「最初に選択されたワード線」は「前記最後の非選択ワード線に隣接する」のに対して、引用発明においては、「サブブロック消去を行うことを選択」した「ワード線WL0」は「前記ワード線」「WL15」に隣接していない点。

(相違点5)
本願発明の「最初に選択されたワード線」は「前記開始アドレスによってアドレスされ」るのに対して、引用発明の「ワード線WLの群」は「サブブロック消去を行う1または複数のページ範囲を指定するアドレスによって選択される」点。

(相違点6)
本願発明は「最初に選択された」ワード線から「最後に選択された」ワード線までを含むのに対して、引用発明の「ワード線WLの群」は「アドレスによって選択される」際の前記「選択」に順番があるかどうか不明である点。

4.相違点1?6について当審の判断
(1)相違点1について
ア.NAND型フラッシュメモリ等のNAND型の不揮発性メモリにおいては、書き込み処理は、ビット線から遠いメモリセルから、ビット線から近いメモリセルに向かう方向で行われることは、以下に示す周知例1?3に記載されるように、きわめて周知な常套手段にすぎない。

イ.したがって、引用発明において、「一本のワード線WLに前記制御ゲートが共通接続される行方向の複数の浮遊ゲート型メモリセルMCの集合」である複数の「ページ」に対する「書き込み」の処理を、「前記ビット線BLの接続点」から最も「遠い」位置に「配置され」た「前記浮遊ゲート型メモリセルMC0」に接続された「ワード線WL0」から、「前記ビット線BLの接続点」から最も近い位置に「配置され」た「前記浮遊ゲート型メモリセル」「MC15」に接続された「ワード線」「WL15」に向かう方向で実行することは、当業者であれば当然になし得たものと認められる。

ウ.周知例1:特開平02-177097号公報
本願の出願日前であって、その優先日よりも前に日本国内において頒布された刊行物である特開平02-177097号公報(平成2年7月10日出願公開)には、「不揮発性半導体メモリ装置」(発明の名称)に関して、次の記載がある。
a.「(従来の技術)
E2PROMの分野で、浮遊ゲートと制御ゲートを持つMOSトランジスタ構造のメモリセルが広く知られている。このE2PROMのメモリアレイは、互いに交差する行線と列線の各交点位置にメモリセルを配置して構成される。実際のパターン上では、二つのメモリセルのドレインを共通にしてここに列線が接続されるようにしてセル占有面積をできる限り小さいものとしている。しかしこれでも、二つのメモリセルの共通ドレイン毎に列線とのコンタクト部を必要とし、このコンタクト部がセル占有面積の大きい部分を占めている。
これを解決する有望なものとして本出願人は、先にNANDセル構成のE2PROMを提案している(特願昭62-233944号)。このNANDセルは、浮遊ゲートと制御ゲートを有するメモリセルを、ソース、ドレインを共用する形で複数個直接接続して構成される。NANDセルはマトリクス配列されて、その一端側のドレインはビット線に接続され、各メモリセルの制御ゲートはワード線に接続される。このNANDセルのデータ消去および書込み動作は、浮遊ゲートとドレイン層または基板間の電子のトンネリングを利用する。具体的に消去/書込みの動作を説明する。…データ書込みは、NANDセルのうちビット線から遠い方のメモリセルから順に行なう。このとき、ビット線には例えば23Vの“H”レベル電位が与えられ、選択されたメモリセルにつながるワード線に0Vが与えられ、非選択ワード線には23Vの“H”レベル電位が与えられる。」(第2頁上左欄第8行?同頁下左欄第5行)

エ.周知例2:特開平07-226093号公報
本願の出願日前であって、その優先日よりも前に日本国内において頒布された刊行物である特開平07-226093号公報(平成7年8月22日出願公開)には、「半導体集積回路装置」(発明の名称)に関して、次の記載がある。
a.「【0002】
【従来の技術】EEPROMの中で高集積化が可能なものとして、メモリセルを複数個直列接続したNANDセル型のEEPROMが知られている。このEEPROMにおいて、一つのメモリセルは図16に示すように、半導体基板90にソース91とドレイン92を形成し、さらに基板90上に絶縁膜を介して浮遊ゲート93と制御ゲート94を積層したMOSFET構造を有し、さらに図17に示すように、複数個のメモリセル95が隣接するもの同士でそのソース、ドレインを共用する形で直列接続されてNANDセルを構成する。NANDセルの一端側ドレインは選択ゲート96を介してビット線BLに接続され、他端側ソースはやはり選択ゲート97を介して共通ソース線Sに接続される。そして、このようなメモリセルが複数個マトリクス状に配列されてEEPROMが構成され、各メモリセルの制御ゲートは行方向に連続的に配設されてワード線WLとなる。
【0003】このようなNANDセル型のEEPROMの動作は次の通りである。データの書き込みは、ビット線から遠い方のメモリセルから順次行われる。メモリセルがnチャネルの場合を説明すると、選択されたメモリセルの制御ゲートには昇圧された書き込み電圧VPP(20V程度)が印加され、これよりビット線側にある非選択メモリセルの制御ゲート及び選択ゲートには中間電圧VM (10V程度)が印加され、ビット線にはデータに応じて0V(例えばデータ“0”)または中間電圧VM (例えばデータ“1”)が印加される。このとき、ビット線の電圧は非選択メモリセルを転送されて選択メモリセルのドレインまで伝わる。書き込みデータが“0”のときは、選択メモリセルの浮遊ゲートとドレインとの間に高電界が加わり、ドレインから浮遊ゲートに電子がトンネル注入されて、しきい値が正方向に移動する。書き込みデータが“1”のときにはしきい値は変化しない。」

オ.周知例3:特開平09-153292号公報
本願の出願日前であって、その優先日よりも前に日本国内において頒布された刊行物である特開平09-153292号公報(平成9年6月10日出願公開)には、「不揮発性半導体記憶装置」(発明の名称)に関して、次の記載がある。
a.「【0032】前述のように、NAND型のフラッシュメモリでは書込(プログラム)動作時に、メモリセルトランジスタのしきい値電圧を0Vから読出時の電源電圧(ここでは5V)の間に制御する必要がある。このため、プログラムの順序は、縦積みのメモリセルトランジスタの内ビット線より遠い方から近い方に向けて行なわれるのが普通である。その理由は、プログラム完了後にはメモリセルのしきい値電圧が出力“0”および“L”にそれぞれ相当するものの両方が混在してしまい、ビット線に近い方からプログラムを行なった場合ビット線から印加するプログラム電圧(0Vもしくは7V)の伝わり方が異なってしまうからである。したがって、例えばコマンド入力時等に外部からセクタのアドレスを入力した場合、そのセクタからビット線に近いセクタは全て消去を行なうというプログラム消去モードは実用的である。この場合、例えば、図1のブロック1のコントロールゲート線CG12に相当するアドレスを入力して、コントロールゲート線CG12とCG11を消去する。」

(2)相違点2?6について
ア.本願発明においては、「第1ワード線に接続されたフラッシュメモリセル」は「同時に消去」される。
したがって、本願発明の「消去」動作において、「最初に選択されたワード線」に接続された前記「フラッシュメモリセル」と、「最後に選択されたワード線」に接続された前記「フラッシュメモリセル」とで、時間的または制御上の違いがあるわけではない。
ここで、本願発明において、前記「第1ワード線」は、「同時に消去する」対象の「フラッシュメモリセル」に「接続された」ワード線である。
そうすると、本願発明の「最初に選択されたワード線」と「最後に選択されたワード線」とは、「同時に消去」する「フラッシュメモリセル」に「接続」された「第1ワード線」を決定するための「ワード線」の「選択」において、「最初に選択された」か「最後に選択された」かというだけのものであると認められる。
そして、本願発明の前記「最初に選択されたワード線」は、「前記開始アドレスによってアドレスされた最初に選択されたワード線」であるから、言い換えれば、「前記開始アドレス」は、前記「最初に選択されたワード線」を「選択」するための「アドレス」である。

イ.さて、引用発明は「前記サブブロック消去を行う範囲」を「前記ワード線WL0?WL15の中のワード線WL0?WL1に接続された浮遊ゲート型メモリセルMC0?MC1とした場合」として設定している。しかし、これは、引用例の0032段落に「メモリセルMC0およびMC1を消去する場合を例として示す。」と記載されるように、あくまで一つの「例」であり「場合」である。
また、引用発明においては、「サブブロック消去」を行う「ワード線WLの群」は「1または複数のページ範囲を指定するアドレスによって選択される」ものである。
したがって、引用発明において、前記「サブブロック消去を行う1または複数のページ範囲を指定するアドレスによって選択されるワード線WLの群」は、「指定するアドレス」によって任意に選択できることは、自明である。

ウ.一方、引用例には、0011段落には「ワード線WL0?WL3に接続されるメモリセルMC0?MC3のデータを消去(サブブロック消去)する。」と記載されており、そうすると、引用発明において「前記サブブロック消去を行う範囲」が「ワード線WL0?WL1に接続された浮遊ゲート型メモリセルMC0?MC1とした場合」であることと併せて考えれば、第2.2(2)のウで指摘したように、引用例には、「サブブロック消去」の場合、「浮遊ゲート型メモリセルMC0?MC15」のうち、MC0?MCj(j=1または3)を「消去を行うメモリセル」とすることが記載されている。
すなわち、引用例には、「ワード線WL0」に接続されて「前記ビット線BLの接続点から」最も「遠い」位置に「配置され」た「前記浮遊ゲート型メモリセルMC0」と、これに連続する任意の個数の「ワード線」に接続されている、連続する任意の個数の「ページ」に属する「浮遊ゲート型メモリセル」を、「サブブロック消去」の対象にするという技術思想が開示されていると認められる。

エ.ここで、NAND型フラッシュメモリにおいて、「前記サブブロック消去を行う範囲」を、「前記ビット線BLの接続点から」最も近い位置に配置された「浮遊ゲート型メモリセル」と、これに連続して配置された「浮遊ゲート型メモリセル」とからなる、複数の「浮遊ゲート型メモリセル」とすることは、前記周知例3に記載されるように、本願の優先日において既に周知技術であった。

オ.してみれば、引用発明において、「前記サブブロック消去を行う範囲」を、「前記ワード線WL0?WL15の中のワード線WL0?WL1に接続」された「前記ビット線BLの接続点から」最も「遠い」位置に配置された「前記浮遊ゲート型メモリセルMC0」と「浮遊ゲート型メモリセル」「MC1」とすることに代えて、「前記ワード線WL0?WL15の中」の「ワード線WL15」に「接続」されて「前記ビット線BLの接続点から」最も近い位置に配置された「前記浮遊ゲート型メモリセルMC15」と、これに連続して配置された任意の個数の「浮遊ゲート型メモリセル」とからなる、連続する複数の「浮遊ゲート型メモリセル」にすることは、当業者であれば適宜なし得たことと認められる。

カ.このとき、「サブブロック消去を行う1または複数のページ範囲を指定するアドレスによって選択されるワード線WLの群」は、前記「ワード線WL15」から、「サブブロック消去を行う」ことが選択された「浮遊ゲート型メモリセル」のうち「前記ビット線BLの接続点から」最も「遠い」位置に配置された前記「浮遊ゲート型メモリセル」に接続された「ワード線」までの、複数の「ワード線」となる。
そして、引用発明において、複数の「ワード線」を区別する記号である「WL」i(i=0?15)を、「前記ビット線BLの接続点から遠い」位置に配置された「浮遊ゲート型メモリセル」に接続された「ワード線」ほど小さく設定していることを考えれば、「サブブロック消去」を行う「ワード線WLの群」を「1または複数のページ範囲を指定するアドレスによって選択」するに際して、前記「ワード線WL」を前記「WL」iの昇順で「選択」することは普通になされると認められるから、前記「WL」iの値が最も小さい、「前記ビット線BLの接続点から」最も「遠い」位置に配置された前記「浮遊ゲート型メモリセル」に接続された「ワード線」を最初に「選択」し、「前記ビット線BLの接続点から」最も近い位置に配置された前記「浮遊ゲート型メモリセル」に接続された「ワード線WL15」を最後に「選択」することは、当業者が適宜なし得たことと認められる。

キ.引用発明において、前記オのように、「前記サブブロック消去を行う範囲」を、「ワード線WL15」に「接続」された「前記ビット線BLの接続点から」最も近い位置に配置された「前記浮遊ゲート型メモリセルMC15」と、これに連続して配置された任意の個数の「浮遊ゲート型メモリセル」とからなる連続する複数の「浮遊ゲート型メモリセル」にするとき、「前記サブブロック消去を行う範囲」は、「ワード線WL15」に「接続」された「前記ビット線BLの接続点から」最も近い位置に配置された「前記浮遊ゲート型メモリセルMC15」と、「前記サブブロック消去」が行われるもののうち「前記ビット線BLの接続点から」最も「遠い」位置に配置された前記「浮遊ゲート型メモリセル」とにより決まる。
しかし、前記「ワード線WL15」に「接続」された「前記ビット線BLの接続点から」最も近い位置に「配置」された「前記浮遊ゲート型メモリセルMC15」は、「前記サブブロック消去」は行われるものの、その「配置」位置は固定されている。
したがって、上記のように、「前記サブブロック消去を行う範囲」を、「ワード線WL15」に「接続」された「前記ビット線BLの接続点から」最も近い位置に配置された「前記浮遊ゲート型メモリセルMC15」と、これに連続して配置された任意の個数の「浮遊ゲート型メモリセル」とからなる連続する複数の「浮遊ゲート型メモリセル」にするとき、「前記サブブロック消去を行う範囲」は、「前記サブブロック消去」を行う「ワード線WLの群」のうち、「前記ビット線BLの接続点から」最も「遠い」位置に配置された前記「浮遊ゲート型メモリセル」に接続された「ワード線」を「選択」する「アドレス」によって、動的に決まることは明らかである。

また、このとき、
前記最初に「選択」した「前記ビット線BLの接続点から」最も「遠い」位置に配置された前記「浮遊ゲート型メモリセル」に接続された「ワード線」は、「サブブロック消去」を行わない「範囲」の「ワード線」のうち、前記「WL」iの値が最も大きく「ワード線WL0」から数えて最後となる「ワード線」に隣接することとなる。
そして、前記最初に「選択」された「ワード線」は、「サブブロック消去」を行うもののうち「前記ビット線BLの接続点から」最も「遠い」位置に配置された前記「浮遊ゲート型メモリセル」に接続された「ワード線」を「選択」する「アドレス」によって「アドレス」されることになる。
さらに、「ワード線WL0」については、「サブブロック消去」が行われないから、「サブブロック消去」を行わない「ワード線」を駆動する電圧である、「前記消去電位(20V程度)」の電圧で「駆動され」ることとなるものである。

ク.以上をまとめると、引用発明において、
「前記サブブロック消去を行う範囲」を、「前記ワード線WL0?WL15の中」の「ワード線WL15」に「接続」された「前記ビット線BLの接続点から」最も近い位置に配置された「前記浮遊ゲート型メモリセルMC15」と、これに連続して配置された任意の個数の「浮遊ゲート型メモリセル」とからなる、連続する複数の「浮遊ゲート型メモリセル」にし、このとき、「サブブロック消去」を行う「ワード線WLの群」を「1または複数のページ範囲を指定するアドレスによって選択」するに際して、「前記ビット線BLの接続点から」最も「遠い」位置に配置された前記「浮遊ゲート型メモリセル」に接続された「ワード線」を最初に「選択」し、「前記ビット線BLの接続点から」最も近い位置に配置された前記「浮遊ゲート型メモリセル」に接続された「ワード線WL15」を最後に「選択」することは、当業者であれば、適宜なし得たことであると認められる。
そして、このとき、必然的に、
・「前記サブブロック消去」を行う「ワード線WLの群」として前記最初に「選択」した、「前記ビット線BLの接続点から」最も「遠い」位置に配置された前記「浮遊ゲート型メモリセル」に接続された「ワード線」を「選択」する「アドレス」によって、「サブブロック消去」を行う「ワード線の群」を動的に特定できることは明らかであり、
・前記最初に「選択」した「前記ビット線BLの接続点から」最も「遠い」位置に配置された前記「浮遊ゲート型メモリセル」に接続された「ワード線」は、「サブブロック消去」を行わない「範囲」の「ワード線」のうち、前記「WL」iの値が最も大きく「ワード線WL0」から数えて最後の「ワード線」に隣接することとなり、
・前記最初に「選択」された「ワード線」は、「サブブロック消去」を行うもののうち「前記ビット線BLの接続点から」最も「遠い」位置に配置された前記「浮遊ゲート型メモリセル」に接続された「ワード線」を「選択」する「アドレス」によって「アドレス」されることになり、
・「ワード線WL0」は「サブブロック消去」が行われないから、「サブブロック消去」を行わない「ワード線」を駆動する電圧である、「前記消去電位(20V程度)」の電圧で「駆動され」ることとなる、
ものである。

ケ.周知例3:特開平09-153292号公報
前記周知例3には、次の記載がある。
a.「【0032】前述のように、NAND型のフラッシュメモリでは書込(プログラム)動作時に、メモリセルトランジスタのしきい値電圧を0Vから読出時の電源電圧(ここでは5V)の間に制御する必要がある。このため、プログラムの順序は、縦積みのメモリセルトランジスタの内ビット線より遠い方から近い方に向けて行なわれるのが普通である。その理由は、プログラム完了後にはメモリセルのしきい値電圧が出力“0”および“L”にそれぞれ相当するものの両方が混在してしまい、ビット線に近い方からプログラムを行なった場合ビット線から印加するプログラム電圧(0Vもしくは7V)の伝わり方が異なってしまうからである。したがって、例えばコマンド入力時等に外部からセクタのアドレスを入力した場合、そのセクタからビット線に近いセクタは全て消去を行なうというプログラム消去モードは実用的である。この場合、例えば、図1のブロック1のコントロールゲート線CG12に相当するアドレスを入力して、コントロールゲート線CG12とCG11を消去する。」

(3)以上検討したとおり、相違点1?6は、常套手段及び周知技術を勘案すれば、当業者であれば引用発明から容易に想到し得た範囲に含まれる程度のものである。
したがって、本願発明は、引用発明、常套手段及び周知技術に基づいて当業者が容易に発明をすることができたものである。


第3.むすび
以上のとおり、本願発明は、引用例に記載された発明、常套手段及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。
したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。

よって、結論のとおり審決する。
 
審理終結日 2014-01-09 
結審通知日 2014-01-14 
審決日 2014-01-27 
出願番号 特願2009-552034(P2009-552034)
審決分類 P 1 8・ 121- Z (G11C)
最終処分 不成立  
前審関与審査官 園田 康弘  
特許庁審判長 鈴木 匡明
特許庁審判官 西脇 博志
近藤 幸浩
発明の名称 フラッシュメモリ向け部分ブロック消去アーキテクチャ  
代理人 渡邊 隆  
代理人 木内 敬二  
代理人 志賀 正武  
代理人 村山 靖彦  

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