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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
管理番号 1299059
審判番号 不服2014-8437  
総通号数 185 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2015-05-29 
種別 拒絶査定不服の審決 
審判請求日 2014-05-07 
確定日 2015-03-23 
事件の表示 特願2012- 90466「半導体装置およびその製造方法」拒絶査定不服審判事件〔平成24年 8月16日出願公開、特開2012-156544〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本願は、平成17年4月22日に出願した特願2005-125496号の一部を平成24年4月11日に新たな特許出願としたものであって、平成25年9月24日付けの拒絶理由通知に対して、同年11月22日に手続補正がなされるとともに意見書が提出されたが、平成26年2月3日付けで拒絶査定がなされ、それに対して、同年5月7日に拒絶査定不服審判請求がなされるとともに、同日に手続補正がなされたものである。

2.補正の却下の決定
【補正の却下の決定の結論】
平成26年5月7日になされた手続補正を却下する。

【理由】
(1)補正の内容
平成26年5月7日になされた手続補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1及び7を、補正後の特許請求の範囲の請求項1及び7に補正するとともに、明細書を補正するものであり、補正前後の請求項1及び7は、以下のとおりである。

(補正前)
「【請求項1】
MOSFETまたはIGBTを構成する半導体装置であって、
ドレイン領域として機能する、第1導電型のSiC半導体基板と、
このSiC半導体基板上に間隔を開けて形成され、前記第1導電型とは異なる第2導電型の複数のウエルと、
隣り合う前記ウエル間に前記第1導電型の不純物を導入して形成され、前記ウエルの縁部と重なり、前記SiC半導体基板よりも不純物濃度が高い前記第1導電型の第1不純物拡散層と、
各ウエル内において前記第1不純物拡散層とは所定の間隔を開けた領域に前記第1導電型の不純物を導入して形成されたソース拡散領域と、
前記ウエル内において前記ソース拡散領域と重なり、かつ前記ソース拡散領域から前記第1不純物拡散層側にはみ出して形成され、前記SiC半導体基板よりも不純物濃度が高い前記第1導電型の第2不純物拡散層と、
前記ソース拡散領域の内方の領域に形成され、前記ウエルの配線接続のために前記第2導電型とされた第2導電型層と
を含み、
前記第2不純物拡散層が、前記ソース拡散領域よりも層厚が薄く、前記SiC半導体基板上の至るところで前記第1不純物拡散層から一定の距離だけ離れており、
前記第1不純物拡散層および前記第2不純物拡散層の間の前記ウエル内にチャネル領域が設けられ、前記チャネル領域上にゲート絶縁膜を介してゲート電極が配置されており、
前記ゲート電極を覆う層間絶縁膜が設けられており、
前記層間絶縁膜および前記ゲート絶縁膜には、前記第2導電型層、当該第2導電型層の周囲の前記ソース拡散領域の一部、および前記第2不純物拡散層の一部を露出させるためのコンタクト孔が形成されており、このコンタクト孔の底部に設けられたコンタクトメタルと前記第2導電型層、前記ソース拡散領域および前記第2不純物拡散層とが電気的に接続されている、
半導体装置。」

「【請求項7】
MOSFETまたはIGBTを構成する半導体装置を製造する方法であって、
ドレイン領域となる第1導電型のSiC半導体基板上に、前記第1導電型とは異なる第2導電型の複数のウエルを間隔を開けて形成する工程と、
各ウエル内に前記第2導電型の不純物を導入して第2導電型層を形成する工程と、
各ウエル内に前記第1導電型の不純物を導入して、前記第2導電型層の外方の領域に前記第1導電型のソース拡散領域を形成する工程と、
隣り合う前記ウエル間に前記第1導電型の不純物を導入して前記SiC半導体基板よりも不純物濃度の高い第1導電型の第1不純物拡散層を形成する工程と、
前記ウエル内に前記第1導電型の不純物を導入して、前記ウエル内において前記ソース拡散領域と重なり、かつ前記ソース拡散領域から前記第1不純物拡散層側にはみ出し、前記SiC半導体基板よりも不純物濃度が高い前記第1導電型の第2不純物拡散層を形成する工程と、
前記第1不純物拡散層および前記第2不純物拡散層の間の前記ウエル内の領域であるチャネル領域上にゲート絶縁膜を介してゲート電極を配置する工程と、
前記第2導電型層、前記ソース拡散領域および前記第2不純物拡散層に電気的に接続されるようにコンタクトメタルを形成する工程と、
前記ゲート電極を覆い、前記コンタクトメタルの上方領域にコンタクト孔を有する層間絶縁膜を形成する工程と
を含み、
前記第2不純物拡散層の層厚が、前記ソース拡散領域の層厚よりも薄くなるように、前記第2不純物拡散層および前記ソース拡散領域が形成され、
前記第1不純物拡散層および前記第2不純物拡散層が、前記SiC半導体基板上の至るところで前記第2不純物拡散層が前記第1不純物拡散層から一定の距離だけ離れているように形成される、
半導体装置の製造方法。」

(補正後)
「【請求項1】
MOSFETまたはIGBTを構成する半導体装置であって、
ドレイン領域として機能する、第1導電型のSiC半導体基板と、
このSiC半導体基板上に間隔を開けて形成され、前記第1導電型とは異なる第2導電型の複数のウエルと、
隣り合う前記ウエル間に前記第1導電型の不純物を導入して形成され、前記ウエルの縁部と重なり、前記SiC半導体基板よりも不純物濃度が高い前記第1導電型の第1不純物拡散層と、
各ウエル内において前記第1不純物拡散層とは所定の間隔を開けた領域に前記第1導電型の不純物を導入して形成されたソース拡散領域と、
前記ウエル内において前記ソース拡散領域と重なり、かつ前記ソース拡散領域から前記第1不純物拡散層側にはみ出して形成され、前記SiC半導体基板よりも不純物濃度が高い前記第1導電型の第2不純物拡散層と、
前記ソース拡散領域の内方の領域に形成され、前記ウエルの配線接続のために前記第2導電型とされた第2導電型層と
を含み、
前記第2不純物拡散層が、前記ソース拡散領域よりも層厚が薄く、前記SiC半導体基板上の至るところで前記第1不純物拡散層から一定の距離だけ離れており、
前記第1不純物拡散層および前記第2不純物拡散層の間の前記ウエル内にチャネル領域が設けられ、前記チャネル領域上にゲート絶縁膜を介してゲート電極が配置されており、
前記ゲート電極を覆う層間絶縁膜が設けられており、
前記層間絶縁膜および前記ゲート絶縁膜には、前記第2導電型層、当該第2導電型層の周囲の前記ソース拡散領域の一部、および前記第2不純物拡散層の一部を露出させるためのコンタクト孔が形成されており、このコンタクト孔の底部に設けられたコンタクトメタルと前記第2導電型層、前記ソース拡散領域および前記第2不純物拡散層とが直接電気的に接続されている、
半導体装置。」

「【請求項7】
MOSFETまたはIGBTを構成する半導体装置を製造する方法であって、
ドレイン領域となる第1導電型のSiC半導体基板上に、前記第1導電型とは異なる第2導電型の複数のウエルを間隔を開けて形成する工程と、
各ウエル内に前記第2導電型の不純物を導入して第2導電型層を形成する工程と、
各ウエル内に前記第1導電型の不純物を導入して、前記第2導電型層の外方の領域に前記第1導電型のソース拡散領域を形成する工程と、
隣り合う前記ウエル間に前記第1導電型の不純物を導入して前記SiC半導体基板よりも不純物濃度の高い第1導電型の第1不純物拡散層を形成する工程と、
前記ウエル内に前記第1導電型の不純物を導入して、前記ウエル内において前記ソース拡散領域と重なり、かつ前記ソース拡散領域から前記第1不純物拡散層側にはみ出し、前記SiC半導体基板よりも不純物濃度が高い前記第1導電型の第2不純物拡散層を形成する工程と、
前記第1不純物拡散層および前記第2不純物拡散層の間の前記ウエル内の領域であるチャネル領域上にゲート絶縁膜を介してゲート電極を配置する工程と、
前記第2導電型層、前記ソース拡散領域および前記第2不純物拡散層に直接電気的に接続されるようにコンタクトメタルを形成する工程と、
前記ゲート電極を覆い、前記コンタクトメタルの上方領域にコンタクト孔を有する層間絶縁膜を形成する工程と
を含み、
前記第2不純物拡散層の層厚が、前記ソース拡散領域の層厚よりも薄くなるように、前記第2不純物拡散層および前記ソース拡散領域が形成され、
前記第1不純物拡散層および前記第2不純物拡散層が、前記SiC半導体基板上の至るところで前記第2不純物拡散層が前記第1不純物拡散層から一定の距離だけ離れているように形成される、
半導体装置の製造方法。」

(2)補正事項の整理
本件補正の補正事項を整理すると、以下のとおりである。

(補正事項a)
補正前の請求項1の「前記層間絶縁膜および前記ゲート絶縁膜には、前記第2導電型層、当該第2導電型層の周囲の前記ソース拡散領域の一部、および前記第2不純物拡散層の一部を露出させるためのコンタクト孔が形成されており、このコンタクト孔の底部に設けられたコンタクトメタルと前記第2導電型層、前記ソース拡散領域および前記第2不純物拡散層とが電気的に接続されている、」を、補正後の請求項1の「前記層間絶縁膜および前記ゲート絶縁膜には、前記第2導電型層、当該第2導電型層の周囲の前記ソース拡散領域の一部、および前記第2不純物拡散層の一部を露出させるためのコンタクト孔が形成されており、このコンタクト孔の底部に設けられたコンタクトメタルと前記第2導電型層、前記ソース拡散領域および前記第2不純物拡散層とが直接電気的に接続されている、」と補正すること。

(補正事項b)
補正前の請求項1の「前記第2導電型層、前記ソース拡散領域および前記第2不純物拡散層に電気的に接続されるようにコンタクトメタルを形成する工程と、」を、補正後の請求項1の「前記第2導電型層、前記ソース拡散領域および前記第2不純物拡散層に直接電気的に接続されるようにコンタクトメタルを形成する工程と、」と補正すること。

(3)新規事項追加の有無及び補正の目的の適否についての検討
(3-1)補正事項aについて
補正事項aは、補正前の請求項1に係る発明の発明特定事項である「電気的に接続されている、」について、「直接電気的に接続されている、」と限定的に減縮する補正であって、
平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項(以下「特許法第17条の2第4項」という。)第2号に掲げる特許請求の範囲の減縮を目的とする補正である。
また、この補正は、本願の願書に最初に添付した明細書に記載された事項の範囲内で行われたものであることは明らかであるから、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項の規定(以下「特許法第17条の2第3項」という。)の規定を満たすものである。

(3-2)補正事項bについて
補正事項bは、補正前の請求項7に係る発明の発明特定事項である「電気的に接続されるように」について、「直接電気的に接続されるように」と限定的に減縮する補正であって、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正である。
また、この補正は、本願の願書に最初に添付した明細書に記載された事項の範囲内で行われたものであることは明らかであるから、特許法第17条の2第3項の規定を満たすものである。

(3-3)新規事項追加の有無及び補正の目的の適否についてのまとめ
以上、検討したとおりであるから、本件補正は、特許法第17条の2第3項及び第4項に規定する要件を満たすものである。

(4)独立特許要件について
(4-1)はじめに
上記(3)において検討したとおり、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正であるから、本件補正が、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項(以下「特許法第17条の2第5項」という。)において準用する同法第126条第5項の規定に適合するか否かについて、検討する。

(4-2)補正後の請求項1に係る発明
本件補正による補正後の請求項1に係る発明(以下「補正後の発明」という。)は、平成26年5月7日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1に記載されている事項により特定される上記2.(1)の補正後の請求項1として記載したとおりのものである。

(4-3)刊行物に記載された事項及び発明
(4-3-1)特開平3-82163号公報
(4-3-1-1)原査定の拒絶の理由に引用され、本願の出願前に日本国内において頒布された特開平3-82163号公報(以下「引用刊行物1」という。)には、第1、2図とともに、以下の事項が記載されている。なお、下線は、当審において付与したものである(以下、同じ。)。

「[実施例]
以下、本発明の好適な実施例を図面に基づいて説明する。
なお、各図中、同一符号は同一あるいは相当部分を示す。
第1図は本発明の一実施例によるパワーMOSFETの概略構成を示す。
同図に示すパワーMOSFETは、ドレイン領域をなすn型(第1導電型)シリコン半導体基板1、チャンネル領域をなすｐ型(第2導電型)拡散層40、このｐ型拡散層40の上にゲート酸化膜2を挾んで形成されたゲート電極30、ソース電極5、ソース電極コンタクト用のn型拡散層51、ゲート電極30下のチャンネル領域を上記ソース電極コンタクト拡散層51に接続するn型ソース拡散層60、上記チャンネル領域をｐ型拡散層40外のドレイン領域すなわち基板1に接続するn型ドレイン拡散層70などによって構成されている。
ここで、ゲート電極30はモリブデンなどの高融点金属を用いて構成されている。このゲート電極30はチャンネル領域をなすｐ型拡散層40とともに2つの分割形成されている。これとともに、nドレイン拡散層70が、分割形成されたゲート電極30.30の間をまたがって形成されている。
上述したパワーMOSFETでは、ゲート電極30と半導体基板1とが直接対向しないため、ゲート電極30と半導体基板1との間すなわちゲートGとドレインDとの間の並列寄生容量Cgd’が大幅に小さくなる。これにより、基板1をドレイン領域とするパワーMOSFETの入力容量および帰還容量を小さくして、高Gm化した場合でも、動作を高速化および安定化させることができるようになる。
第2図は第1図に示したパワーMOSFETの製造方法の要部を示す。
まず、同図(A)に示すように、ドレイン領域をなす低不純物濃度のｐ型(当審注:「n型」の誤記と認められる。)シリコン半導体1内に、チャンネル領域をなすｐ型拡散層(ｐ-Well)40を選択的に形成する。
続いて、同図(B)に示すように、ソース電極とコンタクトをとるために高不純物濃度のn型拡散層51を選択的に形成する。
次に、同図に(C)に示すように、基板表面の能動部の酸化膜を一旦除去してからゲート酸化膜2を形成した後、ｐ型拡散層40の上に高融点金属のシリサイドからなるゲート電極30をパターニング形成する。そして、このゲート電極30をマスクにしてn導電性付与不純物を低濃度にイオン打込みし、さらにアニール処理を行なうことにより、n型のソース拡散層60およびドレイン拡散層70を自己整合的に形成する。
この後、同図(D)および(E)に示すように、PSG(リン・シリケート・ガラス)などによる第1パシベーシヨン81の形成、アルミニウムによるソース電極5の取り出し、第2パシベーシヨン82の形成などの工程を経て、第1図に示したようなパワーMOSFETを得る。
上述した製造方法によれば、パワーMOSFETのチャンネル長はゲート電極5の長さとソース/ドレイン拡散層60および70の拡がり状態によって決めることができる。また、チャンネル濃度はｐ型拡散層40の拡散濃度によって、上記ソース/ドレイン拡散層60の拡散濃度とは別に決めることができる。このように、チャンネル長やチャンネル濃度などの諸元をそれぞれ独立して決めることができるので、Vｔh(しきい値)やGmなどの特性の設計自由度が非常に高いという利点が得られる。
さらに、ソース/ドレイン拡散層60および70は、イオン打込みによって比較的短時間に形成できるとともに、その拡がり状態および濃度を拡散の場合よりも正確に制御することができる。これにより、所定の特性が再現性よく得られるとともに、ゲート電極3の長さおよびチャンネル長を非常に短くすることができるようになって、オン抵抗およびゲート容量の一層の低減が可能になる。
さらにまた、ゲート電極30を分割することによりゲート面積が縮小され、これによってゲート容量をさらに一層小さくすることができる。」(第2頁右下欄第13行?第3頁右下欄第12行)

(4-3-1-2)引用刊行物1の「このゲート電極30はチャンネル領域をなすｐ型拡散層40とともに2つの分割形成されている。」という記載及び第1図から、チャンネル領域をなすｐ型拡散層40は、間隔を開けて、複数形成されているものと認められる。
そうすると、引用刊行物1には、「ドレイン領域をなす低不純物濃度のn型シリコン半導体1内に間隔を開けて形成された、チャンネル領域をなす複数のｐ型拡散層40」が記載されているものと認められる。

(4-3-1-3)引用刊行物1の「ゲート電極30下のチャンネル領域・・・上記チャンネル領域をｐ型拡散層40外のドレイン領域すなわち基板1に接続するn型ドレイン拡散層70」という記載及び第1図から、n型ドレイン拡散層70は、隣り合うｐ型拡散層40間に形成されているものと認められる。
また、引用刊行物1の「ｐ型拡散層40の上に高融点金属のシリサイドからなるゲート電極30をパターニング形成する。そして、このゲート電極30をマスクにしてn導電性付与不純物を低濃度にイオン打込みし、さらにアニール処理を行なうことにより、・・・ドレイン拡散層70を自己整合的に形成する。」という記載及び第1図から、ゲート電極30はｐ型拡散層40上にあること、ゲート電極30をマスクにしてイオン打ち込みされたn導電性付与不純物は、アニール処理の際に多少なりともゲート電極30の下に回り込むこと、ドレイン拡散層70は、n型シリコン半導体1よりも不純物濃度が高いことは明らかであることから、ドレイン拡散層70は、ｐ型拡散層の縁部と重なっているものと認められる。
そうすると、引用刊行物1には、「隣り合うｐ型拡散層40間にn導電性付与不純物を低濃度にイオン打込みし、アニール処理して形成され、前記ｐ拡散層40の縁部と重なり、n型シリコン半導体1よりも不純物濃度が高いドレイン拡散層70」が記載されているものと認められる。

(4-3-1-4)引用刊行物1の第1図から、ソース電極コンタクト用のn型拡散層51は、ｐ型拡散層40内において、ドレイン拡散層70と所定の間隔を開けて形成されていることが見て取れる。
そうすると、引用刊行物1には、「ｐ型拡散層40内において、ドレイン拡散層70と所定の間隔を開けて形成されたソース電極コンタクト用のn型拡散層51」が記載されているものと認められる。

(4-3-1-5)引用刊行物1の「ゲート電極30下のチャンネル領域を上記ソース電極コンタクト拡散層51に接続するn型ソース拡散層60」、「続いて、同図(B)に示すように、ソース電極とコンタクトをとるために高不純物濃度のn型拡散層51を選択的に形成する。 次に、同図に(C)に示すように、・・・ｐ型拡散層40の上に高融点金属のシリサイドからなるゲート電極30をパターニング形成する。そして、このゲート電極30をマスクにしてn導電性付与不純物を低濃度にイオン打込みし、さらにアニール処理を行なうことにより、n型のソース拡散層60・・・を自己整合的に形成する。」という記載及び第1図、第2図(B),(C)から、n型のソース拡散層60は、ｐ型拡散層40内においてn型拡散層51と重なり、前記n型拡散層51からドレイン拡散層70側にはみ出して形成されているものと認められる。
そうすると、引用刊行物1には、「ｐ型拡散層40内においてn型拡散層51と重なり、前記n型拡散層51からドレイン拡散層70側にはみ出して形成されたn型ソース拡散層60」が記載されているものと認められる。

(4-3-1-6)引用刊行物1の「このｐ型拡散層40の上にゲート酸化膜2を挾んで形成されたゲート電極30」、「基板表面の能動部の酸化膜を一旦除去してからゲート酸化膜2を形成した後、ｐ型拡散層40の上に高融点金属のシリサイドからなるゲート電極30をパターニング形成する。そして、このゲート電極30をマスクにしてn導電性付与不純物を低濃度にイオン打込みし、さらにアニール処理を行なうことにより、n型のソース拡散層60およびドレイン拡散層70を自己整合的に形成する。」という記載及び第1図から、ゲート電極30の下方であって、n型ソース拡散層60およびドレイン拡散層70の間のｐ型拡散層40が、動作中のチャンネルが形成される領域になるものと認められる。
そうすると、引用刊行物1には、「n型のソース拡散層60およびドレイン拡散層70の間のｐ型拡散層40内に動作中のチャンネルが形成され、前記動作中のチャンネルが形成される領域の上にゲート酸化膜2を介してゲート電極30が配置されている」構成が記載されているものと認められる。」

(4-3-1-7)引用刊行物1の「PSG(リン・シリケート・ガラス)などによる第1パシベーシヨン81の形成」という記載及び第1図から、第1パシベーション81は、ゲート電極を覆っているものと認められる。
そうすると、引用刊行物1には、「ゲート電極30を覆う第1パシベーション膜81が設けられている」構成が記載されているものと認められる。

(4-3-1-8)引用刊行物1の「ソース電極とコンタクトをとるために高不純物濃度のn型拡散層51を選択的に形成する。」、「アルミニウムによるソース電極5の取り出し」という記載及び第1図から、「ソース電極5が、ゲート酸化膜60及び第1パシベーション膜81が除去されて露出したn型拡散層51と直接電気的に接続されている」構成が記載されているものと認められる。

(4-3-1-9)そうすると、引用刊行物1には、以下の発明(以下「刊行物発明」という。)が記載されているものと認められる。

「ドレイン領域をなす低不純物濃度のn型シリコン半導体1と、
前記n型シリコン半導体1内に間隔を開けて形成された、チャンネル領域をなす複数のｐ型拡散層40と、
隣り合う前記ｐ型拡散層40間にn導電性付与不純物を低濃度にイオン打込みし、アニール処理して形成され、前記ｐ拡散層40の縁部と重なり、前記n型シリコン半導体1よりも不純物濃度が高いドレイン拡散層70と、
前記ｐ型拡散層40内において、前記ドレイン拡散層70と所定の間隔を開けて形成されたソース電極コンタクト用のn型拡散層51と、
前記ｐ型拡散層40内において前記n型拡散層51と重なり、前記n型拡散層51から前記ドレイン拡散層70側にはみ出して形成されたn型ソース拡散層60と
を含み、
前記n型ソース拡散層60および前記ドレイン拡散層70の間の前記ｐ型拡散層40内に動作中のチャンネルが形成され、前記動作中のチャンネルが形成される領域の上にゲート酸化膜2を介してゲート電極30が配置されており、
前記ゲート電極30を覆う第1パシベーション膜81が設けられており、
前記ソース電極5が、前記ゲート酸化膜60及び前記第1パシベーション膜81が除去されて露出した前記n型拡散層51と直接電気的に接続されている、
パワーMOSFET。」

(4-3-2)特開2004-311815号公報
(4-3-2-1)原査定の拒絶の理由に引用され、本願の出願前に日本国内において頒布された特開2004-311815号公報(以下「引用刊行物2」という。)には、図1とともに、以下の事項が記載されている。

「【0022】
【発明の実施の形態】
以下にこの発明の実施の形態を図面に基づいて詳細に説明する。
【0023】
本実施例では、MOS(MIS)界面に形成されるチャネル方向が基板のオフ方向に対して平行と垂直である2つの横型MOSFETを作製し、その両者の特性比較を行っている。この2つの横型MOSFETは縦型MOSFET(DIMOSFET)と同一チップ上に作製されたものであり、DIMOSFETプロセスを経て作製されている。以下、DIMOSFETの製造プロセス、横型MOSFETの特性比較の順に説明する。
【0024】
図1は本実施例で試作したDIMOSFETの積層構造を示す縦断面図、図2は基板側でのチャネル方向の説明図である。
【0025】
この発明の一実施形態における半導体装置1は、図1に示す基板10上にDIMOSFETの製造プロセスを経て作製された横型MOSFETである。
【0026】
基板10はn型4H-SiCであり、この基板10上にn-エピタキシャル層(ドリフト層)11を形成し、そのn-エピタキシャル層11にイオン注入によりｐ-ｗell層12、n+層13およびｐ+層(ｐ-ｗellコンタクト層)14をイオン注入層として形成している。そして、このｐ-ｗell層12、n+層13およびｐ+層(ｐ-ｗellコンタクト層)14は、n-エピタキシャル層11と共に炭化珪素領域を形成している。」
「【0030】
上記のn-エピタキシャル層11、ｐ-ｗell層12、n+層13およびｐ+層14がなす表面にフィールド堆積酸化膜(図示省略)を形成し、続いてゲート絶縁膜16をｐ-ｗell層12の表面に形成する。このゲート絶縁膜16の形成においては、乾燥酸素雰囲気での酸化膜(絶縁膜)形成後、H_(2)Oを含む雰囲気で950℃、3時間の熱処理を行う。また、このH_(2)Oを含む雰囲気での熱処理後、さらに水素を含む雰囲気で熱処理を加えてもよい。
【0031】
続いて、ポリシリコンゲート電極17の形成、層間絶縁膜18の形成、リフトオフによるコンタクトメタル19の形成とアニール(1000℃、2分間)を行った後、電極パッド(ソース)20を形成し、また基板10の裏面にドレイン21を形成する。」

(4-3-2-2)
図1において、「ｐ-ｗell層12」、「n+層13」は、縦型MOSFETにおける「チャンネル領域」、「ソース領域」であることは明らかであるから、図1からは、
「n型4H-SiC基板と、
前記基板上に形成されたn-エピタキシャル層(ドリフト層)11と、
前記n-エピタキシャル層(ドリフト層)11の表面内に形成されたｐ-ｗell層12(チャンネル領域)と、
ｐ-ｗell層12(チャンネル領域)内に形成されたn+層13(ソース領域)と、
前記n+層13の内方に形成されたｐ+層(ｐ-ｗellコンタクト層)14と、
前記n-エピタキシャル層(ドリフト層)11の表面上に形成された層間絶縁膜18と、
前記層間絶縁膜18に形成され、前記n+層13(ソース領域)の一部と前記ｐ+層(ｐ-ｗellコンタクト層)14を露出するコンタクト孔と、
前記コンタクト孔の底部に形成され、前記n+層13(ソース領域)の一部と前記ｐ+層(ｐ-ｗellコンタクト層)14との直接接触するコンタクトメタルと、
前記層間絶縁膜18と前記コンタクト孔を含む全面に形成され、前記コンタクトメタルと直接接触する電極パッド(ソース)20、
を含む縦型MOSFETの積層構造。」が見て取れる。

(4-4)対比
(4-4-1)刊行物発明の「n型シリコン半導体1」と、補正後の発明の「第1導電型のSiC半導体基板」は、「第1導電型の半導体基板」という点で共通する。

(4-4-2)刊行物発明の「ｐ型拡散層40」は、補正後の発明の「第2導電型の・・・ウエル」に相当するから、刊行物発明の「前記n型シリコン半導体1内に間隔を開けて形成された、チャンネル領域をなす複数のｐ型拡散層40」と、補正後の発明の「このSiC半導体基板上に間隔を開けて形成され、前記第1導電型とは異なる第2導電型の複数のウエル」は、「この半導体基板上に間隔を開けて形成され、前記第1導電型とは異なる第2導電型の複数のウエル」という点で共通する。

(4-4-3)刊行物発明の「n導電性付与不純物」及び「ドレイン拡散層70」は、補正後の発明の「第1導電型の不純物」及び「第1不純物拡散層」に相当するから、刊行物発明の「隣り合う前記ｐ型拡散層40間にn導電性付与不純物を低濃度にイオン打込みし、アニール処理して形成され、前記ｐ拡散層40の縁部と重なり、前記n型シリコン半導体1よりも不純物濃度が高いドレイン拡散層70」と、補正後の発明の「隣り合う前記ウエル間に前記第1導電型の不純物を導入して形成され、前記ウエルの縁部と重なり、前記SiC半導体基板よりも不純物濃度が高い前記第1導電型の第1不純物拡散層」は、「「隣り合う前記ウエル間に前記第1導電型の不純物を導入して形成され、前記ウエルの縁部と重なり、前記半導体基板よりも不純物濃度が高い前記第1導電型の第1不純物拡散層」という点で共通する。

(4-4-4)刊行物発明の「ソース電極コンタクト用のn型拡散層51」は、補正後の発明の「第1導電型の不純物を導入して形成されたソース拡散領域」に相当するから、刊行物発明の「前記ｐ型拡散層40内において、前記ドレイン拡散層70と所定の間隔を開けて形成されたソース電極コンタクト用のn型拡散層51」は、補正後の発明の「各ウエル内において前記第1不純物拡散層とは所定の間隔を開けた領域に前記第1導電型の不純物を導入して形成されたソース拡散領域」に相当する。

(4-4-5)刊行物発明の「n型ソース拡散層60」は、補正後の発明の「第1導電型の第2不純物拡散層」に相当するから、刊行物発明の「前記ｐ型拡散層40内において前記n型拡散層51と重なり、前記n型拡散層51から前記ドレイン拡散層70側にはみ出して形成されたn型ソース拡散層60」と、補正後の発明の「前記ウエル内において前記ソース拡散領域と重なり、かつ前記ソース拡散領域から前記第1不純物拡散層側にはみ出して形成され、前記SiC半導体基板よりも不純物濃度が高い前記第1導電型の第2不純物拡散層」とは、「前記ウエル内において前記ソース拡散領域と重なり、かつ前記ソース拡散領域から前記第1不純物拡散層側にはみ出して形成された前記第1導電型の第2不純物拡散層」という点で共通する。

(4-4-6)刊行物発明の「動作中のチャンネル」、「ゲート酸化膜2」及び「ゲート電極30」は、補正後の発明の「チャネル領域」、「ゲート絶縁膜」及び「ゲート電極」に相当するから、刊行物発明の「前記n型ソース拡散層60および前記ドレイン拡散層70の間の前記ｐ型拡散層40内に動作中のチャンネルが形成され、前記動作中のチャンネルが形成される領域の上にゲート酸化膜2を介してゲート電極30が配置されて」いることは、補正後の発明の「前記第1不純物拡散層および前記第2不純物拡散層の間の前記ウエル内にチャネル領域が設けられ、前記チャネル領域上にゲート絶縁膜を介してゲート電極が配置されて」いることに相当する。

(4-4-7)刊行物発明の「第1パシベーション膜81」は、補正後の発明の「層間絶縁膜」に相当する。

(4-4-8)刊行物発明の「パワーMOSFET」は、補正後の発明の「半導体装置」に相当する。

(4-4-9)そうすると、補正後の発明と刊行物発明とは、
「MOSFETまたはIGBTを構成する半導体装置であって、
ドレイン領域として機能する、第1導電型の半導体基板と、
この半導体基板上に間隔を開けて形成され、前記第1導電型とは異なる第2導電型の複数のウエルと、
隣り合う前記ウエル間に前記第1導電型の不純物を導入して形成され、前記ウエルの縁部と重なり、前記半導体基板よりも不純物濃度が高い前記第1導電型の第1不純物拡散層と、
各ウエル内において前記第1不純物拡散層とは所定の間隔を開けた領域に前記第1導電型の不純物を導入して形成されたソース拡散領域と、
前記ウエル内において前記ソース拡散領域と重なり、かつ前記ソース拡散領域から前記第1不純物拡散層側にはみ出して形成された前記第1導電型の第2不純物拡散層と
を含み、
前記第1不純物拡散層および前記第2不純物拡散層の間の前記ウエル内にチャネル領域が設けられ、前記チャネル領域上にゲート絶縁膜を介してゲート電極が配置されており、
前記ゲート電極を覆う層間絶縁膜が設けられている、
半導体装置。」
である点で一致し、次の5点で相違する。

(相違点1)半導体基板が、補正後の発明では、「SiC半導体基板」であるのに対し、刊行物発明では、「シリコン半導体」である点。

(相違点2)補正後の発明では、「第1導電型の第2不純物拡散層」が「前記SiC半導体基板よりも不純物濃度が高い」のに対し、刊行物発明では、「n型ソース拡散層60」について、そのような特定がなされていない点。

(相違点3)補正後の発明では、「前記ソース拡散領域の内方の領域に形成され、前記ウエルの配線接続のために前記第2導電型とされた第2導電型層」を有するのに対し、刊行物発明では、そのような特定がなされていない点。

(相違点4)補正後の発明では「前記第2不純物拡散層が、前記ソース拡散領域よりも層厚が薄く、前記半導体基板上の至るところで前記第1不純物拡散層から一定の距離だけ離れて」いるのに対し、刊行物発明では、「n型ソース拡散層60」と「n型拡散層51」との厚さ関係、「n型ソース拡散層60」と「ドレイン拡散層70」との距離について、そのような特定がなされていない点。

(相違点5)補正後の発明では、「前記層間絶縁膜および前記ゲート絶縁膜には、前記第2導電型層、当該第2導電型層の周囲の前記ソース拡散領域の一部、および前記第2不純物拡散層の一部を露出させるためのコンタクト孔が形成されており、このコンタクト孔の底部に設けられたコンタクトメタルと前記第2導電型層、前記ソース拡散領域および前記第2不純物拡散層とが直接電気的に接続されている」のに対し、刊行物発明では、そのような特定がなされていない点。

(4-5)判断
以下、上記相違点について、検討する。
(4-5-1)相違点1について
SiC半導体基板を用いた縦型MOSFETは、例えば、引用刊行物2に記載されているように、周知の技術である。
そうすると、刊行物発明において、このような周知技術を勘案することにより、「n型シリコン半導体1」に換えて、「SiC半導体基板」を用いることにより、補正後の発明のように、「ドレイン領域として機能する、第1導電型のSiC半導体基板」とという構成とすることは、当業者が容易になし得たことである。
よって、相違点1は、当業者が容易になし得た範囲に含まれる程度のものである。

(4-5-2)相違点2について
一般に縦型MOSFETのようなパワー素子においては高耐圧性が要求されるところ、縦型MOSFETでは、耐圧を高くするために、ドリフト領域(補正後の発明における「ドレイン領域」に相当)の不純物濃度を低不純物濃度(n^(-))とすることが通常行われている。一方、ソース領域は、低オン抵抗を実現するという観点から、高不純物濃度(n^(+))とされるのが通常である。
そうすると、刊行物発明においても、n型ソース拡散層60の不純物濃度は、ドレイン領域をなす低不純物濃度のn型シリコン半導体1の不純物濃度よりも高くなっているものと認められ、仮にそうでないとしても、上記したようなことを勘案して、n型ソース拡散層60の不純物濃度を、ドレイン領域をなす低不純物濃度のn型シリコン半導体1の不純物濃度よりも高くすることにより、補正後の発明のように、「前記SiC半導体基板よりも不純物濃度が高い前記第1導電型の第2不純物拡散層」という構成とすることは、パワーMOSFETに要求される特性に応じて、当業者が適宜設定しうる設計的事項と認められる。
よって、相違点2は、実質的なものでないか、当業者が容易になし得た範囲に含まれる程度のものである

(4-5-3)相違点3及び5について
縦型MOSFETにおいて、ｐ-ｗell層12(チャンネル領域)と電極パッド(ソース)20との配線接続するために、ｐ-ｗell層12(チャンネル領域)内に形成されたn+層13(ソース領域)の内方にｐ+層(ｐ-ｗellコンタクト層)14を形成することは、引用刊行物2に記載されている。
また、n+層13(ソース領域)の一部と前記ｐ+層(ｐ-ｗellコンタクト層)14を電極パッド(ソース)20と電気的に接続する構成として、「前記n-エピタキシャル層(ドリフト層)11の表面上に形成された層間絶縁膜18と、前記層間絶縁膜18に形成され、前記n+層13(ソース領域)の一部と前記ｐ+層(ｐ-ｗellコンタクト層)14を露出するコンタクト孔と、前記コンタクト孔の底部に形成され、前記n+層13(ソース領域)の一部と前記ｐ+層(ｐ-ｗellコンタクト層)14との直接接触するコンタクトメタルと、前記層間絶縁膜18と前記コンタクト孔を含む全面に形成され、前記コンタクトメタルと直接接触する電極パッド(ソース)20」という構成も引用刊行物2に記載されている。
一方、刊行物発明では、ソース電極5とｐ型拡散層40が電気的に接触する点については、特定されていないが、一般的に縦型MOSFETにおいて、ソース電極は、ソース領域とチャンネル領域の双方に電気的に接続されるのが通常であり(この点について、引用刊行物1の第3図からは、ソースSは、チャンネル領域をなすｐ型拡散層4とn型のソース拡散層6の双方に接続されている。)、刊行物発明においても、ソース電極5の接続構造として、引用刊行物2に記載された構成を適用することにより、補正後の発明のように、「前記ソース拡散領域の内方の領域に形成され、前記ウエルの配線接続のために前記第2導電型とされた第2導電型層」と有し、「前記層間絶縁膜および前記ゲート絶縁膜には、前記第2導電型層、当該第2導電型層の周囲の前記ソース拡散領域の一部、および前記第2不純物拡散層の一部を露出させるためのコンタクト孔が形成されており、このコンタクト孔の底部に設けられたコンタクトメタルと前記第2導電型層、前記ソース拡散領域および前記第2不純物拡散層とが直接電気的に接続されている」構成とすることは、当業者が容易になし得たことである。
よって、相違点3及び5は、当業者が容易になし得た範囲に含まれる程度のものである。

(4-5-4)相違点4について
引用刊行物1の第1図からは、n型ソース拡散層60の厚さがn型拡散層51の厚さよりも薄い様子が見て取れる。また、仮に、第1図におけるそれらの厚さが実際の厚さを表していないものとしても、n型ソース拡散層60やn型拡散層51の厚さをどのように設定するかは、得ようとするMOSFETの電気的特性に応じて当業者が適宜設定しうる設計的事項であるから、刊行物発明において、n型ソース拡散層60の厚さがn型拡散層51の厚さよりも薄くすることにより、補正後の発明のように「前記第2不純物拡散層が、前記ソース拡散領域よりも層厚が薄」い構成とすることは、当業者が容易になし得たことである。
また、縦型MOSFETは通常パワー素子として用いられることから、基板の縦方向に大量の電流を流す必要がある。そのため、第1図に記載されたような構成の単位素子が平面上に複数形成されるのが通常である。その際、基板縦方向に流れる電流の均一性を図るためには、単位素子間において、そのサイズや形状をできる限り同一にする必要がある。ここで、引用刊行物1によれば、n型ソース拡散層60、ドレイン拡散層70はゲート電極30をマスクにしてイオン注入することにより形成されていることから、n型ソース拡散層60、ドレイン拡散層70の間隔はゲート電極の幅で決定されるところ、上述のように、単位素子間のサイズはすべて同一であることから、ゲート電極の幅も単位素子間において同一であり、その結果、ドレイン拡散層70は、半導体基板上の至るところで、n型ソース拡散層60から一定の距離だけ離れているものと認められ、仮にそうでないとしても、ドレイン拡散層70を、半導体基板上の至るところで、n型ソース拡散層60から一定の距離だけ離れた構成とすることより、補正後の発明のように、「前記第2不純物拡散層が、・・・前記SiC半導体基板上の至るところで前記第1不純物拡散層から一定の距離だけ離れ」た構成とすることは、当業者が容易になし得たことである。
よって、相違点4は、実質的なものでないか、当業者が容易になし得た範囲に含まれる程度のものである。

(4-6)独立特許要件についてのまとめ
以上検討したとおり、補正後の発明と刊行物発明との相違点は、実質的なものでないか、当業者が容易に想到し得た範囲に含まれる程度のものにすぎず、補正後の発明は、引用刊行物1及び2に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができない。

(5)補正の却下についてのむすび
本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるが、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものである。
したがって、本件補正は、特許法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

3.本願発明
平成26年5月7日になされた手続補正は上記のとおり却下されたので、本願の請求項1に係る発明(以下「本願発明」という。)は、平成25年11月22日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1に記載されている事項により特定される上記2.(1)の補正前の請求項1として記載したとおりのものである。

4.刊行物に記載された発明
これに対して、原査定の拒絶の理由に引用された引用刊行物1及び2には、上記2.(4-3-1-1)及び(4-3-2-1)に記載したとおりの事項及び(4-3-1-9)及び(4-3-2-2)に記載された発明及び構造が記載されているものと認められる。

5.判断
上記2.(3)において検討したとおり、本件補正の補正事項aは、補正前の請求項1に係る発明の発明特定事項である「電気的に接続されている、」について、「直接電気的に接続されている、」と限定的に減縮する補正である。
そうすると、本件補正前の請求項1に係る発明(本願発明)は、補正後の発明から補正事項aの限定をなくしたものであり、上記2.(4)において検討したように、補正後の発明が,引用刊行物1及び2に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、当然に、引用刊行物1及び2に記載された発明に基づいて、当業者が容易に発明をすることができたものといえる。
したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。

6.むすび
以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2015-01-15 
結審通知日 2015-01-22 
審決日 2015-02-03 
出願番号 特願2012-90466(P2012-90466)
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 土谷 慎吾  
特許庁審判長 鈴木 匡明
特許庁審判官 恩田 春香
小野田 誠
発明の名称 半導体装置およびその製造方法  
代理人 川崎 実夫  
代理人 京村 順二  
代理人 稲岡 耕作  

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