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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H03L
管理番号 1315631
審判番号 不服2015-14941  
総通号数 199 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2016-07-29 
種別 拒絶査定不服の審決 
審判請求日 2015-08-07 
確定日 2016-06-28 
事件の表示 特願2013-553518「2点変調デジタル位相ロックループ」拒絶査定不服審判事件〔平成24年 8月16日国際公開、WO2012/109337、平成26年 3月17日国内公表、特表2014-506761、請求項の数(23)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由
第1 手続の経緯

本願は、2012年2月8日(パリ条約による優先権主張外国庁受理2011年2月8日、米国)を国際出願日とする出願であって、平成26年10月21日付けで拒絶理由が通知され、平成27年1月26日付けで手続補正がされ、平成27年3月27日付けで拒絶査定がされ、これに対し、平成27年8月7日に拒絶査定不服審判が請求されると同時に手続補正がされ、平成27年9月3日に前置報告がなされたものである。


第2 原査定の理由の概要と前置報告の内容

1.原査定の理由の概要

●理由B(特許法第29条第2項)について

・請求項1、3、7-11、13、17-21、23、27、29、33、35
・引用文献等1-4

引用文献1(特に、図2、4B、6B及び当該図面を説明する記載参照。)には、2点変調を行う位相ロックループ回路において、複数の周波数間で切替え可能なサンプリングクロック入力([0025]参照。)と、低域通過変調データを受信するフィードバック経路内のシグマデルタ変調器(228)と、高域通過変調データを受信する電圧モードデジタルアナログ変換器(VDAC)(230)と、前記フィードバック経路および前記VDACの出力部に結合されたアナログ電圧制御発振器(206)と、前記フィードバック経路、前記サンプリングクロックおよびループフィルタに結合された位相比較器(202)とを備えることが記載されている。
また、引用文献1の図6Bには、サンプリングクロックの周波数に応じて、シグマデルタ変調に入力するデータに対するスケール値を可変することが示されているから、低域通過変調データに適用されるゲインがサンプリングクロックに基づいているといえる。

そして、アナログ位相ロックループ回路の技術分野において、回路面積を小さくすることは普通に知られている課題(参考として、引用文献2の[0008],[0009]、引用文献3の[0017],[0018]を参照。)であるから、引用文献1に記載された発明においても同様な課題を内在していることは明らかである。

引用文献4(特に、Fig.4及び当該図面を説明する記載参照。)には、回路面積を小さくするために、位相比較器及びフィルタを、位相デジタル変換器及びデジタルフィルタ、DACで構成することが記載されているから、引用文献1に記載されたものおいても、回路面積を小さくするために、位相比較器及びフィルタに代えて、位相デジタル変換器及びデジタルフィルタ、DACで構成することは当業者にとって格別困難なことではない。この際、デジタル回路を動作させるクロックとしてサンプリングクロックを用いることは自然なことである。
また、その他の差異は、当業者が適宜なし得る設計的事項にすぎない。

よって、請求項1、3、7-11、13、17-21、23、27、29、33、35に係る発明は、引用文献1、4に記載されたものに基づいて当業者が容易になし得るものである。

なお、出願人は意見書において、「引用文献1には、VCO変調経路のゲインを調整するために、高域通過変調データを受信するDACの前段に乗算器を設けることが記載されています(引用文献の段落[0030]及び図4B)。しかし、ここでは、次のように記載され、ゲインがサンプリングクロックの周波数に基づくことは開示も示唆もされていません。」と主張している。
出願人の主張する通り、引用文献1の段落[0030]、図4Bには、高域通過変調データをスケーリングしていることは開示されているものの、サンプリングクロックの周波数に基づくことは開示されていない。
しかし、請求項1には、「前記低域通過変調データおよび前記高域通過変調データの少なくとも1つに適用されるゲインは、前記サンプリングクロックの周波数に基づく」と記載されているから、請求項1に係る発明は、「前記低域通過変調データに適用されるゲインが、前記サンプリングクロックの周波数に基づく」ものを含むものである。
そして、引用文献1の段落[0032]、図2、6Bには、ΔΣ変調器に入力されるデータ(本願請求項1に係る発明の「低域通過変調データ」に相当。)を、図6Bに示されるように、サンプリングクロックに基づいてスケーリングすることが開示されている。

また、出願人は意見書において、「審査官殿は本願発明と引用文献2、3の発明が、「回路面積を小さくすること」という共通の課題を有すると指摘されています。しかしながら、「回路面積を小さくすること」は、あらゆる半導体回路について言える一般的で自明な課題にすぎず、引用発明を結びつける根拠とはなり得ません。ここで、引用文献2、3の課題は、ループフィルタのキャパシタンスを小さくすることであり、本願明細書の段落[0016]に記載された本願発明が解決しようとする課題とは異なります。」と主張している。
しかし、先の拒絶理由では、「本願発明と引用文献2、3の発明とが、「回路面積を小さくすること」という共通の課題を有する」とは指摘していない。先の拒絶理由では、「アナログ位相ロックループ回路において、「回路面積を小さくする」という課題は一般的で自明な課題であるから、アナログ位相ロックループ回路である引用文献1に記載されたものにおいて、同様の課題を内在していることは明らかである」ということを指摘している。そして、引用文献4に記載されたものの課題は、「回路面積を小さくする」ことであるから、引用文献1、4に記載されたものは共通の課題を有しているといえる。したがって、当該課題は、引用文献1、4に記載されたものを結びつける動機付けとなり得るものである。
よって、出願人の主張は採用できない。

<引用文献等一覧>
1.米国特許出願公開第2003/0043950号明細書
2.特開2010-272968号公報
3.特開2005-354317号公報
4.米国特許出願公開第2007/0195917号明細書

2.前置報告の内容

請求項1についての補正は限定的減縮を目的としている。この場合、補正後の請求項1に係る発明は特許出願の際独立して特許を受けることができるものでなければならない。
そこで、上記補正後の請求項1に係る発明が特許出願の際独立して特許を受けることができるものであるかどうかについて、以下に検討する。
引用文献1の主に、段落[0031]-[0048],FIG.3を参照されたい。
引用文献1には、「サンプリングクロック入力(306)と、低域通過変調データを受信するフィードバック経路内のシグマデルタ変調器(318)と、高域通過変調データを受信し、フィードバック経路が結合されたデジタル制御発振器(303)と、ここにおいて、前記高域通過変調データに適用されるゲインは、前記サンプリングクロックの周波数(fREF)に基づき、前記高域通過変調データは、適応高域通過ゲイン(fREF/KDCO)でスケーリングされている、前記フィードバック経路、前記サンプリングクロックおよびループフィルタに結合された位相デジタル変換器(308)と、前記適応高域通過ゲインを決定するように構成されたKv適応モジュール(301)、ここにおいて、前記Kv適応モジュールが、前記ループフィルタによってフィルタ処理された、前記サンプリングクロックと前記フィードバック経路との間の位相誤差を受信するようにさらに構成される、と、を備える、2点変調デジタル位相ロックループ回路。」の発明が記載されている。

引用文献1には、「サンプリングクロック入力」に関し、複数の周波数間で切替え可能」であることが記載されていない。
しかし、引用文献2(主に[0003],[0004],[0014],[0015],[0025]を参照。)には、DPLL回路において、消費電力を減らすために、サンプリングクロックの周波数を切り替えることが記載されている。
したがって、引用文献1に記載された発明において、引用文献2に記載されたものを適用し、サンプリングクロックの周波数を切り替えることは当業者にとって格別困難なことではない。
また、引用文献1には、「高域通過変調データを受信し、フィードバック経路に結合されたデジタル制御発振器」は記載されているものの、「高域通過変調データを受信する電圧モードデジタルアナログ変換器(VDAC)」及び「フィードバック経路および前記VDACの出力部に結合されたアナログ電圧制御発振器」は記載されていない。
しかし、引用文献3の段落[0063]、引用文献4の段落[0026]に示されるように、DCOをDACとVCOで構成することは周知技術である。
したがって、引用文献1に記載された発明において、上記周知技術を適用し、「デジタル制御発振器」を「VDAC及びアナログ電圧制御電圧発振器」で構成することは当業者にとって格別困難なことではない。これにより、VDACが高域通過変調データを受信し、アナログ電圧制御発振器がVDAC、フィードバック経路と結合されることは明らかである。

また、引用文献1には、高域通過変調データを「適応高域通過ゲイン」でスケーリングされることは記載されているものの、「適応高域通過ゲインおよび高域通過ゲイン分解能調整値」でスケーリングされることは記載されていない。
しかし、変調データをスケーリングする際に、複数のゲインでスケールするか、1つのゲインでスケールするかは当業者が適宜選択しうる設計的事項にすぎない。

よって、請求項1に係る発明は、引用文献1、2に記載された発明及び上記周知技術に基づいて当業者が容易になし得るものである。

したがって、当該補正後の請求項1に係る発明は、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができない。
よって、この補正は同法第17条の2第6項において準用する同法第126条第7項の規定に違反するものであるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下されるべきものである。
そして、この出願は原査定の理由に示したとおり拒絶されるべきものである。

<引用文献等一覧>
1.米国特許出願公開第2009/0322439号明細書
2.国際公開第2009/134880号
3.特開2009-194611号公報(周知技術を示す文献)
4.国際公開第2010/141909号(周知技術を示す文献)


第3 平成27年8月7日付の手続補正の適否

3-1.本件補正の目的

平成27年8月7日付けの手続補正(以下「本件補正」という)により、特許請求の範囲の請求項1は、

「複数の周波数間で切替え可能なサンプリングクロック入力と、
低域通過変調データを受信するフィードバック経路内のシグマデルタ変調器と、
高域通過変調データを受信する電圧モードデジタルアナログ変換器(VDAC)と、ここにおいて、前記低域通過変調データおよび前記高域通過変調データの少なくとも1つに適用されるゲインは、前記サンプリングクロックの周波数に基づく、
前記フィードバック経路および前記VDACの出力部に結合されたアナログ電圧制御発振器と、
前記フィードバック経路、前記サンプリングクロックおよびループフィルタに結合された位相デジタル変換器(PDC)と、
を備える、2点変調デジタル位相ロックループ回路。」(以下「補正前発明」という。)

から

「複数の周波数間で切替え可能なサンプリングクロック入力と、
低域通過変調データを受信するフィードバック経路内のシグマデルタ変調器と、
高域通過変調データを受信する電圧モードデジタルアナログ変換器(VDAC)、ここにおいて、前記低域通過変調データおよび前記高域通過変調データのうち少なくとも前記高域通過変調データに適用されるゲインは、前記サンプリングクロックの周波数に基づき、前記高域通過変調データが、適応高域通過ゲインおよび高域通過ゲイン分解能調整値でスケーリングされた変調データを備える、と、
前記フィードバック経路および前記VDACの出力部に結合されたアナログ電圧制御発振器と、
前記フィードバック経路、前記サンプリングクロックおよびループフィルタに結合された位相デジタル変換器(PDC)と、
前記適応高域通過ゲインを決定するように構成されたKv適応モジュール、ここにおいて、前記Kv適応モジュールが、前記ループフィルタによってフィルタ処理された、前記サンプリングクロックと前記フィードバック経路との間の位相誤差を受信するようにさらに構成される、と、
を備える、
2点変調デジタル位相ロックループ回路。」(以下「補正後発明」という。)

と補正された。

上記補正は、補正前発明を特定するために必要な事項である「前記低域通過変調データおよび前記高域通過変調データの少なくとも1つに適用されるゲイン」について、「前記サンプリングクロックの周波数に基づ」いていたものを、補正後発明では、「少なくとも前記高域通過変調データに適用されるゲイン」について、「前記サンプリングクロックの周波数に基づき、前記高域通過変調データが、適応高域通過ゲインおよび高域通過ゲイン分解能調整値でスケーリングされた変調データを備え」ており、さらに、適応高域通過ゲインが、「前記ループフィルタによってフィルタ処理された、前記サンプリングクロックと前記フィードバック経路との間の位相誤差を受信するようにさらに構成され」ている「Kv適応モジュール」によって決定されるように限定するものであるから、本件補正は特許法第17条の2第5項第2号の特許請求の範囲の減縮を目的とするものに該当する。

そこで、補正後発明が特許出願の際独立して特許を受けることができるものであるか(特許法第17条の2第6項において準用する同法第126条第7項の規定に適合するか)について以下に検討する。

3-2.引用発明

原査定の拒絶の理由に引用された米国特許出願公開第2003/0043950号明細書(以下「引用例1」という。下線は当審が付与。)には、

「[0025] FIG.2 shows a schematic block diagram of a PLL frequency synthesizer 200 according to one embodiment of the present invention. Synthesizer 200 comprises a phase detector 202, a loop filter 204, a VCO 206, and a feedback path having a frequency divider 208. These elements of synthesizer 200 form a PLL. A periodic reference signal 210 of frequency F_(ref) is fed to phase detector 202 together with a feedback signal 212 (the output of frequency divider 208). The output of phase detector 202 is filtered through loop filter 204 to produce signal 216. Signal 216 is then fed to VCO 206, the output of which (an output signal 214) is fed back to frequency divider 208. The division factor of frequency divider 208 is controlled by a control signal 218. Synthesizer 200 is preferably implemented to support a multitude of reference frequencies. In one embodiment, these reference frequencies are about 12.00, 12.60, 12.80, 13.00, 14.40, 15.36, 16.80, 19.20, 19.44, 19.68, 19.80, and 26.00 MHz. Loop filter 204 is preferably implemented as a passive, two-pole filter with a closed-loop bandwidth approximately in the 30-kHz range.
[0026] Synthesizer 200 comprises additional circuitry for generating output signal 214 that is modulated based on a data signal 220. This circuitry includes a Gaussian low-pass filter 222, a scaling block 224, a carrier selection block 226, a ΣΔ modulator 228, and a digital-to-analog converter (DAC) 230, possible implementations of each of which will be described below. In a preferred embodiment, synthesizer 200 implements a two-point modulation scheme that applies modulation at the input to ΣΔ modulator 228 and at VCO 206 via an input signal 232. Blocks 224 and 226 and modulator 228 form the ΣΔ data modulation path. DAC 230 forms the VCO data modulation path.
[0027] Prior to being modulated by the PLL via either path, data 220 are passed through filter 222 to produce signal 234. Signal 234 is fed to both DAC 230 and block 224. Signal 234 is scaled in block 224, carrier frequency-injected in block 226, and then processed in ΣΔ modulator 228 to produce signal 218. Signal 218 is used in divider 208 to control its division factor N. The output of DAC 230 (signal 232) is summed in VCO 206 with the output of loop filter 204 (signal 216) and the sum is used in VCO 206 for generating data-modulated output signal 214.
[0028] FIG.3A shows a schematic block diagram of one implementation of Gaussian low-pass filter 222 of synthesizer 200. In one embodiment, filter 222 is implemented using a ROM look-up logic and comprises a 20-bit shift register (SR) 302 and a decoding logic block 304. The data fed into filter 222 (signal 220 in FIG.2 ) are oversampled using an external baseband clock signal 236 (in FIG.2 ). In a preferred embodiment, baseband clock signal 236 for filter 222 and reference signal 210 for phase detector 202 are both supplied by the same source. Register 302 stores a portion of the oversampled 1-bit data stream. Every clock cycle, decoding logic block 304 transforms the 20 bits of data stored in register 302 into a 6-bit output (signal 234 in FIG.2 ) using a look-up table. Signal 234 serves as an input to both DAC 230 and scaling block 224. In one embodiment, filter 222 implements 12x-oversampling and signal 236 is 12.00 MHz in frequency. In another embodiment, filter 222 implements 13x-oversampling and signal 236 is 13.00 MHz in frequency. Representative look-up tables for these two embodiments are shown in FIGS. 3B and 3C , respectively. The 54 different SR values listed in FIG.3B represent the 54 different possible bit patterns when 1-bit data are shifted through a 20-bit register with 12x-oversampling. The same is true for the 52 different SR values listed in FIG.3C for 13x-oversampling. In these illustrative embodiments, filter 222 has a corner frequency (defined as the frequency at which the filter's transfer function is -3 dB) of approximately 500 kHz. Employing different oversampling rates, baseband frequencies, and/or look-up tables will result in different corner frequencies for filter 208.」
(当審訳:
[0025]図2に、本発明の一実施例に係るPLL周波数シンセサイザ200の概略ブロック図を示す。シンセサイザ200は、位相検出器202、ループフィルタ204、VCO206と、周波数分周器を有するフィードバック経路を有する。これらのシンセサイザ200の素子はPLLを形成する。周波数Frefの周期的周波数信号210は、フィードバック信号212(周波数分周器208の出力)と共に位相検出器202に供給される。位相検出器202の出力は、ループフィルタ204で濾波され、信号216を生成する。信号216はVCO206に供給され、その出力(出力信号214)は、周波数分周器208にフィードバックする。周波数分割器の分割係数は、制御信号218によって制御される。シンセサイザ200は可能であれば複数の参照周波数をサポートするように提供される。一実施例では、これらの参照周波数は12.00,12.60,12.80,13.00,14.40,15.36,16.80,19.20,19.44,19.68,19.80と26.00MHzである。ループフィルタ204は可能であれば、約30kHz幅の閉ループ帯域幅を持つ受動2極フィルタとして提供される。
[0026]シンセサイザ200は、データ信号220に基づいて変調された出力信号214を生成するための追加の回路を含む。この回路は、ガウシアン低域通過フィルタ222、スケーリングブロック224、キャリア選択ブロック226、シグマデルタ変調器228と、デジタルアナログ変換(DAC)230を含み、各々の可能な実施形態を下記に示す。可能な実施形態において、シンセサイザ200はシグマデルタ変調器228と入力信号232のVCO206において変調される2点変調方式を提供する。ブロック224と226と変調器228はシグマデルタ変調経路を構成する。DAC230はVCOデータ変調経路を構成する。
[0027]いずれかの経路を介してPLLによって変調される前に、データ220はフィルタ222を通過し、信号234を生成する。信号234はDAC230とブロック224の両方に供給される。信号234はブロック224でスケールされ、ブロック226でキャリア周波数が注入され、シグマデルタ変調器228で処理され、信号218が生成される。信号218は分周器208で使用され、分周係数Nを制御する。DAC230の出力(信号232)は、ループフィルタ204の出力(信号216)と共にVCO206に加算され、和はVCO206でデータ変調された出力信号214を生成するために使用される。
[0028]図3Aにガウシアン低域通過フィルタ222の一実施例の概略を示す。一実施例では、フィルタ222は、デコード論理ブロック304を使用して構成され、ROMルックアップ論理と20ビットシフトレジスタ(SR)302を含む。フィルタ222に供給されたデータ(図2の信号222)は、(図2の)外部ベースバンドクロック信号236を用いてオーバーサンプリングされる。好ましい実施形態では、フィルタ222のベースバンドクロック信号236と位相検出器210の参照信号210は、同じソースにより供給される。レジスタ302は、オーバーサンプリングされた1ビットデータ列の一部を登録する。各クロックサイクルで、デコード論理ブロック304はレジスタ302に蓄積された20ビットのデータを6ビット出力(図2の信号234)にルックアップテーブルを用いて変換する。信号234はDAC230とスケーリングブロック224の両方として機能する。一実施例において、フィルタ222を12倍オーバーサンプリンと周波数12MHzの信号236で構成される。別の実施例では、フィルタ222は13倍オーバーサンプリングと周波数13MHzの信号126で構成される。これら2つの実施例のためのルックアップテーブルを、それぞれ図3Bと3Cに示す。12倍オーバーサンプリングによる20ビットレジスタによりシフトされた1ビットデータの場合、54の異なるSRの値を54の異なる値が示されている図3Bにリストされている。おなじことが、13倍オーバーサンプリングによる52の異なるSR値について図3Cにリストされている。これらの例示した実施例では、フィルタ222は約500kHzのコーナー周波数(フィルタ伝達関数が-3dBである周波数として決定される)を有する。異なるオーバーサンプリングレート、ベースバンド周波数、及び/又はルックアップテーブルを採用することにより、フィルタ208のコーナー周波数は異なる。)

図2は下記のとおりである。


「[0030] FIG.4B shows a schematic block diagram of another implementation of DAC 230 of synthesizer 200 to provide adjustable gain in the VCO data modulation path. Instead of using the multiplying DAC configuration of FIG.4A, a digital multiplier 408 is incorporated into DAC 230 prior to a 6-bit DAC 406. The gain of multiplier 408 is tuned, e.g., manually, to achieve the desired gain for DAC 230 and, therefore, the VCO data modulation path.」
(当審訳:
[0030]図4Bに、VCOデータ変調経路の調整可能なゲインを提供するために、シンセサイザ200のDAC230の別の実施例に係る概略ブロック図を示す。図4Aの乗算DACを使用する代わりに、6ビットDAC406より前に、デジタル乗算器408をDAC230に組み入れる。乗算器408のゲインは例えば手動により調整され、DAC230、つまりVCOデータ変調経路の所望のゲインを達成する。)

図4Bは下記のとおりである。


「[0032] FIG.6A shows a schematic block diagram of one implementation of scaling block 224 of synthesizer 200. Scaling block 224 scales the frequency deviation due to data modulation fed to the PLL through frequency divider 208 to be in a preferred frequency range. Block 224 receives a 6-bit input from filter 222 (signal 234 in FIG.2) and multiplies it by a 5-bit scale value chosen from a look-up table of scale values to obtain an 11-bit product. The six most significant bits (MSB) of the product are output from block 224 to carrier selection block 226. Different 5-bit scale values are preferably applied for different reference frequencies to keep the frequency deviation within the preferred frequency range. FIG.6B shows a table of ten 5-bit scale values S0-S9 according to one embodiment, wherein the frequency deviation is approximately 15 to 16 kHz.」
(当審訳:
[0032]図6Aに、シンセサイザ200のスケーリングブロック224の一実施例に係る概略ブロック図を示す。スケーリングブロック224は、周波数分周器208を介してPLLに供給するために周波数ずれをスケールし、データ変調を望ましい周波数範囲内にする。ブロック224はフィルタ222から6ビット入力(図2の信号234)を受信し、スケール値のルックアップテーブルから選択された5ビットスケール値を乗算し、11ビット積を得る。積の最上位(MSB)6ビットはブロック224からキャリア選択ブロック226に出力される。別の5ビット値は、望ましい周波数範囲内の周波数差を保持するために、可能であれば別の参照周波数に適用される。図6Bは、一実施例による、周波数差が約15から16kHzの場合の10個の5ビットスケール値S0-S9のテーブルを示す。)

図6AとBは下記のとおりである。


の記載があるから、引用例1には、

「シンセサイザ200は、位相検出器202、ループフィルタ204、VCO206と、周波数分周器を有するフィードバック経路を有してPLLを形成し、
周波数Frefの周期的周波数信号210は、フィードバック信号212(周波数分周器208の出力)と共に位相検出器202に供給され、位相検出器202の出力は、ループフィルタ204で濾波され、信号216を生成し、信号216はVCO206に供給され、その出力である出力信号214は、周波数分周器208にフィードバックし、
周波数分割器の分割係数は、制御信号218によって制御され、
シンセサイザ200は可能であれば複数の参照周波数をサポートするように提供され、
データ信号220に基づいて変調された出力信号214を生成するための、追加のガウシアン低域通過フィルタ222、スケーリングブロック224、キャリア選択ブロック226、シグマデルタ変調器228と、デジタルアナログ変換(DAC)230を含み、
シグマデルタ変調器228と入力信号232のVCO206において変調される2点変調方式を提供し、
ブロック224と226と変調器228はシグマデルタ変調経路を構成し、DAC230はVCOデータ変調経路を構成し、
フィルタ222のベースバンドクロック信号236と位相検出器210の参照信号210は、同じソースにより供給され、
VCOデータ変調経路の調整可能なゲインを提供するために、6ビットDAC406より前に、デジタル乗算器408をDAC230に組み入れ、乗算器408のゲインは例えば手動により調整され、DAC230、つまりVCOデータ変調経路の所望のゲインを達成し、
スケーリングブロック224は、周波数分周器208を介してPLLに供給するために周波数ずれをスケールし、データ変調を望ましい周波数範囲内にする
シンセサイザ200」

の発明(以下「引用発明1」という。)が記載されている。


一方、前置報告書で引用された米国特許出願公開第2009/0322439号明細書(以下「引用例2」という。下線は当審が付与。)には、

「[0031]Turning now to FIG.3, a simplified block diagram of a digital phase locked loop based frequency modulator 300 utilizing accurate gain adjustment, is illustrated in accordance with one embodiment. Frequency modulator 300 comprises a fully digital PLL, which is able to measure the gain of the oscillator with a very high accuracy by utilizing, for example, a frequency counter and a digital algorithm. The accuracy is effectively utilized to assure the quality requirements (e.g., phase error in GSM) of the output signal if the PLL is used as a frequency modulator for mobile radio systems. In one embodiment, for example, the frequency modulator 300 is operable to perform the previously mentioned functions and calculations (steps 1-4 above) to determine the gain deviation from the nominal gain considering the linear gain relation.
[0032]In one embodiment, the frequency modulator 300 of FIG.3 comprises a tuning circuit 301 and a modulation circuit 302. The tuning circuit 301 is configured to determine a nominal gain characteristic of a DCO 303 in an open loop mode (e.g., position 2 of switch 324 of FIG.3), and an actual gain characteristic of the DCO 303 in a closed loop mode (e.g., position 1 of switch 324 of FIG.3) using the nominal gain characteristic. The modulation circuit 302 includes the DCO 303 coupled to the tuning circuit 301. The modulation circuit 302 is configured to modulate a frequency of a DCO output signal 307 from the DCO with a modulation signal input 312, and to scale the modulated DCO output signal 307 based on the actual gain characteristic in the closed loop mode to provide gain compensation and frequency modulation of the DCO 303.
[0033]In another embodiment, the DCO 303 is configured to generate the DCO output signal 307 based on an oscillator control word input 317 to the DCO. The tuning circuit 301 may also comprise a select switch 324 configured to couple one of, a controlled operating point word 326 in the open loop mode and an actual operating point word 315 in the closed loop mode to the oscillator control word input 317 of the DCO based on a selection control signal 325. The tuning circuit 301 may also comprise a digital algorithm circuit 319, for example, comprising a digital algorithm block 320 and a frequency counter 322, coupled to the select switch 324, the digital algorithm circuit 319 configured to supply the selection control signal 325 to the select switch for selection of the controlled operating point word 326 to the oscillator control word input 317 of the DCO 303 in the open loop mode, and for selection of the actual operating point word 315 to the oscillator control word input 317 of the DCO 303 in the closed loop mode. The digital algorithm circuit 319 is also configured to measure two or more frequencies of the DCO output signal 307 and determine the nominal gain characteristic of the DCO in the open loop mode based on the measured frequencies, and to determine the actual gain characteristic of the DCO 303 in the closed loop mode based on the determined nominal gain characteristic.
[0034]In one embodiment, the modulation circuit 302 of the frequency modulator 300 further comprises a modulation gain block 328 (f_(REF)/K_(DCO)) coupled to the modulation signal input 312 and a gain value output 330 of the digital algorithm circuit 319, configured to scale the modulation signal input 312 to a reciprocal 330 of the determined actual gain characteristic in the closed loop mode. The modulation circuit 302 also comprises a multi-modulus divider 304 coupled to the DCO output signal 307 at the DCO and to a sigma-delta modulator 318, configured to provide a divided DCO frequency signal output 305 divided according to a divider ratio signal 345 generated by the sigma-delta modulator 318, and a time-to-digital converter 308 coupled to the divided DCO frequency signal output from the multi-modulus divider 304 and a reference clock input 306 or reference frequency (f_(REF)) 306 of the PLL, configured to provide a digital error signal output 309 based upon a phase comparison between the divided DCO frequency signal 305 and the reference clock 306.
[0035]The modulation circuit 302 also comprises a digital loop filter 310 configured to receive and filter the digital error signal 309 that is output from the time-to-digital converter 308 and to generate modulation data 311 to a loop adder 314, the modulation data 311 scaled according to a gain adjustment output of the digital algorithm block 320, and the loop adder 314 configured to add the scaled modulation signal 329 from the modulation gain block 328 and the modulation data 311 from the digital loop filter 310, and generate the actual operating point word to the select switch in the closed loop mode.
[0036]In another embodiment, the modulation circuit may further comprise a modulation adder 342 configured to add the modulation signal input 312 and a target frequency word input 340 and generate a target frequency signal 343 to the sigma-delta modulator 318.
[0037]While the frequency modulator 300 will be described herein with one or more identified filters, complex filters or low-pass filters (LPF), dividers, modulators or sigma-delta modulators, converter, amplifiers, two or more adders, frequency counters, algorithm blocks, digitally controlled oscillator (DCO), as one example, it should be understood that many variations of such components and features can be made, and all such variations are contemplated as falling within the scope of the disclosure. Such frequency modulation and gain control can also be carried out by other means also contemplated within the scope of the disclosure.
[0038]During operation of the frequency modulator 300, the DCO 303 high frequency output signal 307 is fed to the multi-modulus-divider 304, which divides the signal 307 and thus reduces the frequency of DCO output signal 307 to approximately the frequency of the reference clock 306. The time-to-digital-converter 308 measures digitally the phase error between the reference clock signal 306 (or reference frequency (f_(REF)) 306 of the PLL) and the divided DCO signal 305 to generate a digital error signal 309. The digital error signal 309 is low pass filtered by a digital loop filter 310 to generate a modulation data signal 311. After the digital loop filter 310, the modulation signal 312 is added using loop adder 314 to the modulation data signal 311 as a filtered output signal of the loop filter 310. The resulting actual operating point signal 315 is used to digitally tune the DCO 303. The modulation signal 312 is also applied to the multi-modulus-divider 304 via a Sigma-Delta-modulator 318. In this way, 2-point modulation is achieved.
[0039]The digital algorithm block 320 controls the frequency counter 322 in order to measure the DCO gain at the minimal and maximal tuning values (e.g., y1 and y2). To be able to apply these values, a switch 324, which is also controlled by selection control signal 325 from the digital algorithm block 320, controls whether the DCO input signal 317 is taken from the digital filter 310 or from the digital algorithm block 320 via controlled operating point signal 326.
[0040]Furthermore, the digital algorithm block 320 can access the actual tuning word via actual operating point signal 315 provided from the digital loop filter 310. In this way, the operation point in the locked state can be evaluated. The gain for the modulation gain signal 329 is defined in (or scaled by) a modulation gain block f_(REF)/K_(DCO) 328, and set by a gain value 330 generated by the digital algorithm block 320. Also, the digital loop filter 310 has an adjustable gain, which is also set by gain adjustment 332 generated by the digital algorithm block 320. The gain value 330 and the gain adjustment 332 generated by the digital algorithm block 320 may be set to a reciprocal of the determined gain (e.g., 1/K_(DCO)).
[0041]The loop filter gain generally does not influence the modulation, as long as the modulation gain 1/K_(DCO) is set to an optimum (e.g., where K_(DCO) is generally matched to the DCO). The loop filter gain generally only affects the dynamics of the PLL, which stabilizes the output center or carrier frequency. In one embodiment, the target frequency word input 340 and the reference clock 306 may be used to establish an RF carrier frequency.
[0042]Although the digital algorithm circuit 319 is illustrated in FIG.3 and described herein as a digital algorithm block 320 coupled to a frequency counter 322, the frequency counter 322 or another such DCO monitoring circuit may be combined with or integrated into the digital algorithm block 320 to measure the DCO frequency or another suitable characteristic of the DCO from which the nominal gain and/or the actual gain may be computed by the digital algorithm block 320. Further, the selection switch 324 may be combined with or integrated into the digital algorithm block 320, and the switch 324 may be a mux, a gate, or another arrangement suitable to select one of the digital oscillator control words in one of the open and closed loop modes to the DCO, and all such variations and combinations of the aforementioned are contemplated herein.
[0043]Alternately again, the nominal gain characteristic of the DCO can be measured in open loop mode, closed loop mode, or a combination of open and closed loop modes, and thereafter, the actual gain is measured/determined in the closed loop mode using the nominal gain characteristic.
[0044]By contrast to prior art two-measurement method gain control systems, the frequency modulator 300 of FIG.3, achieves improved performance and high accuracy oscillator gain control that is adjusted or compensated at the actual operating point, rather than simply relying on the assumption that the non-linear oscillator control characteristic (e.g., 101 of FIG.1) is linear.
[0045]In addition to or in substitution of one or more of the illustrated components, the illustrated one or more filters, complex filters or low-pass filters (LPF), dividers, modulators or sigma-delta modulators, converter, amplifiers, two or more adders, frequency counters, algorithm blocks, digitally controlled oscillator (DCO), and other systems of the disclosure may include suitable circuitry, state machines, firmware, software, logic, etc. to perform the various methods and functions illustrated and described herein, including but not limited to the method(s) described below.
[0046]In one embodiment, a method is disclosed for frequency modulation (e.g., modulating DCO HF output 307 of DCO 303 with modulation signal 312 of FIG.3) by determining a nominal gain (e.g., K_(NOM) 130 of FIGS.1 and 2) in one of an open loop mode (e.g., position 2 of switch 324 of FIG.3) or a closed loop mode, and an actual gain (e.g., k_(1) 120 of FIGS.1 and 2) in a closed loop mode (e.g., position 1 of switch 324 of FIG.3) to adjust the gain of the digitally controlled oscillator (DCO) 303 of a frequency modulator (e.g., 300 of FIG.3).
[0047]The method includes selecting the open loop mode (e.g., position 2 of switch 324 of FIG.3) of the frequency modulator (e.g., 300 of FIG.3), tuning the DCO (e.g., 303 of FIG.3) with a minimal tuning word value (e.g., yMIN of formulas (1) and (4) above applied to oscillator control word 317) and measuring (e.g., using frequency counter 322 of FIG.3) the minimal DCO frequency (f_(DCO)), and tuning the DCO (e.g., 303 of FIG.3) with a maximal tuning word value (e.g., yMAX of formulas (1) and (4) above applied to oscillator control word 317) and measuring (e.g., using frequency counter 322 of FIG.3) the maximal DCO frequency (f_(DCO)), or selecting the closed loop mode (e.g., position 1 of switch 324 of FIG.3) of the frequency modulator (e.g., 300 of FIG.3), tuning the DCO (e.g., 303 of FIG.3) to a minimal frequency (f_(DCO)) and measuring the minimal tuning word value (y), and tuning the DCO (e.g., 303 of FIG.3) to a maximal frequency (f_(DCO)) and measuring the maximal DCO tuning word value (y). The method also includes determining (e.g., using digital algorithm block 320) the nominal gain (e.g., K_(NOM) 130 of FIGS.1 and 2) of the DCO based on the minimal and maximal DCO frequency measurements, applying a modulation signal (e.g., 312 of FIG.3) to the frequency modulator (e.g., 300 of FIG.3), and applying a reciprocal of the nominal gain (e.g., 1/K_(DCO) 330 and 332 of FIG.3) to the frequency modulator (e.g., 300 of FIG.3). Finally, the method includes selecting the closed loop mode (e.g., position 1 of switch 324 of FIG.3) of the frequency modulator, determining the actual gain (e.g., k_(1) 120 of FIGS.1 and 2) of the DCO by reading the actual tuning word value (e.g., actual operating point word 315 of FIG.3) at the DCO, determining (e.g., using digital algorithm block 320) a new gain value from the actual tuning word value (e.g., actual operating point word 315 of FIG.3) in the closed loop mode (e.g., position 1 of switch 324 of FIG.3), and applying a reciprocal of the new gain value (e.g., 1/K_(DCO) 330 and 332 of FIG.3) to the frequency modulator (e.g., 300 of FIG.3).
[0048]In another embodiment, the method further comprises waiting for a settling time of the frequency modulator (e.g., 300 of FIG.3) to insure a locked state, before determining the actual gain (e.g., k_(1) 120 of FIGS.1 and 2) of the DCO (e.g., 303 of FIG.3).」
(当審訳:
[0031]図3を参照すると、デジタルPLLを基本とした正確なゲイン調整を利用した周波数変調器300の単純化したブロック図が一実施例として示されている。周波数変調器300は、例えば周波数カウンタとデジタル演算、を利用した非常に高精度の発振器のゲインを測定をすることが可能な完全デジタルPLLを含む。その精度は効率的に利用されて、PLLが移動無線システムの周波数変調器として用いられる場合に、出力信号の品質(例えばGSMの位相誤差)要求を保証する。一実施例では、例えば、周波周変調器300は上述した機能と演算(上記ステップ1-4)を実行可能であり、線形利得関係を考慮した公称ゲインによりゲイン誤差を決定する。
[0032]一実施例では、図3の周波数変調器300は、同調回路301と変調回路302を含む。同調回路301はDCO303の開ループモード(図3のスイッチ324の位置2)の公称ゲイン係数と、公称ゲイン係数を使用したDCO303の閉ループモード(図3のスイッチ324の位置1)の実質ゲイン係数を決定するように構成される。変調回路302は同調回路302に結合されたDCO303を含む。変調回路302は、変調信号入力312を用いてDCOからのDCO出力信号307の周波数を変調し、閉ループモードの実質ゲイン係数に基づいた、被変調DCO出力307をスケールするように構成され、ゲイン補償とDCO303の周波数変調を提供する。
[0033]別の実施例では、DCO303は、DCOへの発振器制御ワード入力317に基づいたDCO出力信号307を生成するように構成される。同調回路301はまた、選択制御信号325に基づいた、DCOの開ループモードでの制御動作点ワード326と閉ループモードでの実質動作点ワード315、からの1つと結合するように構成された選択スイッチ324を含む。同調回路301はまた、デジタル演算回路319、例えばデジタル演算ブロック320と周波数カウンタ322、と結合する選択スイッチ324、開ループモードでのDCO303の発振制御ワード入力317としての制御動作点ワード326と、閉ループモードでのDCO303の発振制御ワード317としての実質動作点ワード315、から選択するための選択スイッチのための選択制御信号325を供給するように構成されたデジタル演算回路319を含む。デジタル演算回路319はまた、DCO出力信号307の2以上の周波数を測定し、測定した周波数に基づく開ループモードでのDCOの公称ゲイン係数を決定し、決定された公称ゲイン係数に基づく閉ループモードのDCO303の実質ゲイン係数を決定するように構成される。
[0034]一実施例では、周波数変調器300の変調回路302はさらに、変調信号入力312とデジタル演算回路319のゲイン値出力330に結合した変調ゲインブロック328(f_(REF)/K_(DCO))を含み、変調信号入力312を閉ループモードの決定された実質ゲイン係数の逆数330でスケールするように構成する。変調回路302はさらに、DCOのDCO出力信号307とシグマデルタ変調器318に結合し、シグマデルタ変調器318により生成された分周無線信号345により分周したDCO周波数信号出力305を供給するように構成したマルチモジュール分周器304、マルチモジュール分周器304と参照クロック306又はPLLの参照周波数(f_(REF))306に結合して分周されたDCO周波数信号を供給する時間デジタル変換器308を含み、分周されたDCO周波数信号305と参照クロック306の位相比較に基づくデジタル誤差信号出力309を供給するように構成されている。
[0035]変調回路302はまた、時間デジタル変換器308の出力であるデジタル誤差信号309を受信して濾波し、変調データ311をループ加算器314に生成するデジタルループフィルタ310、デジタル演算ブロック320のゲイン調整出力によりスケールされた変調データ311、変調ゲインブロック328からのスケールされた変調信号329とデジタルループフィルタ310からの変調データ311を加算するように構成されているループ加算器314を含み、閉ループモードをスイッチが選択するための実質動作点ワードを生成する。
[0036]別の実施例では、変調回路は、変調信号入力312と目標周波数ワード入力340を加算し、目標周波数信号343をシグマデルタ変調器318に生成するように構成する変調加算器342を含むことができる。
[0037]周波数変調器300は、一例として、1以上の識別されたフィルタ、複素フィルタまたはローパスフィルタ(LPF)を有し、分周器、変調器またはシグマデルタ変調器、変換器、増幅器、2以上の加算器、周波数カウンター、演算ブロック、デジタル制御発振器(DCO)を用いており、そのような構成と特徴の多くの変形が可能であり、そのような変形は本開示の範囲内として意図されていることが理解されるであろう。このような周波数変調器とゲイン制御はもまた、開示の範囲内で意図されている別の手段により行うことができる。
[0038]周波数変調器300の動作中、DCO303高周波数出力信号307を、信号307を分周してDCO出力信号307の周波数をおおよそ参照クロック306の周波数まで減少させるマルチモジュール分周器304に供給する。時間デジタル変換器308は、参照クロック306(あるいはPLLの参照周波数(f_(REF))306)と、分周されたDCO信号305の間の位相誤差をデジタル的に測定し、デジタル誤差信号309を生成する。デジタル誤差信号309はデジタルループフィルター310によって低域濾波され、変調信号311を生成する。デジタルループフィルタ310の後で、変調信号312はループ加算器314を用いて、ループフィルタ310のフィルタされた出力信号である変調信号311と加算される。得られた実質動作点信号315はデジタル同調としてDCO303に用いる。変調信号312は、シグマデルタ変調器318を介してマルチモジュール分周器304に適用される。このようにして2点変調が達成される。
[0039]デジタル演算ブロック320は、最小と最大同調値(例えばy1とy2)におけるDCOゲインを測定するため、周波数カウンタ322を制御する。これらの値を適用するため、デジタル演算ブロック320からの選択制御信号325によって制御されるスイッチ324は、DCO入力信号317が、デジタルフィルタ310からと、制御動作点信号326を介したデジタル演算ブロック320からのどちらから獲得するかを制御する。
[0040]さらに、デジタル演算ブロック320は、デジタルループフィルタ310から提供される実質動作点信号315を介して実質動作ワードにアクセスすることができる。このようにして、ロックされた状態の動作点は評価することができる。変調ゲイン信号329のゲインは、変調ゲインブロックf_(REF)/K_(CDO)328で決定され(またはスケーリングされ)、デジタル演算ブロック320によって生成されたゲイン値330によって設定される。またデジタルループフィルタ310は、デジタル演算ブロック320によって生成されるゲイン調整332によって調整可能なゲインを有する。デジタル演算ブロック320によって生成されるゲイン値330とゲイン調整332は決定されたゲインの逆数(例えば1/K_(DCO))に設定されてもよい。
[0041]ループフィルタのゲインは、変調ゲイン1/K_(DCO)が最適(例えばK_(DCO)は一般にDCOに調和される)に設定されている限り、一般的に変調に影響を与えない。ループフィルタのゲインは一般に、出力中心とキャリア周波数を安定化させるPLLのダイナミクスのみ影響を与える。一実施例では、目標周波数ワード入力340と参照クロック306はRFキャリア周波数を確立するために用いても良い。
[0042]デジタル演算回路319が図3に示され、周波数カウンタ322に結合されたデジタル演算ブロック320として本明細書に記載されているが、周波数カウンタ322や他のDCO監視回路は、デジタル演算ブロック320と統合あるいは集積して、DCO周波数や公称ゲイン及び/又は実質ゲインDCOの別の適切な係数を測定してもよい。また、選択スイッチ324はデジタル演算ブロック320と統合あるいは集積して、スイッチ324は多重化、ゲート、又は開あるいは閉ループモードにおけるデジタル発振制御ワードの一つから選択された他の適切な方法を行い、そのような前記の全ての変形および組合せは、本明細書に意図されている。
[0043]あるいは再び、DCOの公称ゲイン係数は、開ループモード、閉ループモード、または開閉の組合せモードで測定することができ、その後、公称ゲイン係数を用いた閉ループモードにおいて実質ゲインが測定/決定される。
[0044]従来の2測定方法ゲイン制御システムとは比較して、非線形発振制御係数(例えば図1の101)が線形であるという前提に頼るよりも、図3の周波数変調器300は改善された性能と実行動作点における調整または補償された高精度発振ゲイン制御を実現する。
[0045]加えて、1以上の図示されている構成要素は、図示されている1以上のフィルタ、複素フィルタやローパスフィルタ(LPF)、分周器、変調器又はシグマデルタ変調器、変換器、増幅器、2以上の加算器、周波数カウンタ、演算ブロック、デジタル制御発振器(DCO)や他の開示されているシステムの追加あるいは変更により、適切な回路図、状態マシン、ファームウェア、ソフトウェア、論理等を含むことができ、本明細書にに図示あるいは記載される様々な方法と機能を供給するが、下記の方法に限定されない。
[0046]一実施例において、開ループモード(例えば図3のスイッチ324の位置2)又は閉ループモードにおいて決定された公称ゲイン(例えば図1と2のK_(NOM)130)と、閉ループモード(例えば図3のスイッチ324の位置1)における実質ゲイン(図1と2のk_(1)120)による周波数変調方法(例えば、図3の変調信号312でDCO303のDCOHF出力307を変調する)が記載され、周波数変調器(例えば図3の300)のデジタル制御発振器303のゲインを調整する。
[0047]この方法は、周波数変調器(例えば図3の300)の開ループモードの選択(例えば図3のスイッチ324の位置2)し、最小同調ワード値(例えば発振制御ワード317の上記の式(1)および(4)のyMIN)DCO(例えば図3の303)を同調し、最小DCO周波数を(例えば図3の周波数カウンタ322を用いて)測定し、そして、最大同調ワード値(例えば発振制御ワード317の上記の式(1)および(4)のyMAX)を用いてDCO(例えば図3の303)を同調し、最大DCO周波数(f_(DCO))を(例えば図3の周波数カウンタ322を用いて)測定するか、周波数変調器(例えば図3の300)の閉ループモード(例えば図3のスイッチ324の位置1)を選択して最小周波数(f_(DCO))にDCO(例えば図3の303)を同調させて最小同調ワード値(y)を測定し、最大周波数(f_(DCO))にDCO(例えば図3の303)を同調させて最大同調ワード値(y)を測定することを含む。この方法はまた、最小および最大DCO周波数測定に基づくDCOの公称ゲイン(例えば図1と2のK_(NOM)130)の(例えばデジタル演算ブロック320を用いた)決定、変調信号(例えば図3の312)の周波数変調器(例えば図3の300)への適用、公称ゲインの逆数(例えば図3の1/K_(DCO)330と332)を周波数変調器(例えば図3の300)に適用することを含む。最後に、この方法は、周波数変調器の閉ループモード(例えば図3のスイッチ324の位置1)の選択、DCOの実効同調ワード値(図3の実効同調点ワード315)の読み出しによるDCOの実効ゲイン(例えば図1と2のk_(1)120)の決定、閉ループモード(例えば図3のスイッチ324の位置1)における実効同調ワード値新しいゲイン値(例えば図3の実効動作点ワード15)の(例えば図3のデジタル演算ブロック320を用いた)決定と、新しいゲイン値の逆数(例えば図3の1/K_(CDO)330と332)を周波数変調器(例えば図3の300)に適用することを含む。
[0048]別の実施例では、この方法はさらに、DCO(例えば図3の303)の実効ゲイン(例えば図1と2のk_(1)120)を決定する前に、周波数変調器(例えば図3の300)のロック状態を保証するための移行時間を待つ。)

図3は下記のとおりである。


の記載があるから、引用例2には、

「周波数変調器300は、同調回路301と変調回路302を含み、
変調回路302はさらに、変調信号入力312とデジタル演算回路319のゲイン値出力330に結合した変調ゲインブロック328(f_(REF)/K_(DCO))を含み、変調信号入力312を閉ループモードの決定された実質ゲイン係数の逆数330でスケールするように構成し、DCOのDCO出力信号307とシグマデルタ変調器318に結合し、シグマデルタ変調器318により生成された分周無線信号345により分周したDCO周波数信号出力305を供給するように構成したマルチモジュール分周器304、マルチモジュール分周器304と参照クロック306又はPLLの参照周波数(f_(REF))306に結合して分周されたDCO周波数信号を供給する時間デジタル変換器308を含み、分周されたDCO周波数信号305と参照クロック306の位相比較に基づくデジタル誤差信号出力309を供給するように構成し、時間デジタル変換器308の出力であるデジタル誤差信号309を受信して濾波し、変調データ311をループ加算器314に生成するデジタルループフィルタ310、デジタル演算ブロック320のゲイン調整出力によりスケールされた変調データ311、変調ゲインブロック328からのスケールされた変調信号329とデジタルループフィルタ310からの変調データ311を加算するように構成されているループ加算器314を含み、閉ループモードをスイッチが選択するための実質動作点ワードを生成し、
変調信号入力312と目標周波数ワード入力340を加算し、目標周波数信号343をシグマデルタ変調器318に生成するように構成する変調加算器342を含むことができ、
周波数変調器300の動作中、DCO303高周波数出力信号307を、信号307を分周してDCO出力信号307の周波数をおおよそ参照クロック306の周波数まで減少させるマルチモジュール分周器304に供給し、時間デジタル変換器308は、参照クロック306と、分周されたDCO信号305の間の位相誤差をデジタル的に測定し、デジタル誤差信号309を生成し、デジタル誤差信号309はデジタルループフィルター310によって低域濾波され、変調信号311を生成し、デジタルループフィルタ310の後で、変調信号312はループ加算器314を用いて、ループフィルタ310のフィルタされた出力信号である変調信号311と加算され、得られた実質動作点信号315はデジタル同調としてDCO303に用い、変調信号312は、シグマデルタ変調器318を介してマルチモジュール分周器304に適用されることで2点変調が達成され
変調ゲイン信号329のゲインは、変調ゲインブロックf_(REF)/K_(CDO)328でスケーリングされ、デジタル演算ブロック320によって生成されたゲイン値330によって設定される
周波数変調器300。」

の発明(以下「引用発明2」という。)が記載されている。


3-3.補正後発明と引用発明の対比

(1)引用発明1との対比

引用発明1の「ベースバンドクロック信号236」は、フィルタ222に供給されたデータをオーバーサンプリングするから、「サンプリングクロック」であるといえる。
また、引用発明1のシンセサイザは、複数の参照周波数をサポートしており、オーバーサンプリングを行うベースバンドクロック信号236と参照信号210は、同じソースを用いているから、ベースバンドクロック信号236も、複数の周波数をサポートしていることは明らかである。
そうすると、引用発明1は、「複数の周波数間で切替可能なサンプリングクロック入力」を有しているといえる。

引用発明1の「シグマデルタ変調器228」は、補正後発明の「シグマデルタ変調器」に相当する。
引用発明1の「DAC230」と、補正後発明の「電圧モードデジタルアナログ変換器」は、共に「デジタルアナログ変換器」である。
引用発明1の「VCO206」は、補正後発明の「アナログ電圧制御発振器」に相当する。
引用発明1の「位相検出器202」と、補正後発明の「位相デジタル変換器」は、共に「位相検出器」である。

引用発明1の「DAC230」は、DAC230、つまりVCOデータ変調経路の所望のゲインを達成するように調整されるから、補正後発明の「適応高域通過ゲインを決定するように構成されたKv適応モジュール」を有しているといえる。

したがって、補正後発明と引用発明1とは、

「複数の周波数間で切替え可能なサンプリングクロック入力と、
低域通過変調データを受信するフィードバック経路内のシグマデルタ変調器と、
高域通過変調データを受信するデジタルアナログ変換器(DAC)、と、ここにおいて、前記低域通過変調データおよび前記高域通過変調データのうち少なくとも前記高域通過変調データに適用されるゲインは、所定値である、と、
前記フィードバック経路および前記DACの出力部に結合されたアナログ電圧制御発振器と、
前記フィードバック経路、前記サンプリングクロックおよびループフィルタに結合された位相検出器と、
前記適応高域通過ゲインを決定するように構成されたKv適応モジュールと、
を備える、
2点変調デジタル位相ロックループ回路。」

で一致し、下記の点で相違する。

相違点1

補正後発明は、前記Kv適応モジュールが、前記ループフィルタによってフィルタ処理された、前記サンプリングクロックと前記フィードバック経路との間の位相誤差を受信するのに対し、引用発明1は、調整が「手動」であって、位相誤差を使用しない点。

相違点2

高域通過変調データをスケーリングする所定値が、補正後発明は、「サンプリングクロックの周波数に基づ」いており、高域通過変調データが「適応高域通過ゲインと高域通過ゲイン分解能調整値」でスケーリングされているのに対し、引用発明1は、どのような値であるか特定されていない点。

相違点3

デジタルアナログ変換器に関し、補正後発明は、「電圧モードデジタルアナログ変換器」であるのに対し、引用発明1は、特定が無い点。

相違点4

補正後発明は、「前記低域通過変調データおよび前記高域通過変調データのうち少なくとも前記高域通過変調データに適用されるゲインは、前記サンプリングクロックの周波数に基づき、前記高域通過変調データが、適応高域通過ゲインおよび高域通過ゲイン分解能調整値でスケーリングされた変調データを備える」のに対し、引用発明1は、高域通可変長データにスケーリングを行っていない点。

相違点5

位相検出器に関し、補正後発明は、「位相デジタル変換器」であるのに対し、引用発明1は、特定が無い点。

(2)引用発明2との対比

引用発明2の「参照クロック306」と、補正後発明の「サンプリングクロック」は、共に「クロック」である。
引用発明2の「シグマデルタ変調器318」は、補正後発明の「シグマデルタ変調器」に相当する。
引用発明2の「デジタル演算ブロック320」は、ゲイン調整を出力するから、補正後発明の「Kv適応モジュール」に相当する。

したがって、補正後発明と引用発明2とは、

「クロック入力と、
低域通過変調データを受信するフィードバック経路内のシグマデルタ変調器と、
前記低域通過変調データおよび高域通過変調データのうち少なくとも前記高域通過変調データに適用されるゲインを備える、と、
前記フィードバック経路に結合された制御発振器と、
前記フィードバック経路、前記クロックおよびループフィルタに結合された位相デジタル変換器(PDC)と、
前記適応高域通過ゲインを決定するように構成されたKv適応モジュールと、
を備える、
2点変調デジタル位相ロックループ回路。」

である点で一致し、下記の点で相違する。

相違点1

補正後発明は、前記Kv適応モジュールが、前記ループフィルタによってフィルタ処理された、前記サンプリングクロックと前記フィードバック経路との間の位相誤差を受信するのに対し、引用発明2は、位相誤差をフィルタした出力とスケーリングした変調データの加算出力を受信する点。

相違点2

制御発振器として、補正後発明は、アナログ電圧制御発振器を用いているのに対し、引用発明2は、DCOである点。

相違点3

補正後発明は、高域通可変長データを受信する電圧モードデジタルアナログ変換器を有しているのに対し、引用発明2は、アナログ変換を行っていない点。

相違点4

補正後発明は、高域通過変調データに適用されるゲインが、前記サンプリングクロックの周波数に基づき、前記高域通可変長データが、適応高域通過ゲインおよび高域通過ゲイン分解能調整値でスケーリングされた変調データを備えるのに対し、引用発明2のゲインは、特定されていない点。

相違点5

クロックに関し、補正後発明は、複数の周波数間で切替え可能なサンプリングクロックであるのに対し、引用発明2では、参照クロックである点。

3-4.判断

上記相違点について検討する。

(1)引用発明1との相違点1について

引用発明1は、高域通過変調データのスケーリングにあたって位相誤差を用いておらず、スケーリング値の決定は、引用発明1として完結しているから、位相誤差を用いる必要が無い。

したがって、相違点1は、引用発明1から容易に発明をすることができたとはいえない。
よって、他の相違点について検討するまでもなく、補正後発明は引用発明1から容易に発明をすることができたとはいえない。

(2)引用発明2との相違点1について

引用発明2は、高域通過データのスケーリングにあたって、位相誤差のフィルタ出力と高域変調データを加算した出力を用いており、フィルタ出力した位相誤差を用いてスケーリング値を決定しておらず、また、サンプリングクロックの周波数にも基づいていない。
そして、スケーリング値の決定は、引用発明2として完結しているから、フィルタ出力した位相誤差を用いることも、サンプリングクロックの周波数に基づくことも必要が無い。

したがって、相違点1は、引用発明2から容易に発明をすることができたとはいえない。
よって、他の相違点について検討するまでもなく、補正後発明は引用発明2から容易に発明をすることができたとはいえない。

3-5.本件補正のむすび

本件補正後の請求項2-7に係る発明は、補正後発明をさらに限定したものであるので、補正後発明と同様に、当業者が引用発明に基づいて容易に発明をすることができたとはいえない。

本件補正後の請求項8-23に係る発明についても、引用発明1あるいは引用発明2に対して同様の相違点が存在するから、同様の理由により、当業者が引用発明に基づいて容易に発明をすることができたとはいえない。

さらに、本件補正後の請求項1-23に記載された発明について、他に独立して特許を受けることができない理由を発見しない。
よって、本件補正補正後の請求項1-23に記載された発明は特許出願の際独立して特許を受けることができるものであるから、特許法第17条の2第6項において準用する同法第126条第7項の規定に適合する。

本件補正は、補正前の請求項1-38に記載された発明を特定するために必要な事項を限定する補正であるから、特許法第17条の2第4項の規定に適合する。
さらに、本件補正は、明細書、特許請求の範囲及び図面とみなされた外国語書面の翻訳文に記載した事項の範囲内であるから、特許法第17条の2第3項(第184条の12第2項)の規定に適合する。


第4 本願発明

本件補正は上記のとおり、特許法第17条の2第3項ないし第6項の規定に適合するから、本願の発明は、本件補正により補正された特許請求の範囲の請求項1-23に記載された事項により特定されるとおりのものである。


第5 むすび

以上のとおり、本願の請求項1-23に係る発明は、原査定の理由によっては、本願を拒絶することはできない。
また、他に本願を拒絶すべき理由を発見しない。
よって、結論のとおり審決する。
 
審決日 2016-06-13 
出願番号 特願2013-553518(P2013-553518)
審決分類 P 1 8・ 121- WY (H03L)
最終処分 成立  
前審関与審査官 鬼塚 由佳  
特許庁審判長 近藤 聡
特許庁審判官 吉田 隆之
水野 恵雄
発明の名称 2点変調デジタル位相ロックループ  
代理人 奥村 元宏  
代理人 福原 淑弘  
代理人 井関 守三  
代理人 蔵田 昌俊  
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