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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1318424
審判番号 不服2015-12289  
総通号数 202 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2016-10-28 
種別 拒絶査定不服の審決 
審判請求日 2015-06-30 
確定日 2016-09-08 
事件の表示 特願2010- 46452「Pチャネル型パワーMOSFET」拒絶査定不服審判事件〔平成23年 9月15日出願公開、特開2011-181809、請求項の数(3)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成22年3月3日の出願であって,その手続の経緯は以下のとおりである。
平成24年 8月21日 審査請求
平成25年12月11日 拒絶理由通知
平成26年 2月 3日 意見書・手続補正
平成26年 9月 1日 拒絶理由通知(最後)
平成26年10月28日 意見書・手続補正
平成27年 3月25日 拒絶査定
平成27年 6月30日 審判請求・手続補正

第2 平成27年6月30日付け手続補正の適否
1 補正の内容
平成27年6月30日付けの手続補正(以下,「本補正」という。)は,補正前の特許請求の範囲の請求項1を削除し,補正前の特許請求の範囲の請求項2ないし4を,それぞれ補正後の請求項1ないし3とするものである。
2 判断
本願の願書に最初に添付した特許請求の範囲の記載及び同明細書段落0037,0052及び0053の記載より,本補正が,本願の願書に最初に添付した明細書,特許請求の範囲又は図面(以下「当初明細書等」という。)に記載された事項の範囲内においてされたものであることは明らかであるから,本補正は,特許法第17条の2第3項の規定に適合する。
また,本補正は,前記1のとおり特許請求の範囲の請求項を削除するものであるから,特許法第17条の2第4項の規定に適合することは明らかであり,同条第5項第1号に掲げる請求項の削除を目的とするものに該当する。
3 まとめ
よって,本補正は特許法第17条の2第3項から第5項までの規定に適合するから,適法にされたものである。

第3 本願発明について
1 本願発明1
本願の特許請求の範囲の請求項1に係る発明(以下,「本願発明1」という。)は,本補正後の請求項1に記載された,次のとおりのものと認める。
「以下を含むPチャネル型パワーMOSFET:
(a)第1及び第2の主面を有するシリコン半導体基板;
(b)前記第1の主面に設けられ,下端がドリフト領域内にある多数の線状トレンチ;
(c)前記多数の線状トレンチの隣接する線状トレンチ間のそれぞれに,相互に線状トレンチにより分離されるように設けられたソース領域,
ここで,各線状トレンチは,以下を有する:
(b1)N型ポリシリコン線状フィールドプレート電極;
(b2)前記N型ポリシリコン線状フィールドプレート電極に沿って,その上方に設けられたN型ポリシリコン線状ゲート電極,
更に,ここで,前記N型ポリシリコン線状フィールドプレート電極と前記N型ポリシリコン線状ゲート電極は,前記各線状トレンチの外部において相互接続されており,
前記シリコン半導体基板は,前記第2の主面側にP型シリコン単結晶基板領域を有し,
前記シリコン半導体基板は,前記第1の主面側に前記P型シリコン単結晶基板領域よりも濃度の低いP型シリコンエピタキシャル領域を有する。」
2 引用文献1の記載と引用発明1
ア 引用文献1
原査定の拒絶の理由に引用された,本願の出願前に日本国内において頒布された刊行物である,特開2007-165797号公報(以下,「引用文献1」という。)には,図面とともに,次の記載がある。(下線は当審において付加した。以下同じ。)
(ア)「【技術分野】
【0001】
本発明は,半導体装置およびその製造技術に関し,特に,トレンチゲート型MOSFET(Metal Oxide Semiconductor Field Effect Transistor)とプレーナゲート型MOSFETとを同一半導体基板上に形成した半導体装置に適用して有効な技術に関するものである。」
(イ)「【0014】
本発明者らが検討した同一半導体基板上に形成されたパワーMOSFETと保護回路を備えた半導体装置は,パワーMOSFETをトレンチゲート型縦型PチャネルMOSFETとし,また,保護回路をプレーナゲート型横型オフセットPチャネルMOSFETとした。ここで,製造工程を簡略化するために,トレンチゲート型MOSFETとプレーナゲート型MOSFETのゲート電極を同一工程で形成した。このため,例えば,ヒ素(As)またはリン(P)がドープされた多結晶シリコンからそれぞれのゲート電極は形成され,同じ導電型(N型)となる。
【0015】
その一方で保護回路内蔵パワーMOSFETにおいて,パワーMOSFETにはオン抵抗が低いことが求められ,また,プレーナMOSFETには回路の誤動作を防ぐために特性変動が少ないことが求められる。
【0016】
この点,PチャネルMOSFETのゲート電極をN型にした場合,P型にした時に比べて仕事関数の差からVthが約1V深くなってしまうが,バイアスストレスでの特性変動は少なくできる。
【0017】
したがって,本発明者らが検討したトレンチPチャネルMOSFETとオフセットPチャネルMOSFETにおいて,ゲート電極を両方ともN型とした場合,オフセットPチャネルMOSFETの特性変動は低減できるが,トレンチPチャネルMOSFETのVthが深くなり,ゲート電圧が十分与えられない状態でのオン抵抗が増加してしまうという問題が生じる。」
(ウ)「【0033】
本発明の実施の形態で示す半導体装置は,パワーMOSFETおよび保護回路を備えている。このパワーMOSFETは,Pチャネルのトレンチゲート型縦型MOSFET(以下,トレンチPMOSと略する)であり,保護回路はPチャネルのプレーナゲート型横型オフセットMOSFET(以下,オフセットPMOSと略する)である。すなわち,この保護回路は,トレンチPMOSを自己破壊させないための制御回路であって,オフセットPMOSを備えている。
・・・
【0035】
図1には,トレンチPMOS領域Atおよび保護回路領域(オフセットPMOS領域)Acが示されている。外部端子として,チップ表面にトレンチPMOSのゲートパット(ゲート電極)GP,トレンチPMOSのソースパッド(ソース電極)SPが配置されており,チップ裏面にトレンチPMOSのドレイン電極が配置されており,保護回路の外部端子はない。すなわち,保護回路(オフセットPMOS)は,トレンチPMOSに内蔵されているといえる。
【0036】
これらトレンチPMOSおよび保護回路(オフセットPMOS)は,ワンチップで形成されており,図2および図3に示すように,トレンチPMOSおよびオフセットPMOSは,同一半導体基板1の主面上に形成されている。この半導体基板1は,P型の導電型を有するP^(++)型単結晶シリコン基板1Aの主面に,P型の導電型を有する不純物がドープされたp^(+)型単結晶シリコン層1Bをエピタキシャル成長させた半導体基板(以下,単に基板という)1である。
【0037】
図2に示すトレンチPMOS領域Atでは,基板1の厚さ方向に掘られた溝にP型のポリシリコンを埋め込んでなるゲート電極6が形成されている。すなわち,トレンチPMOSのゲート電極6の導電型はP型である。なお,ゲート電極6以外のトレンチPMOSの構成の説明は,製造方法とともに後述する。
【0038】
このように,本発明ではトレンチPMOSのゲート電極6にP型のポリシリコンを適用した場合,しきい値(Vth)がN型のポリシリコンの場合に比べて,仕事関数の差によって約1V浅い。このため,ゲート電圧が十分与えられていない状態でのオン抵抗を低減することができる。なお,P型のポリシリコンを適用することによって,特性変動がN型のポリシリコンの場合に比べて増えてしまうが,オフセットPMOSほど特性の精度を必要としないため,オン抵抗を低減する利点の方が大きい。」
(エ)「【0059】
続いて,図14に示すように,フォトリソグラフィ技術によってパターニングされたフォトレジスト膜(図示せず)をマスクとして絶縁膜17および基板1をエッチングした後,そのフォトレジスト膜を除去することによって,コンタクト溝18を形成する。このコンタクト溝18は,トレンチPMOS領域Atにおいて,隣接するゲート電極6間において,トレンチPMOSのソースとなるP^(+)型半導体領域15を貫通するように形成される」
(オ)図2(a)(b)には,基板1の表面に複数の線状の溝でその下端がP^(+)型単結晶シリコン層1Bにある溝を形成し,その溝に埋め込んでなるゲート電極6と,隣接する溝の間に形成されたソースとなるP^(+)型半導体領域15と,が記載されていると認められる。
イ 前記アより,引用文献1には次の発明(「引用発明1」という。)が記載されているものと認められる。
「基板と,
基板の表面に複数の線状の溝でその下端がP+型単結晶シリコン層にある溝と,
隣接する溝の間に形成されたソースとなるP+型半導体領域と,
複数の線状の溝にP型のポリシリコンを埋め込んでなるゲート電極と,
P型の導電型を有するP^(++)型単結晶シリコン基板の主面に,P型の導電型を有する不純物がドープされたp^(+)型単結晶シリコン層1Bをエピタキシャル成長させた基板
を含む,Pチャネルのトレンチゲート型縦型MOSFETであるパワーMOSFET。」
3 引用文献2の記載と引用発明2
ア 引用文献2
原査定の拒絶の理由で引用された,本願の出願前に日本国内において頒布された刊行物である,特表2002-528916号公報(以下,「引用文献2」という。)には,図面とともに,次の記載がある。
(ア)「【0023】
次に図3を参照して,本発明の第1の実施態様による集積型パワー半導体デバイスを説明する。特に,好ましい集積型パワー半導体デバイスの単位セル200は所定の幅「Wc」(例えば1μm)を有し,そして高くドープされた第1の導電型(例えばN+)のドレイン層114と,線形的に漸変的なドーピング濃度を有する第1の導電型のドリフト層112と,第2の導電型(例えばP型)の比較的に薄いベース層116と,高くドープされた第1の導電型(例えばN+)のソース層118とを含む。ソース電極128bとドレイン電極130も,ソース層118とドレイン層114にそれぞれオーム接触するよう第1の面と第2の面に提供されてよい。ソース電極128bは,3次元(図示されていない)においてベース層116とのオーム接触も好ましくは形成する。ドリフト層112は,100μmの層厚と約1×10^(18)cm^(-3)よりも大きな第1の導電型のドーピング濃度(例えば1×10^(19)cm^(-3))を有するN型のドレイン層114(例えばN+基板)上に,約4μmの層厚を有するN型の本来の場所にドープされた単結晶シリコン層をエピタキシャル成長させることによって形成されてよい。
・・・
【0024】
次いで,3次元(図示されていない)に拡がる対向する一対の側壁120aと底120bとを有するストライプ状のトレンチが半導体基板内に形成される。1.0μmの幅「Wc」を有する単位セル100に対して,トレンチは好ましくは処理の最後に0.5μmの幅「Wt」を有するよう形成される。ゲート電極/ソース電極絶縁領域125と,ゲート電極127(例えばポリシリコン)とトレンチベースのソース電極128a(例えばポリシリコン)もトレンチ内に形成される。ゲート電極127は比較的小さく作られ,そしてトレンチ全体を占有しないので,スイッチングの間に単位セル200を駆動するために必要とされるゲート電荷量は,(他の全てのパラメータと容積が等しいと仮定すれば)以下詳細に説明されるように図2の単位セル100を駆動するために要するゲート電荷量よりもずっと少ない。
【0025】
ここで,トレンチベースのソース電極128aは3次元(図示されていない)においてソース電極128bに電気的に接続される。ゲート電極/ソース電極絶縁領域125の,トレンチの底120bとドリフト層112に隣接して拡がる部分は,トレンチのボトムコーナにおける高い電界集中(electric field crowding)の発生を抑制し,トレンチの側壁120aに沿って実質的に一様な電位勾配を実現するために,約1500Åから3000Åの間の範囲にある厚み「T1」も有してよい。しかしながら,ゲート電極/ソース電極絶縁領域125の,ベース層116とソース層118に対向して拡がる部分は,約2-3ボルトのデバイスの閾値電圧を維持するために,好ましくは約750Å未満,より好ましくは500Åの厚み「T2」を有する。」
(イ)図3には,ソース電極128bに沿ってその上方にゲート電極127を設けることが記載されている。
イ 引用発明2
前記アより,引用文献2には次の発明(以下,「引用発明2」という。)が記載されていると認められる。
「ストライプ状のトレンチ内に,ポリシリコンのゲート電極とポリシリコンのソース電極を形成し,ソース電極に沿ってその上方にゲート電極を設けた集積型パワー半導体デバイス。」
4 引用文献3の記載と引用発明3
ア 引用文献3
原査定の拒絶の理由で引用された,本願の出願前に日本国内において頒布された刊行物である,特開2006-324570号公報(以下,「引用文献3」という。)には,図面とともに,次の記載がある。
(ア)「【0032】
nチャネル型のパワーMISFETは,n型エピタキシャル層2に設けられた半導体領域であるソース領域14と,n型エピタキシャル層2および半導体基板1よりなるドレイン領域とを有している。そして,ソース領域14とドレイン領域との間のn型エピタキシャル層2には,チャネル形成用の半導体領域(チャネル形成領域)13が形成されている。ソース領域14には,例えば,リン(P)または砒素(As)が導入され,チャネル形成用の半導体領域13には,例えばホウ素(B)が導入されている。
【0033】
半導体基板1の主面には,半導体基板1の主面に対して直交する方向(半導体基板1の厚さ方向)に延在する複数の溝6が形成されている。溝6は,半導体基板1の主面からチャネル形成用の半導体領域13を貫通し,n型エピタキシャル層2の下部で終端するように形成されている。すなわち,溝6はソース領域14の上面からドレイン領域に到達するように形成されている。
【0034】
図3において,右側2つの溝6の内部下方には,絶縁膜(第1絶縁膜)7を介してダミーゲート電極9aが形成されている。また,溝6の内部上方には,ゲート絶縁膜10を介してゲート電極11aが形成されている。絶縁膜7およびゲート絶縁膜10は,ともに,例えば酸化シリコン膜よりなるが,絶縁膜7の方が,ゲート絶縁膜10よりも厚く形成されている。具体的に,絶縁膜7の厚さは,例えば200nm程度,ゲート絶縁膜10の厚さは,例えば50nm程度である。
【0035】
ダミーゲート電極9aおよびゲート電極11aは,ともに,例えば低抵抗なポリシリコン膜よりなるが,ダミーゲート電極9aとゲート電極11aとの間に介在した絶縁膜により互いに絶縁されている。このダミーゲート電極(第1導電膜よりなる)9aは,ゲート電極11aと電気的に接続されている。すなわち,本実施の形態1では,ダミーゲート電極9aとゲート電極11aとを同電位にすることで,ダミーゲート電極9aとゲート電極11aの間に介在する絶縁膜の絶縁耐性がゲート電極11aの耐圧に影響しなくすることができる。したがって,ゲート電極11aの耐圧向上を図ることができる。つまり,ゲート電極11aの耐圧は,ダミーゲート電極9aとゲート電極11aの間に介在する絶縁膜の絶縁耐性に影響を受けやすいが,本実施の形態1では,この絶縁膜を挟んだダミーゲート電極9aとゲート電極11aとを同電位にすることで,介在する絶縁膜に電圧負荷がかからないようにしているため,ゲート電極11aの耐圧を向上させることができる。
・・・
【0037】
また,図3において,最外周(左側)の溝6は,パワーMISFETとして機能しない構造となっており,絶縁膜7を介してダミーゲート電極用引き出し部9bが形成されている。そして,ダミーゲート電極用引き出し部9b上には,ゲート絶縁膜10を介してゲート電極用引き出し部11bが形成されている。ダミーゲート電極用引き出し部9bは,ダミーゲート電極9aと電気的に接続されており,ゲート電極用引き出し部11bは,ゲート電極11aと電気的に接続されている。
・・・
【0039】
層間絶縁膜16からゲート電極用引き出し部11bに達するコンタクト孔17を埋め込むように,ゲート配線25が形成されている。すなわち,ゲート電極用引き出し部11bは,ゲート配線25と電気的に接続されている。同様に,層間絶縁膜16からチャネル形成用の半導体領域13に達するコンタクト孔18を埋め込むように,ソース電極24が形成されている。ソース電極24およびゲート配線25は,バリアメタル膜および金属膜の積層膜から構成されている。バリアメタル膜は,例えばチタンタングステン(TiW)膜22からなり,金属膜は,例えばアルミニウム膜23またはアルミニウム合金膜からなる。」
(イ)「【0069】
次に,図12に示すように,フォトリソグラフィ技術およびエッチング技術を使用してn+型半導体領域8bを構成するポリシリコン膜8をパターニングする。これにより,溝6内に形成されているポリシリコン膜8を途中の深さまでエッチングして溝6内にダミーゲート電極9aを形成する。また,パターニングにより,半導体基板1上にダミーゲート電極用引き出し部9bを形成する。ダミーゲート電極用引き出し部9bは,ダミーゲート電極9aと電気的に接続されるように形成される。ここで,上述した熱処理により,n+型半導体領域8bを構成するポリシリコン膜8のグレインサイズを大きくしている。このため,ダミーゲート電極9aの形状不良を防止できる効果も得られる。
・・・
【0072】
そして,ゲート絶縁膜10上を含む半導体基板1上にポリシリコン膜(第2ポリシリコン膜)を形成する。このポリシリコン膜は,例えばCVD法を使用して形成され,n型不純物が添加されている。すなわち,このポリシリコン膜を形成する際には,例えば,ポリシリコン膜中にリンや砒素などのn型不純物が導入されている。その後,フォトリソグラフィ技術およびエッチング技術を使用して,ポリシリコン膜をパターニングすることにより,溝6内にゲート電極11aを形成する。ゲート電極11aは,その上面が半導体基板1の主面よりも凹むリセス構造とされている。また,ポリシリコン膜のパターニングにより,ゲート電極用引き出し部11bを形成する。ゲート電極用引き出し部11bは,ゲート電極11aと電気的に接続されている。」
(ウ)「【0095】
次に,本実施の形態における半導体装置のレイアウト構成の一例を図24に示す。図24は,ダミーゲート電極とゲート電極とを電気的に接続したレイアウト構成を示した図である。図24において,ゲート電極用引き出し部に接続されているコンタクト孔(第2コンタクト孔)17とダミーゲート電極用引き出し部に接続されているコンタクト孔(第1コンタクト孔)21が直線状に配列されている。そして,直線状に配列されたコンタクト孔17とコンタクト孔21上に直線状のゲート配線25が形成されている。このように構成することにより,ダミーゲート電極とゲート電極とを同電位で接続することができる。さらに,コンタクト孔17とコンタクト孔21とを直線状に配列することにより,半導体チップCPの有効面積(セル形成領域の面積/チップ全体の面積)を大きくすることができる。図24では,ゲート配線25の一部を省略して,ゲート配線25の下部に存在するコンタクト孔17およびコンタクト孔21が見えるようにしている。」
イ 引用発明3
前記アより,引用文献3には次の発明(以下,「引用発明3」という。)が記載されていると認められる。
「溝の内部下方にダミーゲート電極を形成し,溝の内部上方にゲート電極を形成し,ダミーゲート電極及びゲート電極はともにn型のポリシリコンから形成され,ダミーゲート電極とゲート電極は最外周においてゲート配線を介して電気的に接続されるnチャネル型のパワーMISFET。」
5 引用文献4の記載と引用発明4
ア 引用文献4
原査定の拒絶の理由で引用された,本願の出願前に日本国内において頒布された刊行物である,特表2009-542002号公報(以下,「引用文献4」という。)には,図面とともに,次の記載がある。
「【発明を実施するための形態】
【0021】
図2Aから図2Hは,本発明の実施形態によるシールドゲートトレンチFETを形成するプロセスの様々なステップにおける概略断面図である。図2Aから図2Hにおいて,左側の断面図はアクティブ領域におけるシールドゲートトレンチFET構造を形成するための一連のステップを示し,右側の断面図はアクティブ領域から非アクティブ領域(右から左)への移行領域の対応する図面を示している。この明細書において,「アクティブ領域」はアクティブセルを収容しているダイの領域を示し,「非アクティブ領域」はいかなるアクティブセルをも含んでいないダイの領域を示している。非アクティブ領域は,ダイの周縁に沿って延在する終端領域と,ダイの周縁又は中央に沿って延在するか,ダイの周縁及び中央に沿って延在するゲートランナとを含んでいる。
・・・
【0024】
図2Bにおいて,シールド電極214が,以下のように,トレンチ210の底部に沿って形成され,ダイの非アクティブ領域において電気的にアクセス可能にされる。公知の技術を用いて,導電材料(例えば,ドープされたポリシリコン又はドープされていないポリシリコンを含む)が,トレンチを充填し且つメサ領域上に延在するようにまず形成され,次に,トレンチ210内に所定の深さまで凹設され,シールド電極214を形成する。
・・・
【0028】
図2Eにおいて,凹設されたゲート電極222は,以下のように,トレンチ210に形成され,非アクティブ領域において電気的にアクセス可能にされる。従来の技術を用いて,第2の導電層(例えばドープされたポリシリコンを含む)が,トレンチ210を充填し且つダイのアクティブ領域及び非アクティブ領域におけるメサ面上に延在するように形成される。その後,第2の導電層はトレンチ210内に凹設され,ゲート電極222を形成する。
【0029】
第2の導電層を凹設する間,マスク219が,ダイの非アクティブ領域に延在する第2の導電材料の所定の部分を保護するのに使用される。よって,ゲート電極222は,図2Bにおける右側の断面図に示したように,ダイの非アクティブ領域におけるメサ面上よりもトレンチ210の内側の方が厚い。別のマスク219は,アクティブ領域のエッジにおいて,凹設されたゲート電極222がトレンチ210からから外に延在し,非アクティブ領域のメサ面上に至るように設けられる。よって,トレンチ210内のゲート電極222は,ダイの非アクティブ領域における電気的な接続のために利用可能にされる。マスク219は非アクティブ領域におけるシールド電極214の全体に延在していない。以下において説明するように,これにより,同一の接触開口部を通ってゲート電極及びシールド電極を接続することが容易になる。
・・・
【0032】
図2Hにおいて,相互接続層(例えば,金属を含む)がそれまで形成されたものの上に形成され,その後,パターン化されて,ソース/ボディ相互接続部226A及びゲート相互接続部226Bを形成する。左側の断面図に示したように,ソース/ボディ相互接続部226Aはソース領域208及び高濃度ボディ領域106に接触しているが,誘電体ドーム部224によりゲート電極222から絶縁されている。右側の断面図に示したように,ゲート金属226Bは接触開口部221を通ってシールド電極214及びゲート電極222に接触しており,よって,2つの電極を互いに短絡させている。
【0033】
よって,シールド電極がフロート状態(すなわち電気的にバイアスされていない)であるか,ソースポテンシャル(電位)(例えば,グランドポテンシャル(接地電位))にバイアスされている従来のシールドゲートFETとは異なり,図2Hに示したFETの実施形態においては,シールド電極はゲート電極と同じポテンシャルに接続され,バイアスされている。シールド電極がフロート状態であるか,グランドポテンシャルに接続される従来のFETにおいて,典型的には,高品質IEDが,シールド電極とゲート電極との間の電位差を維持するのに必要とされる。しかし,シールド電極とゲート電極とを互いに電気的に接続することにより,高品質IEDの必要性が無くなる。シールド電極は,ゲートポテンシャルにバイアスされているが,同一の降伏電圧に対するオン抵抗の低減を可能にする電荷平衡構造部として機能する。よって,高品質IEDを形成することに関するプロセスステップを不要にしつつ,同一の降伏電圧に対する低いオン抵抗が得られる。理論的には,このような構造はIEDをも必要としないが,当然のことながら,IEDはゲート誘電体の形成の間に形成される。よって,高性能トランジスタが簡単な製造プロセスを用いて形成される。
【0034】
ゲート電極とシールド電極との間の電気的な接触部は,任意の非アクティブ領域に形成されてもよい。例えば,当該任意の非アクティブ領域は,ダイの終端若しくはエッジ領域,又はゲートランナが図3に示したように延在するダイの中央である。図3は本発明の実施形態によるシールドゲートトレンチFETにおけるゲートランナの一部分の等角図である。上部層(例えば,ゲート相互接続層326B及び誘電体層324)が剥がされ,下に存在する構造を露出させる。図示したように,アクティブ領域341において平行に延在するトレンチ310はゲートランナ領域340の両側まで延在する。」
イ 前記アより,引用文献4には次の発明(以下,「引用発明4」という。)が記載されていると認められる。
「ドープされたポリシリコンからなるシールド電極が,トレンチの底部に沿って形成され,ドープされたポリシリコンからなるゲート電極がトレンチに形成され,非アクティブ領域に形成された接触部においてゲート電極とシールド電極とが電気的に接触するシールドゲートトレンチFET。」
6 引用文献5の記載と引用発明5
ア 本願の出願前に外国において頒布された刊行物である,米国特許出願公開第2004/89910号明細書には,図面とともに,次の記載がある。(訳は当審で作成した。)
「[0036] Referring now to the figures of the drawing in detail and first, particularly, to FIG. 4 thereof, there is shown a transistor cell according to the earlier copending application Ser. No. 10/392,024 which is incorporated herein. The transistor cell has a semiconductor body 7 composed of an n^( +) -conductive semiconductor substrate 10 and an epitaxial layer with an n-conductive drift zone 21 , and a p-conductive channel or body zone 22 , wherein an n^(+) -conductive source zone 23 is incorporated.
[0037] It should be noted that the stated conductivity types may each also be reversed without any problems. Instead of an n^(+)-conductive semiconductor substrate 10 , this then results in a p^(+)-conductive semiconductor substrate with a p-conductive drift zone and an n-conductive body or channel zone, as well as a p-conductive source zone. Silicon is preferably used for the semiconductor body 7 . However, other semiconductor materials may also be used, in particular such as silicon carbide SiC or compound semiconductors, and the like.
[0038] FIG. 4 also shows trenches 6 with a gate electrode 62 and a field electrode 63 , both of which may be formed from doped polycrystalline silicon. These electrodes 62 , 63 are insulated by way of insulating layers 32 , 33 and 322 , with the insulating layer 32 being thicker than the insulating layer 33 , and the insulating layer 322 also preferably having a greater layer thickness than the insulating layer 33 .
[0039] Silicon dioxide and/or silicon nitride are advantageously used for the insulating layers.
[0040] The insulating layer 33 thus forms a "gate oxide" for the gate electrode 62 , while the insulating layer 32 represents the dielectric layer for the field electrode 63 .
[0041] Finally, FIG. 4 also shows a drain connection metallization 52 for a drain electrode D, source connection metallization 53 for a source electrode S, an insulating layer 323 composed, for example, of silicon dioxide and/or silicon nitride between the gate electrode 62 and the source connection metallization 53 and a "body heigh" 72 , wherein the pn junction runs, measured from the lower edge of the trench 6 , between the drift zone 21 and the channel or body zone 22 . 」
(訳:[0036]詳細な図,まず特に図4を参照して,先に出願されともに係属中の出願番号10/392,024(ここに包含される)に従ったトランジスタセルが示される。このトランジスタセルは,n^( +)型の半導体基板10と,n型のドリフト領域21及びp型のチャネル又はボディ領域22(ここにn^(+)型ソース領域23が含まれる)からなるエピタキシャル層とから構成される半導体ボディ7を有する。
[0037]ここで述べられる導電型は,問題なく,それぞれ逆でもよいことに注意されたい。この結果,n^(+)型半導体基板10の代わりに,p型のドリフト領域とn型のボディ又はチャネル領域,それとp型のソース領域をのせたp^(+)型半導体基板となる。好ましくはシリコンが半導体ボディ7に用いられる。しかし,特に炭化シリコンSiCや化合物半導体のような,他の半導体材料も使われてよい。
[0038]図4には,ゲート電極62とフィールド電極63(双方ともドープされた多結晶シリコンから形成されてよい)を含むトレンチ6が示されている。これらの電極62,63は,絶縁層32,33,322により絶縁されており,絶縁層32は絶縁層33より厚く,絶縁層322も好ましくは絶縁層33より大きな層厚を有している。
[0039]酸化シリコンや窒化シリコンが有利に絶縁層に用いられる。
[0040]よって,絶縁層33はゲート電極62のゲート酸化膜を構成し,一方,絶縁層32はフィールド電極63の誘電体層として機能する。
[0041]最後に,図4では,ドレイン電極Dのドレイン接続金属52,ソース電極Sのソース接続金属53,ゲート電極62とソース接続金属53との間の絶縁層323(例えば酸化シリコンや窒化シリコンで形成される)及びトレンチ6の底からドリフト領域21とチャネル又はボディ領域22の間までで計測される「ボディの高さ」(そこにpn接合が形成される)が示される。」
イ 前記アより,引用文献5には,次の発明(以下,「引用発明5」という。)が記載されているものと認められる。
「p型のドリフト領域とn型のボディ又はチャネル領域,それとp型のソース領域をのせたp^(+)型半導体基板からなり,ドープされた多結晶シリコンから形成されるゲート電極とフィールド電極を含むトレンチを有するトランジスタセル。」
7 本願発明1と引用発明1との対比
ア 引用発明1の「Pチャネルのトレンチゲート型縦型MOSFETであるパワーMOSFET」は,本願発明の「Pチャネル型パワーMOSFET」に相当すると認められる。
イ 引用発明1の「基板」は板状のものであるから,第1及び第2の主面を有することは自明であり,また,シリコン基板の主面にシリコン層をエピタキシャル成長させてなるから,「シリコン」からなるものであり,すると,本願発明1の「第1及び第2の主面を有するシリコン半導体基板」に相当すると認められる。
ウ 引用発明1の「基板の表面に複数の線状の溝でその下端がP+型単結晶シリコン層にある溝」は,本願発明1の「前記第1の主面に設けられ,下端がドリフト領域内にある多数の線状トレンチ」に相当すると認められる。
エ 引用発明1の「隣接する溝の間に形成されたソースとなるP+型半導体領域」は,本願発明1の「前記多数の線状トレンチの隣接する線状トレンチ間のそれぞれに,相互に線状トレンチにより分離されるように設けられたソース領域」に相当すると認められる。
オ 引用発明1の「P型の導電型を有するP^(++)型単結晶シリコン基板の主面に,P型の導電型を有する不純物がドープされたp^(+)型単結晶シリコン層1Bをエピタキシャル成長させた基板」における「P^(++)型単結晶シリコン基板」と「p^(+)型単結晶シリコン層」を比較するとその「+」記号の数から見て前者の不純物濃度よりも後者の不純物濃度の方が低いことは当業者に自明のことであり,すると,引用発明1の「基板」は,本願発明1にいう「前記シリコン半導体基板は,前記第2の主面側にP型シリコン単結晶基板領域を有し,
前記シリコン半導体基板は,前記第1の主面側に前記P型シリコン単結晶基板領域よりも濃度の低いP型シリコンエピタキシャル領域を有する」ものであると認められる。
カ してみると,本願発明1と引用発明1とは,下記キの点で一致し,下記クの点で相違すると認められる。
キ 一致点
「以下を含むPチャネル型パワーMOSFET:
(a)第1及び第2の主面を有するシリコン半導体基板;
(b)前記第1の主面に設けられ,下端がドリフト領域内にある多数の線状トレンチ;
(c)前記多数の線状トレンチの隣接する線状トレンチ間のそれぞれに,相互に線状トレンチにより分離されるように設けられたソース領域,
前記シリコン半導体基板は,前記第2の主面側にP型シリコン単結晶基板領域を有し,
前記シリコン半導体基板は,前記第1の主面側に前記P型シリコン単結晶基板領域よりも濃度の低いP型シリコンエピタキシャル領域を有する。」
ク 相違点
(ア)相違点1
本願発明1においては「ここで,各線状トレンチは,以下を有する:(b1)N型ポリシリコン線状フィールドプレート電極;(b2)前記N型ポリシリコン線状フィールドプレート電極に沿って,その上方に設けられたN型ポリシリコン線状ゲート電極」であるのに対し,引用発明1においては,「複数の線状の溝にP型のポリシリコンを埋め込んでなるゲート電極」があるのみである点。
(イ)相違点2
本願発明1では,「更に,ここで,前記N型ポリシリコン線状フィールドプレート電極と前記N型ポリシリコン線状ゲート電極は,前記各線状トレンチの外部において相互接続されて」いるのに対し,引用発明1にはフィールドプレート電極についての開示がなく,したがって相互接続についての開示もない点。
8 相違点についての検討
ア 相違点1について検討すると,まず,引用発明1においてはゲート電極がP型のポリシリコンからなるのに対し,相違点1を解消するためには,これをN型ポリシリコンのゲート電極とする必要がある。しかしながら,引用発明1が前提とするPチャネル型パワーMOSFETにおいてN型ポリシリコンゲート電極を用いることは,引用発明2ないし5には開示されていないし,示唆もされていない。
イ 引用文献1には「トレンチPMOSのゲート電極6にP型のポリシリコンを適用・・・することによって,特性変動がN型のポリシリコンの場合に比べて増えてしまうが,オフセットPMOSほど特性の精度を必要としないため,オン抵抗を低減する利点の方が大きい。」と記載されており(前記2ア(ウ)参照。),パワーMOSFETにおいてはオン抵抗を低減するためにP型のポリシリコンをゲート電極に適用することが記載されているのであって,この教示に反してパワーMOSFETのゲート電極にN型のポリシリコンを用いることは当業者が容易に想到することではない。
ウ そうすると,引用発明1において,相違点1に係る構成とすることは,引用文献2ないし5にそれぞれ記載の発明に基づいて,当業者が容易に想到し得たものとはいえない。
9 本願発明1についてのまとめ
したがって,その余の相違点について検討するまでもなく,本願発明1は,引用発明1ないし5に基づいて,当業者が容易に発明をすることができたとはいえない。
10 本願発明2及び3について
本願の特許請求の範囲の請求項2及び3に係る発明(以下,それぞれ「本願発明2及び3」という。)は,本補正後の請求項2及び3に記載されたとおりのものと認める。
そして,本願発明2及び3は,本願発明1の発明特定事項をすべて含みさらに別の発明特定事項を付加したものに相当するから,本願発明1が前記9のとおり,引用発明1ないし5に基づいて,当業者が容易に発明をすることができたとはいえない以上,本願発明2及び3も同様の理由で,引用発明1ないし5に基づいて,当業者が容易に発明をすることができたとはいえない。

第4 結論
以上のとおり,本願については,原査定の拒絶理由を検討してもその理由によって拒絶すべきものとすることはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2016-08-26 
出願番号 特願2010-46452(P2010-46452)
審決分類 P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 工藤 一光  
特許庁審判長 飯田 清司
特許庁審判官 小田 浩
深沢 正志
発明の名称 Pチャネル型パワーMOSFET  
代理人 玉村 静世  
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