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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 G06F
審判 査定不服 2項進歩性 特許、登録しない。 G06F
審判 査定不服 4号2号請求項の限定的減縮 特許、登録しない。 G06F
管理番号 1318542
審判番号 不服2015-11980  
総通号数 202 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2016-10-28 
種別 拒絶査定不服の審決 
審判請求日 2015-06-24 
確定日 2016-08-24 
事件の表示 特願2012-528080「汎用使用のための処理ユニット内部メモリ」拒絶査定不服審判事件〔平成23年 3月10日国際公開、WO2011/028984、平成25年 2月 4日国内公表、特表2013-504130〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯

本件請求に係る出願(以下「本願」という。)は,2009年9月3日(以下「優先日」という。)のアメリカ合衆国における出願,及び,2009年11月11日のアメリカ合衆国における出願を基礎とするパリ条約による優先権主張を伴った,2010年9月3日を国際出願日とする出願であって,その手続の経緯の概略は以下のとおりである。

平成24年 3月 2日 :国内書面の提出
平成24年 4月27日 :国際出願翻訳文提出書の提出
平成25年 9月 3日 :出願審査請求書,手続補正書の提出
平成26年 8月29日付け :拒絶理由の通知
平成27年 2月 9日 :意見書,手続補正書の提出
平成27年 2月19日付け :拒絶査定(同年2月24日謄本送達)
平成27年 6月24日 :審判請求書,手続補正書の提出
平成27年 7月17日 :前置報告

第2 平成27年6月24付けの手続補正についての補正却下の決定

[補正却下の決定の結論]

平成27年6月24日付けの手続補正を却下する。

[理由]

1.補正の内容

平成27年6月24日付けの手続補正(以下,「本件補正」という。)の内容は,平成27年2月9日付けの手続補正により補正された特許請求の範囲の記載

「【請求項1】
メモリ制御器とメモリセルとを備える第1の内部メモリと,
前記第1の内部メモリに結合される実行ユニットと,
増設処理ユニットの第2の内部メモリへの高帯域専用内部メモリアクセスを提供し,更に前記増設処理ユニットによる前記第1の内部メモリへの高帯域専用内部メモリアクセスを提供するように構成されるインタフェースであって,前記第1の内部メモリは,前記増設処理ユニットによる汎用使用が可能となっている,インタフェースと,を備えるグラフィクス処理ユニット(GPU)。
【請求項2】
前記増設処理ユニットはGPUを備える請求項1の処理ユニット。
【請求項3】
前記増設処理ユニットは中央処理ユニット(CPU)を備え,前記第2の内部メモリはキャッシュメモリである請求項1の処理ユニット。
【請求項4】
前記第1の内部メモリは積層ダイナミックランダムアクセスメモリを備える請求項1の処理ユニット。
【請求項5】
前記第1の内部メモリは埋め込みダイナミックランダムアクセスメモリを備える請求項1の処理ユニット。
【請求項6】
前記インタフェースは前記第1の内部メモリをディスプレイデバイスに結合するように更に構成される請求項1の処理ユニット。
【請求項7】
コンピューティングデバイス上で実行される場合にグラフィクス処理ユニット(GPU)を定義するための命令を記憶している持続性コンピュータ可読記憶媒体であって,前記GPUは,
メモリ制御器とメモリセルとを備える第1の内部メモリと,
前記第1の内部メモリに結合される実行ユニットと,
増設処理ユニットの第2の内部メモリへの高帯域専用内部メモリアクセスを提供し,更に前記増設処理ユニットによる前記第1の内部メモリへの高帯域専用内部メモリアクセスを提供するように構成されるインタフェースであって,前記第1の内部メモリは,前記増設処理ユニットによる汎用使用が可能となっている,インタフェースと,を備える持続性コンピュータ可読記憶媒体。
【請求項8】
前記増設処理ユニットはGPUを備える請求項7の持続性コンピュータ可読記憶媒体。
【請求項9】
前記増設処理ユニットは中央処理ユニットを備え,前記第2の内部メモリはキャッシュメモリである請求項7の持続性コンピュータ可読記憶媒体。
【請求項10】
前記GPUの前記第1の内部メモリは積層ダイナミックランダムアクセスメモリを備える請求項7の持続性コンピュータ可読記憶媒体。
【請求項11】
前記GPUの前記第1の内部メモリは埋め込みダイナミックランダムアクセスメモリを備える請求項7の持続性コンピュータ可読記憶媒体。
【請求項12】
前記命令は,前記GPUを定義するものであって,ハードウエア記述言語ソフトウエアにおいて具現化される請求項7の持続性コンピュータ可読記憶媒体。
【請求項13】
前記命令は,前記GPUを定義するものであって,べリログハードウエア記述言語ソフトウエア,ベリログAハードウエア記述言語ソフトウエア及びVHDLハードウエア記述言語ソフトウエアの1つにおいて具現化される請求項7の持続性コンピュータ可読記憶媒
体。
【請求項14】
第1のメモリ制御器と第1のメモリセルとを備える第1の内部メモリと,前記第1の内部メモリに結合される第1の実行ユニットとを備える第1のグラフィクス処理ユニット(GPU)と,
第2のメモリ制御器と第2のメモリセルとを備える第2の内部メモリと,前記第2の内部メモリに結合される第2の実行ユニットとを備える第2のGPUと,
前記第1のGPUによる前記第2の内部メモリへの高帯域専用内部メモリアクセスを提供し,更に前記第2のGPUによる前記第1の内部メモリへの高帯域専用内部メモリアクセスを提供するように構成されるインターフェースであって,前記第1の内部メモリは,前記第2のGPUによる汎用使用が可能となっている,インタフェースと,を備えるシステム。
【請求項15】
前記第1の内部メモリは積層ダイナミックランダムアクセスメモリを備える請求項14のシステム。
【請求項16】
前記第1の内部メモリは埋め込みダイナミックランダムアクセスメモリを備える請求項14のシステム。
【請求項17】
前記インタフェースは前記第1の内部メモリ及び前記第2の内部メモリをディスプレイデバイスに結合するように更に構成される請求項14のシステム。
【請求項18】
外部メモリと,
キャッシュメモリを備える中央処理ユニット(CPU)と,
前記外部メモリ及び前記CPUの間を結合するバスと,を更に備える請求項14のシステム。
【請求項19】
前記第1のGPUは,前記CPUの前記キャッシュメモリへの高帯域専用内部メモリアクセスを提供し,更に前記CPUによる前記第1の内部メモリへの高帯域専用内部メモリアクセスを提供するように構成される増設インタフェースを更に備える請求項18のシステム。
【請求項20】
前記第2のGPUは,前記CPUの前記キャッシュメモリへの高帯域専用内部メモリアクセスを提供し,更に前記CPUによる前記第2の内部メモリへの高帯域専用内部メモリアクセスを提供するように構成される増設インタフェースを更に備える請求項18のシステム。
【請求項21】
前記メモリ制御器は前記メモリセルへのアクセスを提供するように構成される請求項1の処理ユニット。
【請求項22】
前記メモリ制御器は前記増設処理ユニットの第2のメモリ制御器へ結合される請求項1の処理ユニット。
【請求項23】
前記実行ユニットは前記第2の内部メモリからデータを読み出すために前記メモリ制御器へとリクエストを送る請求項22の処理ユニット。
【請求項24】
前記実行ユニットは前記第2の内部メモリ内に記憶するために前記メモリ制御器へデータを送る請求項22の処理ユニット。
【請求項25】
前記増設処理ユニットの前記第2の内部メモリ内のデータは前記第1の内部メモリと同様の内部メモリアクセスによってアクセスされる請求項1の処理ユニット。」(以下,この特許請求の範囲に記載された請求項を「補正前の請求項」という。)を,

「【請求項1】
メモリ制御器とメモリセルとを備える第1の内部メモリと,
前記第1の内部メモリに結合される第1の実行ユニットであって,前記第1の内部メモリと同じダイ上に存在する第1の実行ユニットと,
増設処理ユニットの第2の内部メモリへの高帯域専用内部メモリアクセスを提供し,更に前記増設処理ユニットによる前記第1の内部メモリへの高帯域専用内部メモリアクセスを提供するように構成されるインタフェースであって,前記第1の内部メモリは,前記増設処理ユニットによる汎用使用のために,前記第2の内部メモリと結合可能である,インタフェースと,を備えるグラフィクス処理ユニット(GPU)。
【請求項2】
前記増設処理ユニットはGPUを備える請求項1の処理ユニット。
【請求項3】
前記増設処理ユニットは中央処理ユニット(CPU)を備え,前記第2の内部メモリは
キャッシュメモリである請求項1の処理ユニット。
【請求項4】
前記第1の内部メモリは積層ダイナミックランダムアクセスメモリを備える請求項1の処理ユニット。
【請求項5】
前記第1の内部メモリは埋め込みダイナミックランダムアクセスメモリを備える請求項1の処理ユニット。
【請求項6】
前記インタフェースは前記第1の内部メモリをディスプレイデバイスに結合するように更に構成される請求項1の処理ユニット。
【請求項7】
コンピューティングデバイス上で実行される場合にグラフィクス処理ユニット(GPU)を定義するための命令を記憶している持続性コンピュータ可読記憶媒体であって,前記GPUは,
メモリ制御器とメモリセルとを備える第1の内部メモリと,
前記第1の内部メモリに結合される第1の実行ユニットであって,前記第1の内部メモリと同じダイ上に存在する第1の実行ユニットと,
増設処理ユニットの第2の内部メモリへの高帯域専用内部メモリアクセスを提供し,更
に前記増設処理ユニットによる前記第1の内部メモリへの高帯域専用内部メモリアクセスを提供するように構成されるインタフェースであって,前記第1の内部メモリは,前記増設処理ユニットによる汎用使用のために,前記第2の内部メモリと結合可能である,インタフェースと,を備える持続性コンピュータ可読記憶媒体。
【請求項8】
前記増設処理ユニットはGPUを備える請求項7の持続性コンピュータ可読記憶媒体。
【請求項9】
前記増設処理ユニットは中央処理ユニットを備え,前記第2の内部メモリはキャッシュメモリである請求項7の持続性コンピュータ可読記憶媒体。
【請求項10】
前記GPUの前記第1の内部メモリは積層ダイナミックランダムアクセスメモリを備える請求項7の持続性コンピュータ可読記憶媒体。
【請求項11】
前記GPUの前記第1の内部メモリは埋め込みダイナミックランダムアクセスメモリを備える請求項7の持続性コンピュータ可読記憶媒体。
【請求項12】
前記命令は,前記GPUを定義するものであって,ハードウエア記述言語ソフトウエアにおいて具現化される請求項7の持続性コンピュータ可読記憶媒体。
【請求項13】
前記命令は,前記GPUを定義するものであって,べリログハードウエア記述言語ソフトウエア,ベリログAハードウエア記述言語ソフトウエア及びVHDLハードウエア記述言語ソフトウエアの1つにおいて具現化される請求項7の持続性コンピュータ可読記憶媒体。
【請求項14】
第1のメモリ制御器と第1のメモリセルとを備える第1の内部メモリと,前記第1の内部メモリに結合される第1の実行ユニットであって,前記第1の内部メモリと同じダイ上に存在する第1の実行ユニットと,を備える第1のグラフィクス処理ユニット(GPU)と,
第2のメモリ制御器と第2のメモリセルとを備える第2の内部メモリと,前記第2の内部メモリに結合される第2の実行ユニットとを備える第2のGPUと,
前記第1のGPUによる前記第2の内部メモリへの高帯域専用内部メモリアクセスを提供し,更に前記第2のGPUによる前記第1の内部メモリへの高帯域専用内部メモリアクセスを提供するように構成されるインターフェースであって,前記第1の内部メモリは,
前記第2のGPUによる汎用使用のために,前記第2の内部メモリと結合可能である,インタフェースと,を備えるシステム。
【請求項15】
前記第1の内部メモリは積層ダイナミックランダムアクセスメモリを備える請求項14のシステム。
【請求項16】
前記第1の内部メモリは埋め込みダイナミックランダムアクセスメモリを備える請求項14のシステム。
【請求項17】
前記インタフェースは前記第1の内部メモリ及び前記第2の内部メモリをディスプレイデバイスに結合するように更に構成される請求項14のシステム。
【請求項18】
外部メモリと,
キャッシュメモリを備える中央処理ユニット(CPU)と,
前記外部メモリ及び前記CPUの間を結合するバスと,を更に備える請求項14のシステム。
【請求項19】
前記第1のGPUは,前記CPUの前記キャッシュメモリへの高帯域専用内部メモリアクセスを提供し,更に前記CPUによる前記第1の内部メモリへの高帯域専用内部メモリアクセスを提供するように構成される増設インタフェースを更に備える請求項18のシス
テム。
【請求項20】
前記第2のGPUは,前記CPUの前記キャッシュメモリへの高帯域専用内部メモリアクセスを提供し,更に前記CPUによる前記第2の内部メモリへの高帯域専用内部メモリアクセスを提供するように構成される増設インタフェースを更に備える請求項18のシステム。
【請求項21】
前記メモリ制御器は前記メモリセルへのアクセスを提供するように構成される請求項1の処理ユニット。
【請求項22】
前記メモリ制御器は前記増設処理ユニットの第2のメモリ制御器へ結合される請求項1の処理ユニット。
【請求項23】
前記実行ユニットは前記第2の内部メモリからデータを読み出すために前記メモリ制御器へとリクエストを送る請求項22の処理ユニット。
【請求項24】
前記実行ユニットは前記第2の内部メモリ内に記憶するために前記メモリ制御器へデータを送る請求項22の処理ユニット。
【請求項25】
前記増設処理ユニットの前記第2の内部メモリ内のデータは前記第1の内部メモリと同様の内部メモリアクセスによってアクセスされる請求項1の処理ユニット。」(当審注:下線は,請求人が付与したものである。以下,この特許請求の範囲に記載された請求項を「補正後の請求項」という。)に補正するものである。

そして,本件補正は,特許法184条の4第1項の国際出願日における国際特許出願の明細書,請求の範囲,及び図面(図面の中の説明に限る。)の日本語による翻訳文,又は,国際出願日における国際特許出願の図面(図面の中の説明を除く。)に記載した事項の範囲内においてなされており,特許法第17条の2第3項の規定に適合している。
また,補正前の請求項に係る発明と,補正後の請求項に係る発明とは,同一の特別な技術的特徴を有するものであり,特許法第17条の2第4項の規定に適合している。

2.目的要件

本件補正が,特許法第17条の2第5項の規定を満たすものであるか否か,すなわち,本件補正が,特許法第17条の2第5項に規定する請求項の削除,特許請求の範囲の減縮(特許法第36条第5項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであって,その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る),誤記の訂正,或いは,明りょうでない記載の釈明(拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る)の何れかを目的としたものであるかについて,以下に検討する。

(1)補正前の請求項と,補正後の請求項の対応関係
補正前の請求項と,補正後の請求項とを比較すると,補正後の請求項1?25はそれぞれ,補正前の請求項1?25に対応することは明らかである。

(2)補正事項
補正後の請求項1,7に係る補正は,下記の補正事項1,2よりなるものである。
<補正事項1>
補正前の請求項1,7の「前記第1の内部メモリに結合される実行ユニット」との記載を,
補正後の請求項1,7の「前記第1の内部メモリに結合される第1の実行ユニットであって,前記第1の内部メモリと同じダイ上に存在する第1の実行ユニット」に限定する補正。
<補正事項2>
補正前の請求項1,7の「前記第1の内部メモリは,前記増設処理ユニットによる汎用使用が可能となっている,インタフェース」との記載を,
補正後の請求項1,7の「前記第1の内部メモリは,前記増設処理ユニットによる汎用使用のために,前記第2の内部メモリと結合可能である,インタフェース」に限定する補正。

補正後の請求項14に係る補正は,下記の補正事項3,4よりなるものである。
<補正事項3>
補正前の請求項14の「前記第1の内部メモリに結合される第1の実行ユニット」との記載を,
補正後の請求項14の「前記第1の内部メモリに結合される第1の実行ユニットであって,前記第1の内部メモリと同じダイ上に存在する第1の実行ユニット」に限定する補正。
<補正事項4>
補正前の請求項14の「前記第1の内部メモリは,前記第2のGPUによる汎用使用が可能となっている,インタフェース」との記載を,
補正後の請求項14の「前記第1の内部メモリは,前記第2のGPUによる汎用使用のために,前記第2の内部メモリと結合可能である,インタフェース」に限定する補正。

(2)補正事項に係る当審の判断

<補正事項1について>
上記補正事項1は「実行ユニット」について,「第1の実行ユニット」に表現を変更し,これに「前記第1の内部メモリと同じダイ上に存在する」事項を追加して下位概念化する補正である。
そして,これによって当該発明の産業上の利用分野及び解決しようとする課題が格別変更されるものではない。
したがって,当該補正事項の目的は,請求項に記載した発明特定事項を限定するものであって,その補正前後の当該請求項に記載された発明の産業上の利用分野及び解決しようとする課題が同一であるもの(以下,単に「限定的減縮」という。)に該当する。

<補正事項3について>
上記補正事項3は「第1の実行ユニット」に「前記第1の内部メモリと同じダイ上に存在する」事項を追加して下位概念化する補正である。
そして,これによって当該発明の産業上の利用分野及び解決しようとする課題が格別変更されるものではない。
したがって,当該補正事項の目的は,限定的減縮に該当する。

<補正事項2,4について>
上記補正事項2,4は,「前記増設処理ユニットによる汎用使用」処理に「第2の内部メモリと結合」する事項を追加して下位概念化する補正である。
そして,これによって当該発明の産業上の利用分野及び解決しようとする課題が格別変更されるものではない。
したがって,当該補正事項の目的は,限定的減縮に該当する。

(3)小括
したがって,上記補正事項1?補正事項4について検討したように,本件補正の特許請求の範囲についてする補正は,特許法第17条の2第5項各号に掲げる事項を目的とするものに限られるものである。

3.独立特許要件

以上のように,本件補正は,限定的減縮を目的とするものである。そこで,限定的減縮を目的として補正された補正後の請求項1に記載された発明(以下,「本件補正発明」という。)が特許出願の際独立して特許を受けることができるものであるか(特許法第17条の2第6項において準用する同法第126条第7項の規定に適合するか)以下に検討する。

(1)本件補正発明

本件補正発明は,上記平成27年6月24日付け手続補正により補正された特許請求の範囲,明細書及び図面の記載からみて,その特許請求の範囲の請求項1に記載された以下のとおりのものと認める。

「メモリ制御器とメモリセルとを備える第1の内部メモリと,
前記第1の内部メモリに結合される第1の実行ユニットであって,前記第1の内部メモリと同じダイ上に存在する第1の実行ユニットと,
増設処理ユニットの第2の内部メモリへの高帯域専用内部メモリアクセスを提供し,更に前記増設処理ユニットによる前記第1の内部メモリへの高帯域専用内部メモリアクセスを提供するように構成されるインタフェースであって,前記第1の内部メモリは,前記増設処理ユニットによる汎用使用のために,前記第2の内部メモリと結合可能である,インタフェースと,を備えるグラフィクス処理ユニット(GPU)。」

(2)引用文献

ア.引用文献1に記載されている技術的事項及び引用発明1の認定

本願優先日前に頒布され,原審の拒絶査定の理由である上記平成26年8月29日付けの拒絶理由通知(以下,「原審拒絶理由」という。)において引用された,西川由理,鯉渕道紘,吉見真聡,天野英晴,“ClearSpeedコアプロセッサの並列ベンチマークよる性能評価と性能向上手法の提案”,情報処理学会研究報告,社団法人情報処理学会,2007年3月1日,第2007巻,第17号,(2007-ARC-172),257?262頁(以下,「引用文献1」という。)には,関連する図面とともに,以下の技術的事項が記載されている。(当審注:下線は,参考のために当審で付与したものである。)

A.「2.1 CSX600のアーキテクチャ
ClearSpeed社のSIMD型コプロセッサCSX600は,単精度または倍精度演算に対し48GFLOPSの理論性能,また行列積の演算ルーチンDGEMMにより25GFLOPSの実効性能を持つ^(8)).主なスペックを表1に示す.
CSX600は,96個のプロセッシングエレメント(PE)が一次元アレイ状に接続されたマルチコアプロセッサを持つ.これをmulti-threaded array processor(MTAP)と呼び,その構造を図1に示す.各PEはそれぞれ,32/64-bitの浮動小数点乗算器および加算器,6Kbyteのローカルメモリ(SRAM),および整数演算用のALUを持つ.これにより,PE単独で0.5GFLOPSの理論性能が得られている.さらに,各PEはswazzleパスと呼ばれる64-bit幅のデータバスを介し,隣接PEと通信を行う.
CSX600はMTAPのほか,内部SRAM,外部DRAMインタフェース,およびPE間を接続する高速I/Oポート等により構成される.特に,内部SRAM,外部DRAMは“mono”メモリ,96個のPE内メモリは”poly”メモリと呼ばれる.なお,各サブシステムのインターコネクトはClearConnectと呼ばれる独自のNetwork-on-Chipにより実現されている.
MTAPは優先度の異なるスレッドを8つまで同時に実行できる,例えばセマフォ管理を行うことで,他の演算中にmono-poly間でデータをバックグラウンド転送することが可能である.ただし,PE間通信のバックグラウンド転送は行えない.」(258?257頁の2.1)

B.「表1CSX600のスペック
実効性能(DGEMM)25GFLOPS
最大動作周波数 250MHz
平均消費電力 10W
内部メモリ間転送速度 96Gbps
外部〃 3.2Gbps」(258頁の表1)

C.「このようにすれば,mono-poly間のメモリコピーを繰り返しながら,アレイ上で左ないし右隣のPEから一部のデータを参照することで,計算サイズの大きい問題にも対応できる.
以上より,時間計測の対象となる計算ステップは次のようになる.
(1)monoメモリから配列pの一部のデータのバックグラウンド転送を開始
(2)両隣のPEと(1)のデータを送受信
(3)浮動小数点演算を実行
(4)polyメモリ内の要素に対する演算が終了していれば(1)に戻り,でなければ(3)に戻る
ここで,(2)の隣接PEの値の参照には,PE問を接続するswazzleパスを用いる.これについて,以下の2通りの参照方法を試みた.
・Type1:計算途中に必要に応じて参照
・Type2:予めpolyメモリ中に転送」(260頁右欄10?26行)

ここで,上記引用文献1に記載されている事項を検討する。

(ア)上記Aの「SIMD型コプロセッサCSX600」,「CSX600は,96個のプロセッシングエレメント(PE)が一次元アレイ状に接続されたマルチコアプロセッサを持つ.」,「各PEはそれぞれ,32/64-bitの浮動小数点乗算器および加算器,6Kbyteのローカルメモリ(SRAM),および整数演算用のALUを持つ.」との記載からすると,
浮動小数点乗算器および加算器,整数演算用のALUは,演算器の一態様であるから,
引用文献1には,“ローカルメモリ,及び,演算器を備えた複数のプロセッシングエレメント(PE)を備えたコプロセッサ”が記載されていると認められる。

(イ)上記Aの「さらに,各PEはswazzleパスと呼ばれる64-bit幅のデータバスを介し,隣接PEと通信を行う.CSX600はMTAPのほか,内部SRAM,外部DRAMインタフェース,およびPE間を接続する高速I/Oポート等により構成される.」との記載,上記Bの「内部メモリ間転送速度 96Gbps 外部〃 3.2Gbps」との記載,上記Cの「左ないし右隣のPEから一部のデータを参照することで,計算サイズの大きい問題にも対応できる.」,「(2)両隣のPEと(1)のデータを送受信」,「ここで,(2)の隣接PEの値の参照には,PE問を接続するswazzleパスを用いる.」,「計算途中に必要に応じて参照」との記載からすると,
64bit幅の高速なデータバスであるswazzleパスによって,各PEは隣接するPEのデータを参照できることから,隣接するPE同士は,データを相互に参照できることが読み取れる。

したがって,引用文献1には,前記「コプロセッサ」が“各PEが隣接PEとデータを必要に応じて相互参照できる,PE間を接続する64bit幅の高速なデータバスであるswazzleパスを備える”ことが記載されていると認められる。

(ウ)以上,(ア)?(イ)で検討した事項から,引用文献1には,次の発明(以下,「引用発明1」という。)が記載されているものと認める。

「ローカルメモリ,及び,
演算器を備えた
複数のプロセッシングエレメント(PE)と,
各PEが隣接PEとデータを必要に応じて相互参照できる,PE間を接続する64bit幅の高速なデータバスであるswazzleパスとを備えた
コプロセッサ。」

イ.引用文献2に記載されている技術的事項及び引用発明2の認定

本願優先日前に頒布され,原審拒絶理由において引用された,米国特許第6956579号明細書(2005年10月18日公開,以下,「引用文献2」という。)には,関連する図面とともに,以下の技術的事項が記載されている。(当審注:下線は,参考のために当審で付与したものである。)

D.「In this embodiment, graphics processing subsystem 112 includes a bridge unit 130 and two (or more) graphics processing units (GPUs) 114 a, 114 b, each of which is preferably implemented as a separate integrated circuit device (e.g., programmable processor or application-specific integrated circuit (ASIC)).」(5欄8?13行)
(当審訳:「この実施形態では,グラフィクス処理サブシステム112は,ブリッジユニット130と2つ(或いはそれ以上の)グラフィクス処理ユニット(GPU)114a,bを含み,それぞれは,好ましくは,別々のICデバイス(例えば,プログラマブルプロセッサや,特定用途向け集積回路(ASIC)として実装される」)

E.「Each GPU 114 a, 114 b, has an associated (local) graphics memory 116 a, 116 b」(5欄31?32行)
(当審訳:「各GPU114a,114bは,関連した,(“ローカルな”)グラフィクスメモリ116a,116bを持つ」)

F.「For each graphics memory 116 a, 116 b, a memory interface 123 a, 123 b is also provided for controlling access to the respective graphics memory. Memory interfaces 123 a, 123 b can be integrated with respective GPUs 114 a, 114 b or with memories 116 a, 116 b, or they can be implemented as separate integrated circuit devices. In one embodiment, all memory access requests originating from GPU 114 a are sent to memory interface 123 a. If the target address of the request corresponds to a location in memory 116 a, memory interface 123 a accesses the appropriate location; if not, then memory interface 123 a forwards the request to a bridge unit 130 , which is described below. Memory interface 123 a also receives all memory access requests targeting locations in memory 116 a; these requests may originate from scanout control logic 120 , CPU 102 , or other system components, as well as from GPU 114 a or 114 b. Similarly, memory interface 123 b receives all memory access requests that originate from GPU 114 b or that target locations in memory 116 b.」(5欄60行?6欄10行)
(当審訳:「各グラフィクスメモリ116a,116bには,個別のグラフィクスメモリへのアクセスを制御するために,メモリインタフェース123a,123bも提供される。メモリインタフェース123a,123bは,個別のGPU114a,114bと,又は,メモリ116a,116bと統合されうる。或いは,それらは,別々のICデバイスとして実装されうる。ある実施形態では,GPU114aから生じる,あらゆるメモリアクセスリクエストは,メモリインタフェース123aへ送信される。もし,リクエストのターゲットアドレスが,メモリ116a内の位置に対応するものであれば,メモリインタフェース123aは,適切な位置にアクセスする。もしそうでなければ,それから,メモリインタフェース123aは,そのリクエストを,後述のブリッジユニット130へ転送する。メモリインタフェース123aは,また,メモリ116a内の位置をターゲットとする,あらゆるメモリアクセスリクエストを受信する。これらのリクエストは,SCANOUT制御ロジック120,CPU102,又は,他のシステムコンポーネントから生じ,同様に,GPU114a又は114bからも生じる。同様に,メモリインタフェース123bは,GPU114bから生じる,又は,メモリ116b内の位置をターゲットとする,あらゆるメモリアクセスリクエストを受信する。」)

G.「In addition, as described further below, bridge unit 130 facilitates access by either of GPUs 114 a, 114 b to the remote memory 116 b, 116 a associated with the other of GPUs 114 a, 114 b. 」(6欄22?25行)
(当審訳:「加えて,さらに下記のように,ブリッジユニット130は,GPU114a,114bのいずれかによる,他のGPU114a,114bに関連するリモートメモリ116b,116aへのアクセスを容易にする。」)

H.「In accordance with an embodiment of the present invention, a private address space is provided for use within graphics processing subsystem 112 , enabling GPUs 114 a, 114 b to unambiguously identify locations in respective remote memories 116 b, 116 a. The private address space is large enough that each location in each of memories 116 a, 116 b can be mapped to a unique private address. For instance, if each of memories 116 a, 116 b has 256 MB of addressable storage, the private address space will provide addresses for at least 512 MB.」(8欄16?25行)
(当審訳:「本発明の実施形態によれば,“プライベート”アドレス空間が,グラフィクス処理サブシステム112内での使用のために提供され,GPU114a,114bが,個別のリモートメモリ116a,116b内の位置を一義的に識別できるようにする。プライベートアドレス空間は,メモリ116a,116bそれぞれの中の各位置が,一意なプライベートアドレスにマップされうるほど十分大きい。例えば,もし,メモリ116a,116bそれぞれが,256MBのアドレス可能なストレージを持っていたら,プライベートアドレスは,少なくとも512MBのためのアドレスを提供する。」)

I.「In one embodiment, private addresses are assigned sequentially to each location in memory 116 a, then sequentially to each location in memory 116 b.」(8欄59?61行)
(当審訳:「ある実施形態では,プライベートアドレスは,メモリ116a内の各位置に連続して割り当てられ,それから,メモリ116n内の各位置に連続して割り当てられる。」)

J.「GPU 114 a (GPU 114 b) can unambiguously identify any location in remote memory 116 b ( 116 a) by referencing the private address of that location (rather than the global address). For example, GPU 114 a may request a data transfer from a source location in the remote memory 116 b (identified by a private address) to a destination location in its local memory 116 a (identified by a global address or just an offset value or, in some embodiments, by a private address). This request is received by memory interface 123 a, which determines that the source address does not correspond to a location within graphics memory 116 a and forwards the request to bridge unit 130 for processing. It should be noted that memory interface 123 a need not recognize the source address as a private address. Bridge unit 130 recognizes the source address as a private address in memory 116 b and directs the request to memory interface 123 b, then directs data received in response back to memory interface 123 a for storage in the destination location. Bridge unit 130 can convert the private source address to a physical (e.g., global) address before forwarding the request, so that memory interface 123 b also need not recognize private addresses.」(9欄9?30行)
(当審訳:「GPU114a(114b)は,その位置の(グローバルアドレスよりも,むしろ)プライベートアドレスを参照することにより,リモートメモリ116b(116a)内の任意の位置を一義的に識別できる。例えば,GPU114aは,(プライベートアドレスによって識別される)リモートメモリ116b内のソース位置から,(グローバルアドレス,オフセット値,又は,ある実施形態では,プライベートアドレスによって識別される)そのローカルメモリ116a内のデステネイション位置へのデータ転送を要求できる。このリクエストは,メモリインタフェース123aによって受信され,メモリインタフェース123aは,ソースアドレスが,グラフィクスメモリ116a内の位置に対応しないことを決定し,そのリクエストをブリッジユニット130へ処理のために転送する。メモリインタフェース123aは,ソースアドレスをプライベートアドレスとして認識する必要がないことに注意すべきである。ブリッジユニット130は,ソースアドレスをメモリ116b内のプライベートアドレスとして認識し,そのリクエストをメモリインタフェース123bへ向かわせ,それから,応答で受信したデータを,デステネイション位置内のストレージのためのメモリインタフェース123aへ返信させる。ブリッジユニット130は,メモリインタフェース123bもプライベートアドレスを認識する必要がないよう,リクエストを転送する前にプライベートソースアドレスを物理的な(例えばグローバルな)アドレスに変換できる。」)

K.「The memory interfaces described herein may be integrated with a GPU and/or a memory in a single integrated circuit device (chip) or implemented as separate chips.」(9欄35?38行)
(当審訳:「後述のメモリインタフェースは,単一のICデバイス(チップ)内で,又は,別々のチップとして実装されて,GPUやメモリと統合される。」)

ここで,上記引用文献2に記載されている事項を検討する。

(ア)上記Dの「グラフィクス処理サブシステム112は,ブリッジユニット130と2つ(或いはそれ以上の)グラフィクス処理ユニット(GPU)114a,bを含」む旨の記載,上記Eの「各GPU114a,114bは,関連した,(“ローカルな”)グラフィクスメモリ116a,116bを持つ」旨の記載,上記Fの「各グラフィクスメモリ116a,116bには,個別のグラフィクスメモリへのアクセスを制御するために,メモリインタフェース123a,123bも提供される。」旨の記載,上記Kの「後述のメモリインタフェースは,単一のICデバイス(チップ)内で,又は,別々のチップとして実装されて,GPUやメモリと統合される。」旨の記載からすると,
GPU114aと,ローカルなグラフィクスメモリ116aと,メモリインタフェース123aとが関連し,
GPU114bと,ローカルなグラフィクスメモリ116bと,メモリインタフェース123bとが関連しているから,
引用文献1には,“ローカルなグラフィクスメモリと,前記グラフィクスメモリへのアクセスを制御するローカルなメモリインタフェースと,前記グラフィクスメモリと関連したグラフィクス処理ユニット(GPU)とを備えるICチップ。”が記載されていると認められる。

(イ)上記Fの「ある実施形態では,GPU114aから生じる,あらゆるメモリアクセスリクエストは,メモリインタフェース123aへ送信される。もし,リクエストのターゲットアドレスが,メモリ116a内の位置に対応するものであれば,メモリインタフェース123aは,適切な位置にアクセスする。もしそうでなければ,それから,メモリインタフェース123aは,そのリクエストを,後述のブリッジユニット130へ転送する。メモリインタフェース123aは,また,メモリ116a内の位置をターゲットとする,あらゆるメモリアクセスリクエストを受信する。」,「同様に,メモリインタフェース123bは,GPU114bから生じる,又は,メモリ116b内の位置をターゲットとする,あらゆるメモリアクセスリクエストを受信する。」旨の記載,上記Jの「例えば,GPU114aは,(プライベートアドレスによって識別される)リモートメモリ116b内のソース位置から,(・・・(中略)・・・プライベートアドレスによって識別される)そのローカルメモリ116a内のデステネイション位置へのデータ転送を要求できる。このリクエストは,メモリインタフェース123aによって受信され,メモリインタフェース123aは,ソースアドレスが,グラフィクスメモリ116a内の位置に対応しないことを決定し,そのリクエストをブリッジユニット130へ処理のために転送する。」,「ブリッジユニット130は,ソースアドレスをメモリ116b内のプライベートアドレスとして認識し,そのリクエストをメモリインタフェース123bへ向かわせ,それから,応答で受信したデータを,デステネイション位置内のストレージのためのメモリインタフェース123aへ返信させる。」旨の記載,上記Gの「加えて,さらに下記のように,ブリッジユニット130は,GPU114a,114bのいずれかによる,他のGPU114a,114bに関連するリモートメモリ116b,116aへのアクセスを容易にする。」旨の記載からすると,
ブリッジユニット130は,GPU114aから,他のGPU114bの他のグラフィクスメモリ116bへのあらゆるメモリアクセスリクエストを他のメモリインタフェース123bへ転送し,
他のGPU114bからGPU114aのグラフィクスメモリ116aへのあらゆるメモリアクセスリクエストをメモリインタフェース123aへ転送することで,
GPU114a,114bのいずれかによる,他のGPU114a,114bに関連するリモートメモリ116b,116aへのアクセスを可能にすることが読み取れる。

そうすると,引用文献1には,“前記GPUから他のGPUの他のグラフィクスメモリへのあらゆるメモリアクセスリクエストを他のメモリインタフェースへ転送することで,前記GPUによる他のGPUの他のグラフィクスメモリへのアクセスを可能とし,他のGPUから前記ローカルなグラフィクスメモリへのあらゆるメモリアクセスリクエストを前記ローカルなメモリインタフェースへ転送することで,他のGPUによるローカルなグラフィクスメモリへのアクセスを可能するブリッジユニット”が記載されていると認められる。

(ウ)上記Hの「“プライベート”アドレス空間が,グラフィクス処理サブシステム112内での使用のために提供され,GPU114a,114bが,個別のリモートメモリ116a,116b内の位置を一義的に識別できるようにする。プライベートアドレス空間は,メモリ116a,116bそれぞれの中の各位置が,一意なプライベートアドレスにマップされうるほど十分大きい。例えば,もし,メモリ116a,116bそれぞれが,256MBのアドレス可能なストレージを持っていたら,プライベートアドレスは,少なくとも512MBのためのアドレスを提供する。」旨の記載,上記Iの「プライベートアドレスは,メモリ116a内の各位置に連続して割り当てられ,それから,メモリ116n内の各位置に連続して割り当てられる。」旨の記載,上記Jの「GPU114a(114b)は,その位置の(グローバルアドレスよりも,むしろ)プライベートアドレスを参照することにより,リモートメモリ116b(116a)内の任意の位置を一義的に識別できる。」旨の記載からすると,
GPU114aのグラフィクスメモリ116aは,他のGPU114bのグラフィクスメモリ116bと連続し,各GPUから位置を一義的に識別可能なプライベートアドレス空間を持つことが読み取れる。

そうすると,引用文献1には,前記「ローカルなグラフィクスメモリ」は“他のGPUの他のグラフィクスメモリと連続し,他のGPUから位置を一義的に識別可能してアクセス可能なプライベートアドレス空間を持つ”ことが記載されていると認められる。

(エ)以上,(ア)?(ウ)で検討した事項から,引用文献2には,次の発明(以下,「引用発明2」という。)が記載されているものと認める。

「ローカルなグラフィクスメモリと,
前記グラフィクスメモリへのアクセスを制御するローカルなメモリインタフェースと,
前記グラフィクスメモリと関連したグラフィクス処理ユニット(GPU)と,
前記GPUから他のGPUの他のグラフィクスメモリへのあらゆるメモリアクセスリクエストを他のメモリインタフェースへ転送することで,前記GPUによる他のGPUの他のグラフィクスメモリへのアクセスを可能とし,他のGPUから前記ローカルなグラフィクスメモリへのあらゆるメモリアクセスリクエストを前記ローカルなメモリインタフェースへ転送することで,他のGPUによる前記ローカルなグラフィクスメモリへのアクセスを可能とするブリッジユニットとを備え,
前記ローカルなグラフィクスメモリは,他のGPUの他のグラフィクスメモリと連続し,他のGPUから位置を一義的に識別可能してアクセス可能なプライベートアドレス空間を持つICチップ。」

(3)対比

ア.本件補正発明と引用発明1とを対比する。

(ア)引用発明1の「プロセッシングエレメント(PE)」は,本件補正発明の「グラフィクス処理ユニット(GPU)」と,“処理ユニット”である点で共通する。

(イ)引用発明1の複数の「PE」のうちの,所定の「PE」の「ローカルメモリ」及び「隣接PE」の「ローカルメモリ」は,PEの内部のメモリであって,それぞれ,第1の内部メモリ及び第2の内部メモリといえるものであるから,本件補正発明の「メモリ制御器とメモリセルとを備える第1の内部メモリ」及び「増設処理ユニットの第2の内部メモリ」と,
後記する点で相違するものの,“第1の内部メモリ”及び“第2の内部メモリ”である点で共通する。

(ウ)引用発明1の複数の「PE」のうちの,所定の「PE」の「演算器」及び「隣接PE」の「演算器」は,“処理ユニット”内のメモリを除いた演算処理を実行する部分,すなわち,実行ユニットといえるものであり,該「演算器」が「ローカルメモリ」と接続されていること,すなわち,結合されていることは明らかであるから,
引用発明1の「PE」は,本件補正発明の「前記第1の内部メモリに結合される第1の実行ユニットであって,前記第1の内部メモリと同じダイ上に存在する第1の実行ユニット」と,後記する点で相違するものの,“前記第1の内部メモリに結合される第1の実行ユニット”である点で共通し,
引用発明1の「隣接PE」は,本件補正発明の「増設処理ユニット」に相当する。

(エ)引用発明1の複数の「PE」のうちの,所定の「PE」は,隣接PEのデータを参照可能であり,この隣接PEのデータとは,隣接PEの「ローカルメモリ」内のデータといえる。
そうすると,引用発明1の「swazzleパス」は,所定のPEに,他のPE内の他のローカルメモリへの内部メモリアクセスを提供し,他のPEに,所定のPE内のローカルメモリへの内部メモリアクセスを提供するものと解することができる。
さらに,前記「swazzleパス」は,「PE間を接続する64bit幅の高速なデータバス」であるから,これを介した内部メモリアクセスは,高帯域で,かつ,PE間通信専用のアクセスであるといえる。
したがって,引用発明1の「各PEが隣接PEとデータを必要に応じて相互参照できる,PE間を接続する64bit幅の高速なデータバスであるswazzleパス」は,本件補正発明の「増設処理ユニットの第2の内部メモリへの高帯域専用内部メモリアクセスを提供し,更に前記増設処理ユニットによる前記第1の内部メモリへの高帯域専用内部メモリアクセスを提供するように構成されるインタフェース」に相当する。

イ.以上から,本件補正発明と引用発明1とは,以下の点で一致し,また,以下の点で相違する。

(一致点)
「第1の内部メモリと,
前記第1の内部メモリに結合される第1の実行ユニットと,
増設処理ユニットの第2の内部メモリへの高帯域専用内部メモリアクセスを提供し,更に前記増設処理ユニットによる前記第1の内部メモリへの高帯域専用内部メモリアクセスを提供するように構成されるインタフェースと,を備える処理ユニット。」

(相違点1)
「第1の内部メモリ」に関して,
本件補正発明では,「メモリ制御器とメモリセルとを備えるのに対して,
引用発明1では,「ローカルメモリ」の内部構造が明示されておらず,「メモリ制御器」について特定されていない点。

(相違点2)
「第1の実行ユニット」に関し,
本件補正発明では,前記第1の内部メモリと同じダイ上に存在するのに対して,
引用発明1は,そのような点は特定されていない点。

(相違点3)
「第1の内部メモリ」に関し,
本件補正発明では,「前記増設処理ユニットによる汎用使用のために,前記第2の内部メモリと結合可能である」のに対して,
引用発明1では,そのような点は特定されていない点。

(相違点4)
「処理ユニット」に関して,
本件補正発明では,「グラフィクス」を処理するのに対し,
引用発明1では,処理対象が特定されていない点。

(4)当審の判断

上記相違点1乃至相違点4について検討する。

ア.相違点1について
引用発明1は「ローカルメモリ」を備えるところ,
引用発明2は,「ローカルなグラフィクスメモリ」に加えて,「前記グラフィクスメモリへのアクセスを制御するローカルなメモリインタフェース」を備えるものである。
引用発明2の「ローカルなメモリインタフェース」は,ローカルなメモリへのアクセスを制御するものであるから,本件補正発明の「メモリ制御器」に相当する。
そして,引用発明1及び引用発明2は,いずれも複数の処理ユニット間で,それぞれ内部メモリを相互に参照するという共通の機能を備えるものである。
そうすると,引用発明1に引用発明2を適用し,「ローカルメモリ」に,アクセスを制御するメモリインタフェース(メモリ制御器)を付加するようにすること,すなわち,相違点1に係る構成とすることは,当業者が容易に想到し得たことである。

イ.相違点2について
引用発明1の「ローカルメモリ」及び「演算器」は,同一の「PE」に含まれるところ,
引用発明2の「ローカルなグラフィクスメモリ」及び「GPU」とは,同じICチップに含まれるものである。
一方,プロセッサの技術分野において,「ダイ」なる用語は「チップ」を意味することは,技術常識である。
そうすると,引用発明2の「GPU」は,「ローカルなグラフィクスメモリ」と同じICチップ,すなわち,「同じダイ」に含まれるものといえる。
そして,引用発明1及び引用発明2は,いずれも複数の処理ユニット間で,それぞれ内部メモリを相互に参照するという共通の機能を備えるものである。
そうすると,引用発明1に引用発明2を適用し,「ローカルメモリ」及び「演算器」を「同じダイ」に含まれるようにすること,すなわち,相違点2に係る構成とすることは,当業者が容易に想到し得たことである。

ウ.相違点3について
引用発明1の複数の「PE」は,それぞれ「ローカルメモリ」を備えるところ,
引用発明2の「ブリッジユニット」は,「他のGPUから前記ローカルなグラフィクスメモリへのあらゆるメモリアクセスリクエストを前記ローカルなメモリインタフェースへ転送することで,他のGPUによる前記ローカルなグラフィクスメモリへのアクセスを可能とする」ものである。
引用発明2の「ローカルなグラフィクスメモリ」は,「他のGPU」によって「GPU」を介さずに「あらゆる」メモリアクセスリクエストが可能である,すなわち,汎用的に使用できるものといえる。
また,引用発明2の「ローカルなグラフィクスメモリ」は,「他のGPUの他のグラフィクスメモリと連続し,他のGPUから位置を一義的に識別可能してアクセス可能なプライベートアドレス空間を持つ」ものであるから,「ローカルなグラフィクスメモリ」と「他のGPUの他のグラフィクスメモリ」とは結合されたメモリとして扱うことができる。
そして,引用発明1及び引用発明2は,いずれも複数の処理ユニット間で,それぞれ内部メモリを相互に参照するという共通の機能を備えるものである。
そうすると,引用発明1に引用発明2を適用し,複数の「PE」の「ローカルメモリ」を結合して扱い,「隣接PE」が,「PE」の「ローカルメモリ」を「汎用使用」できるように構成すること,すなわち,相違点3に係る構成とすることは,当業者が容易に想到し得たことである。

エ.相違点4について
引用発明1の「PE」は,その用途が特定されていないところ,
引用発明2の「グラフィクス処理ユニット(GPU)」は,グラフィクスを処理するものである。
そして,引用発明1及び引用発明2は,いずれも複数の処理ユニット間で,それぞれ内部メモリを相互に参照するという共通の機能を備えるものである。
そうすると,引用発明1に引用発明2を適用し,グラフィクスを処理するように構成すること,すなわち,相違点4に係る構成とすることは,当業者が容易に想到し得たことである。

イ.小括

上記で検討したごとく,相違点1乃至相違点4に係る構成は当業者が容易に想到し得たものであり,そして,これらの相違点を総合的に勘案しても,本件補正発明の奏する作用効果は,上記引用発明1,引用発明2及び当該技術分野の周知技術の奏する作用効果から予測される範囲内のものにすぎず,格別顕著なものということはできない。

したがって,本件補正発明は,上記引用発明1,引用発明2及び当該技術分野の周知技術に基づいて,当業者が容易に発明をすることができたものであり,特許法第29条第2項の規定により,特許出願の際独立して特許を受けることができない。

(5)むすび

以上のように,本件補正は,上記「3 独立特許要件」で指摘したとおり,補正後の請求項1に記載された発明は,特許出願の際独立して特許を受けることができるものではないから,特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので,同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

よって,上記補正却下の決定の結論のとおり決定する。

第3 本願発明について

1.本願発明の認定

平成27年6月24日付けの手続補正は上記のとおり却下されたので,補正後の請求項1に対応する補正前の請求項に係る発明(以下,「本願発明」という。)は,平成27年2月9日付けの手続補正により補正された特許請求の範囲の請求項1に記載された事項により特定される,以下のとおりのものである。

「メモリ制御器とメモリセルとを備える第1の内部メモリと,
前記第1の内部メモリに結合される実行ユニットと,
増設処理ユニットの第2の内部メモリへの高帯域専用内部メモリアクセスを提供し,更に前記増設処理ユニットによる前記第1の内部メモリへの高帯域専用内部メモリアクセスを提供するように構成されるインタフェースであって,前記第1の内部メモリは,前記増設処理ユニットによる汎用使用が可能となっている,インタフェースと,を備えるグラフィクス処理ユニット(GPU)。」

2.引用文献

引用発明1及び引用発明2は,前記「第2 平成27年6月24日付けの手続補正についての補正却下の決定」の「3.独立特許要件」の「(2)引用文献」に記載したとおりである。

3.対比・判断

本願発明は,前記「第2 平成27年6月24日付けの手続補正についての補正却下の決定」の「3.独立特許要件」で検討した本件補正発明の
「第1の実行ユニット」から「実行ユニット」に表現を変更し,「前記第1の内部メモリと同じダイ上に存在する」事項を削除し,
「前記増設処理ユニットによる汎用使用」処理から,「第2の内部メモリと結合」する事項を削除したものである。

そうすると,本願発明の発明特定事項を全て含む本件補正発明が,前記「第2 平成27年6月24日付けの手続補正についての補正却下の決定」の「3.独立特許要件」の「(2)引用文献」乃至「(4)当審の判断」に記載したとおり,引用発明1,引用発明2及び当該技術分野の周知技術に基づいて当業者が容易に発明をすることができたものであるから,上記特定の限定を省いた本願発明も同様の理由により,引用発明1,引用発明2及び当該技術分野の周知技術に基づいて,当業者が容易に発明をすることができたものである。

4.むすび

以上のとおり,本願の請求項1に係る発明は,特許法第29条第2項の規定により特許を受けることができないものであるから,その余の請求項に係る発明について検討するまでもなく,本願は拒絶すべきものである。

よって,結論のとおり審決する。
 
審理終結日 2016-03-23 
結審通知日 2016-03-29 
審決日 2016-04-11 
出願番号 特願2012-528080(P2012-528080)
審決分類 P 1 8・ 121- Z (G06F)
P 1 8・ 575- Z (G06F)
P 1 8・ 572- Z (G06F)
最終処分 不成立  
前審関与審査官 清木 泰  
特許庁審判長 高木 進
特許庁審判官 石井 茂和
戸島 弘詩
発明の名称 汎用使用のための処理ユニット内部メモリ  
代理人 村雨 圭介  
代理人 佐野 良太  
代理人 早川 裕司  
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