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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1321734
審判番号 不服2015-9527  
総通号数 205 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-01-27 
種別 拒絶査定不服の審決 
審判請求日 2015-05-22 
確定日 2016-11-16 
事件の表示 特願2012-122494「エンハンスメント型III-V族高電子移動度トランジスタ(HEMT)および製造方法」拒絶査定不服審判事件〔平成25年 1月 7日出願公開、特開2013- 4967〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は,平成24年5月29日の出願(パリ条約による優先権主張 外国庁受理2011年6月10日,米国)であって,その手続の経緯は以下のとおりである。
平成24年 5月30日 審査請求
平成25年12月13日 拒絶理由通知
平成26年 6月16日 意見書・手続補正
平成27年 1月26日 拒絶査定
平成27年 5月22日 審判請求・手続補正

第2 補正の却下の決定
[補正却下の決定の結論]
平成27年5月22日にされた手続補正(以下,「本件補正」という。)を却下する。
[理由]
1 本件補正の内容
本件補正により,本件補正前の特許請求の範囲の請求項1は本件補正後の請求項1へ補正された。
(1)本件補正前の特許請求の範囲
本件補正前の,特許請求の範囲の請求項1の記載は次のとおりである。
「三端子デバイスとして実装されるエンハンスメント型高電子移動度トランジスタ(HEMT)であって,
III-V族半導体上に位置するIII-V族バリア層を含むヘテロ接合を具え,
前記三端子デバイスは,各々が前記III-V族バリア層上に位置する,ソースコンタクト,ドレインコンタクト,及びゲート構造を有し,前記ゲート構造と前記ソースコンタクト及び前記ドレインコンタクトのいずれかとの間に位置する,追加のデバイスコンタクトがなく,
前記ゲート構造は,前記III-V族バリア層上に直接形成されたP型III-V族ゲート層,及び,前記P型III-V族ゲート層上に直接形成された,導電性ゲート電極及びゲート誘電体の1つを含み,
前記P型III-V族ゲート層により前記ゲート構造下の前記ヘテロ接合に2次元電子ガス(2DEG)が形成されるのを防止することを特徴とする,エンハンスメント型高電子移動度トランジスタ。」
(2)本件補正後の特許請求の範囲の記載
本件補正後の,特許請求の範囲の請求項1の記載は,次のとおりである。(当審注。訂正個所に下線を付した。下記(3)も同じ。)
「三端子デバイスとして実装されるエンハンスメント型高電子移動度トランジスタ(HEMT)であって,
N型の導電性を有するIII-V族半導体上に位置するIII-V族バリア層を含むヘテロ接合を具え,
前記三端子デバイスは,各々が前記III-V族バリア層上に位置する,ソースコンタクト,ドレインコンタクト,及びゲート構造を有し,前記ゲート構造と前記ソースコンタクト及び前記ドレインコンタクトのいずれかとの間に位置する,追加のデバイスコンタクトがなく,
前記ゲート構造は,前記III-V族バリア層上に直接形成されたP型III-V族ゲート層,及び,前記P型III-V族ゲート層上に直接形成された,導電性ゲート電極及びゲート誘電体の1つを含み,
前記P型III-V族ゲート層により前記ゲート構造下の前記ヘテロ接合に2次元電子ガス(2DEG)が形成されるのを防止することを特徴とする,エンハンスメント型高電子移動度トランジスタ。」
(3)補正事項1
本件補正は,補正前請求項1の「III-V族半導体上に位置するIII-V族バリア層を含むヘテロ接合」を「N型の導電性を有するIII-V族半導体上に位置するIII-V族バリア層を含むヘテロ接合」に限定して,補正後請求項1とする補正(以下,「補正事項1」という。)を含むものである。
2 補正の適否
本願の願書に最初に添付した明細書の段落0018の記載からみて,補正事項1は,本願の願書に最初に添付した明細書,特許請求の範囲又は図面に記載された事項の範囲内においてされたものであることは明らかであるので,補正事項1は,特許法第17条の2第3項の規定に適合する。
そして,本件補正は前記1(3)のとおり,本件補正前の請求項1に記載された発明特定事項を限定的に減縮するものであるから,特許法第17条の2第4項の規定に適合することは明らかであり,また,同法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
そこで,補正後の請求項1に記載された発明(以下,「本願補正発明」という。)が特許出願の際独立して特許を受けることができるものであるか否か(特許法第17条の2第6項で準用する同法第126条第7項)につき,更に検討する。
(1)本願補正発明
本願補正発明は,本件補正後の請求項1に記載された,次のとおりのものと認める。(再掲)
「三端子デバイスとして実装されるエンハンスメント型高電子移動度トランジスタ(HEMT)であって,
N型の導電性を有するIII-V族半導体上に位置するIII-V族バリア層を含むヘテロ接合を具え,
前記三端子デバイスは,各々が前記III-V族バリア層上に位置する,ソースコンタクト,ドレインコンタクト,及びゲート構造を有し,前記ゲート構造と前記ソースコンタクト及び前記ドレインコンタクトのいずれかとの間に位置する,追加のデバイスコンタクトがなく,
前記ゲート構造は,前記III-V族バリア層上に直接形成されたP型III-V族ゲート層,及び,前記P型III-V族ゲート層上に直接形成された,導電性ゲート電極及びゲート誘電体の1つを含み,
前記P型III-V族ゲート層により前記ゲート構造下の前記ヘテロ接合に2次元電子ガス(2DEG)が形成されるのを防止することを特徴とする,エンハンスメント型高電子移動度トランジスタ。」
(2)引用文献の記載と引用発明
ア 引用文献
原査定の拒絶の理由に引用された,本願の優先日前に日本国内において頒布された刊行物である,特開2011-029247号公報(以下,「引用文献」という。)には,図面とともに,次の記載がある。(当審注:下線は当審において付加した。以下同じ。)
(ア)「【技術分野】
【0001】
本発明は,窒化物半導体装置及びその製造方法に関し,特に,パワートランジスタ等として用いることができる窒化物半導体装置及びその製造方法に関する。
【背景技術】
【0002】
窒化ガリウム(GaN)に代表される窒化物半導体はワイドギャップ半導体であり,例えばGaN及び窒化アルミニウム(AlN)の場合,室温におけるバンドギャップがそれぞれ3.4eV及び6.2eVという大きな値を示す。窒化物半導体は,絶縁破壊電界が大きく,電子の飽和ドリフト速度が砒化ガリウム(GaAs)等の化合物半導体又はシリコン(Si)半導体等と比べて大きいという特長を有している。また,窒化アルミニウムガリウム(AlGaN)層とGaN層とのへテロ構造においては(0001)面上において自発分極及びピエゾ分極により電荷がヘテロ界面に生じる。ヘテロ界面に生じる電荷は,アンドープの場合においても1×10^(13)cm^(-2)以上のシートキャリア濃度となる。ヘテロ界面における2次元電子ガス(2DEG:2 Dimensional Electron Gas)を利用することにより,電流密度が大きくオン抵抗が小さいヘテロ接合電界効果トランジスタ(HFET:Hetero-junction Field Effect Transistor)を実現できる(例えば,非特許文献1を参照。)。
【0003】
しかし,窒化物半導体のヘテロ接合においては,窒化物半導体がドーピングされていない場合にも,その界面に自発分極又はピエゾ分極による高濃度のキャリアが発生する。このため,窒化物半導体を用いて形成したFETは,デプレッション型(ノーマリオン型)になりやすく,エンハンスメント型(ノーマリオフ型)の特性を得ることが難しい。一方,現在パワーエレクトロニクス市場で使用されているデバイスのほとんどは,ノーマリオフ型であるため,GaN系の窒化物半導体装置においてもノーマリオフ型が強く求められている。
【0004】
GaN系の窒化物半導体装置において,ノーマリオフ化を実現する方法として,ゲート電極の下側にp型窒化物半導体層を設けることが知られている(例えば,特許文献1を参照。)。ゲート電極の下側にp型窒化物半導体層を設けることにより,AlGaN層とGaN層との界面に生じる2DEGとp型窒化物半導体層との間においてpn接合が形成される。このため,ゲート電極にバイアス電圧が印加されていない場合においても,p型窒化物半導体層から2DEGへ空乏層が拡がり,ノーマリオフ化を実現できる。」
(イ)「【発明を実施するための形態】
【0034】
本開示において,AlGaNとは,3元混晶Al_(x)Ga_(1-x)N(但し0≦x≦1)のことを表す。多元混晶はそれぞれの構成元素記号の配列,例えばAlInN,GaInN等と略記する。例えば,窒化物半導体Al_(x)Ga_(1-x-y)In_(y)N(但し0≦x≦1,0≦y≦1,x+y≦1)はAlGaInNと略記する。また,アンドープは,不純物が意図的に導入されていないことを意味し,p^(+)は,高濃度のp型キャリアを含むことを意味する。
【0035】
(一実施形態)
図1は,一実施形態に係る窒化物半導体装置の断面構成を示している。本実施形態の窒化物半導体装置は,図1に示すように,2DEG層110をチャネルとするHFETであり,p型の第3の窒化物半導体層108とショットキー接触したゲート電極109を備えている。具体的には,基板101の上に,膜厚が2μm程度の緩衝層102を介して半導体層積層体103が形成されている。基板101は窒化物半導体を結晶成長できる材料であればよく,例えばシリコン(Si),サファイア,炭化珪素(SiC)又はGaN等を用いることができる。半導体層積層体103は,2DEG層110が形成できればよく,例えば膜厚が3μm程度のアンドープGaN層からなる第1の窒化物半導体層104と,膜厚が25nm程度のアンドープAlGaN層からなる第2の窒化物半導体層105との積層体とすればよい。この場合,第1の窒化物半導体層104における第2の窒化物半導体層105との界面近傍に2DEG層110が形成される。
【0036】
半導体層積層体103の上には,膜厚が200nm程度のp型のAlGaNからなる第3の窒化物半導体層108が選択的に形成されている。第3の窒化物半導体層108の上には,第3の窒化物半導体層108とショットキー接触したゲート電極109が形成されている。第3の窒化物半導体層108は,第2の窒化物半導体層105よりもバンドギャップが小さいp型の半導体層であればよく,GaN等としてもよい。また,第3の窒化物半導体層108を複数の半導体層の積層体としてもよい。この場合,ゲート電極109と接する層をp^(+)-AlGaN層としてもよい。
【0037】
半導体層積層体103における第3の窒化物半導体層108の両側方には,ソース電極である第1のオーミック電極106と,ドレイン電極である第2のオーミック電極107とが形成されている。第1のオーミック電極106及び第2のオーミック電極107は,2DEG層110とオーミック接触している。本実施形態においては,半導体層積層体103に,第1の窒化物半導体層104と第2の窒化物半導体層105との界面よりも深い位置に達する凹部を形成し,凹部を埋めるように第1のオーミック電極106及び第2のオーミック電極107を形成している。」
(ウ)図1には,第1の窒化物半導体層104上に第2の窒化物半導体層105が積層されること,第2の窒化物半導体層105上に直接第3の窒化物半導体層108が形成されること,及び,ゲート電極109とソース電極106との間,及びゲート電極109とドレイン電極107との間のいずれにも追加のデバイスコンタクトがないこと,が記載されている。
イ 上記アより,引用文献には次の発明(以下,「引用発明」という。)が記載されていると認められる。
「ヘテロ界面における2次元電子ガスを利用することにより,電子の飽和ドリフト速度が大きくオン抵抗が小さいヘテロ接合電界効果トランジスタであって,アンドープGaNからなる第1の窒化物半導体層上にAlGaN層からなる第2の窒化物半導体層が積層されたヘテロ構造を有し,AlGaN層からなる第2の窒化物半導体層上に直接p型のAlGaNからなる第3の窒化物半導体層が形成され,第3の窒化物半導体層上にはショットキー接触したゲート電極が形成されており,ソース電極及びドレイン電極が,第1の窒化物半導体層と第2の窒化物半導体層との界面よりも深い位置に達する凹部を埋めるように形成され,ゲート電極とソース電極との間,及びゲート電極とドレイン電極との間のいずれにも追加のデバイスコンタクトがない,エンハンスメント型(ノーマリオフ型)を実現したヘテロ接合電界効果トランジスタ。」
(3)技術常識1
ア 本願の優先日前に日本国内において頒布された刊行物である,赤崎編「アドバンスト エレクトロニクスI-1 III-V族化合物半導体」,培風館,平成6年5月20日,p.343には,次の記載がある。
「13.3.3 電気的性質
(1)n型GaN
2節に述べたように,HVPE法で作製したアンドープ結晶はすべてn型で,通常キャリヤ密度はn?10^(19)/cm^(3),移動度はμ_(n)?数10cm^(3)/V・s程度である。これは,主にV_(N)(当審注:「窒素空格子点」のこと。)に起因すると考えられる。」
イ 本願の優先日前に日本国内において頒布された刊行物である,特開昭59-228776号公報には,次の記載がある。
「GaN材料は,通常不純物未添加の状態ではNの空格子点のためn型になり,ZnまたはMgなどのアクセプター・ドーパントを添加しても,高抵抗になるだけでp型エピ膜を形成することができない。」(第1頁右下欄第17-20行)
ウ 技術常識1
前記ア及びイより,本願の優先日前,下記の事項は技術常識(以下,「技術常識1」という。)と認められる。
「GaNはアンドープでn型の導電性をもつこと。」
(4)周知技術1
ア 周知例1
本願の優先日前に日本国内において頒布された刊行物である,特開2009-054685号公報(以下,「周知例1」という。)には,図面とともに,次の記載がある。
(ア)「【0017】
(実施形態1)
図1の模式的断面図は,本発明の実施形態1による窒化物半導体装置としてのHFETにおける積層構成を示している。このHFETは,Si基板1上に順次積層されたAlNバッファ層2,p型InGaNリサーフ層3,アンドープGaNチャネル層4,アンドープAlGaN/AlN多層膜を含む障壁層5,アンドープGaNキャップ層6を含んでいる。また,このHFETは,Ti/Alソース電極7,Ti/Alドレイン電極8,Ni/Auゲート電極9,SiN/SiO2絶縁膜10,およびPd/Auリサーフ層用電極11をも含んでいる。
【0018】
チャネル層4と障壁層5とのヘテロ接合界面12には,正の分極電荷の影響によって2次元電子ガスによるチャネルが形成される。ソース電極7とドレイン電極8は,2次元電子ガスにより形成されたチャネルとオーム性接触している。ゲート電極9はキャップ層6上に形成され,キャップ層6を介して障壁層5とともにショットキー接合を形成している。リサーフ層用電極11はリサーフ層3とオーム性接触しており,このリサーフ層用電極
11はソース電極7と電気的に接続されている。」
(イ)「【0043】
上述の実施形態では1層のアンドープGaNチャネル層4が用いられたが,アンドープまたはドープされたAlGaN,InGaN,GaN/AlGaN,またはInGaN/GaNなどの1層または多層を含むチャネル層を用いることもできる。ただし,チャネル層としてInGaN層を用いる場合には,p型InGaNリサーフ層からp型不純物がチャネル層まで拡散する可能性があるので,チャネル層の正孔濃度がリサーフ層の正孔濃度よりも低くなるように,そのチャネル層のIn組成比はリサーフ層に比べて低いことが望ましい。なぜならば,In組成比が大きくなれば,p型不純物の活性化率が大きくなって正孔濃度が大きくなる傾向になるからである。また,チャネル層は,ドーピングされたn型GaNやp型GaNなどの半導体層であってもよい。しかしながら,低いオン抵抗を実現するためには2次元電子ガスの移動度を高くする必要があることから,チャネル層4の少なくとも最上表面層はIn組成比が0でアンドープのGaNであることが最も好ましい。」
イ 周知例2
本願の優先日前に日本国内において頒布された刊行物である,特開2008-053312号公報には,図面とともに,次の記載がある。
「【0017】
(第1実施例)
本発明を具現化した半導体装置の第1実施例を,図1?図15を参照して説明する。本実施例の半導体装置は,ソース電極とドレイン電極とショットキーゲート電極が半導体層の表面に配置されているノーマリオン型の横型HEMT(High Electron Mobility Transistor)として構成されている。
図1は,絶縁ゲート電圧(VG)が0Vのときに,半導体装置がオンすることを説明する図である。図2は,絶縁ゲート電圧(VG)をマイナスとすることによって,半導体装置がオフすることを説明する図である。図3は,半導体装置の絶縁ゲート電圧(VG)とドレイン・ソース間電流(IDS;以下ではドレイン電流という)の関係を説明する図である。図4は,本発明の半導体装置のショットキーゲート電極にかかる電圧を説明する図である。図5?図15は,半導体装置の製造工程を説明する図である。
【0018】
まず,図1の断面図を参照して半導体装置1の概略構成を説明する。
半導体装置1は,サファイア基板10上に,50nm程度のGaNのバッファ層20を備えている。バッファ層20は,サファイア基板10と窒化物半導体結晶との間に存在する大きな格子不整合を緩和し,サファイア基板10の上に良質の半導体層を形成する。
バッファ層20の上に,2μm程度のGaNのチャネル層30(第2半導体層の実施例)が形成されている。チャネル層30は,モノシラン(SiH_(4))をドープしてn型化してもよい。
チャネル層30の上に,20nm程度のAlGaNのバリア層40(電子供給層であり,第1半導体層の実施例である)が形成されている。
バリア層40のバンドギャップはチャネル層30のバンドギャップよりも大きく,バリア層40とチャネル層30はヘテロ接合している。
バリア層40の表面には,互いに離間した位置に,ショットキーゲート電極50と,ソース電極Sと,ドレイン電極Dが形成されている。ショットキーゲート電極50は,ソース電極Sとドレイン電極Dの間に配置されている。ソース電極Sと,ショットキーゲート電極50と,ドレイン電極Dは,1枚の連続した絶縁膜80に覆われ,互いに絶縁されている。
ショットキーゲート電極50の上には,絶縁膜80を介して,ショットキーゲート電極50に対向する絶縁ゲート電極60が形成されている。これにより,バリア層40と,ショットキーゲート電極50と,絶縁膜80と,絶縁ゲート電極60の積層構造が形成されている。」
ウ 周知技術1
前記ア及びイより,本願の優先日前において,次の事項は当業者の周知技術(以下,「周知技術1」という。)と認められる。
「AlGaNのバリア層とGaNのチャネル層とを備え,バリア層とチャネル層との界面に2次元電子ガスによるチャネル層が形成されるトランジスタにおいて,チャネル層をn型にドープしたGaNとすること。」
(5)周知技術2
ア 周知例3
原査定の拒絶の理由に引用された,本願の優先日前に日本国内において頒布された刊行物である,特開2011-029506号公報(以下,「周知例3」という。)には,図面とともに,次の記載がある。
(ア)「【0002】
III族窒化物半導体は,例えば,窒化ガリウム(GaN)及び窒化アルミニウム(AlN)の室温での禁止帯幅がそれぞれ,3.4eV及び6.2eVと大きいワイドギャップ半導体である。III族窒化物半導体は,絶縁破壊電界が大きく,且つ電子飽和速度が砒化ガリウム(GaAs)等の砒素系半導体及びシリコン(Si)等の半導体に比べて大きいという特徴を有している。そこで,高周波用電子デバイス又は高出力電子デバイスとして,GaN系の窒化物半導体を用いた電界効果トランジスタ(Field Effect Transistor:FET)の研究開発が活発に行われている。
【0003】
GaN系の窒化物半導体は,AlN又は窒化インジウム(InN)と種々の混晶が得られるため,従来のGaAs等の砒素系半導体と同様に,ヘテロ接合を形成することが可能である。GaN系の窒化物半導体を用いたヘテロ構造,例えばAlGaN/GaNヘテロ構造では,不純物がドーピングされていない状態でも,自発分極及びピエゾ分極によって,ヘテロ界面に高濃度のキャリアが発生するという特徴がある。このため,GaN系の窒化物半導体を用いたFETの場合,デプレッション型(ノーマリオン型)のFETになり易く,エンハンスメント型(ノーマリオフ型)のFETにはなり難い。しかしながら,現在のパワーエレクトロニクス分野で使用されているデバイスの多くは,ノーマリオフ型のデバイスであり,GaN系の窒化物半導体を用いたデバイスにおいても,ノーマリオフ型のデバイスが強く求められている。
・・・
【0005】
ノーマリオフ型のFETを実現する有望な構造として,ゲート電極形成部にp型AlGaN層を設けた接合型電界効果トランジスタ(Junction Field Effect Transistor:JFET)が提案されている。このJFETでは,p型AlGaN層を,AlGaNからなるバリア層と接続することにより,AlGaNバリア層及びGaNチャネル層のポテンシャルエネルギーが引き上げられる。これにより,ゲート電極形成部の下に形成される2次元電子ガスの濃度を減少させることができるため,JFETはノーマリオフ動作が可能となる。」
(イ)「【0034】
図1に示すように,例えば主面の面方位が(0001)面のサファイアからなる基板101の主面上には,例えば厚さが100nmの窒化アルミニウム(AlN)層からなるバッファ層102と,例えば厚さが2μmのアンドープの窒化ガリウム(GaN)層103と,例えば厚さが25nmのアンドープの窒化アルミニウムガリウム(AlGaN)層104と,例えば厚さが150nmのp型AlGaN層105とが,エピタキシャル成長により順次形成されている。ここで,本明細書における「アンドープ」とは,不純物が意図的に導入されていないことを意味する。
【0035】
アンドープGaN層103の材料として,Al_(x)Ga_(1-x)N(但し,xは,0≦x≦1である)を用い,アンドープAlGaN層104の材料として,Al_(y)Ga_(1-y)N(但し,yは,0<y≦1,y>xである)を用い,p型AlGaN層105の材料として,Al_(z)Ga_(1-z)N(但し,zは,0≦z≦1である)を用いればよい。本実施形態では,アンドープGaN層103の材料として,例えばGaN(即ち,x=0である)を用い,アンドープAlGaN層104の材料として,例えばAl_(0.2)Ga_(0.8)N(即ち,y=0.2である)を用い,p型AlGaN層105の材料として,例えばAl_(0.2)Ga_(0.8)N(即ち,z=0.2である)を用いる。
【0036】
p型AlGaN層105上には,例えば厚さが20nmのパラジウム(Pd),又は例えば厚さが20nmのタングステンシリサイド(WSi)からなる金属層107が形成されている。
【0037】
p型AlGaN層105の両側方には,アンドープAlGaN層104に接するように,例えばチタン(Ti)/アルミニウム(Al)からなるソース電極108及びドレイン電極109が形成されている。」
(ウ)図1には,AlGaN層104上にソース電極108及びドレイン電極109が形成されていることが記載されている。
イ 周知例4
原査定の拒絶の理由に引用された,本願の優先日前に日本国内において頒布された刊行物である,特開2007-207820号公報(以下,「周知例4」という。)には,図面とともに,次の記載がある。
(ア)「【0002】
GaNに代表されるIII-V族窒化物化合物半導体(In_(x)Al_(y)Ga_(1-x-y)N(0 【0003】
図12は従来から知られているAlGaN/GaNヘテロ構造を有する電界効果トランジスタ(HFET : Heterojunction Field Effect Transistor)である(非特許文献1参照)。サファイア基板1001上にアンドープGaN層1002及びn型AlGaN層1003がエピタキシャル成長により順に形成されている。アンドープGaN層1002上部には二次元電子ガスが発生しており,アンドープGaN層1002上部は電界効果トランジスタのチャネル層として機能する。n型AlGaN層1003上にはゲート電極としてNi/Pt/Au電極1006,ソース電極及びドレイン電極としてTi/Al電極1005が形成されている。」
ウ 周知技術2
前記ア及びイより,本願の優先日前において,次の事項は当業者の周知技術(以下,「周知技術2」という。)と認められる。
「AlGaNのバリア層とGaNのチャネル層とを備え,バリア層とチャネル層との界面に2次元電子ガスによるチャネル層が形成されるトランジスタにおいて,バリア層上にソース電極及びドレイン電極を形成すること。」
(6)本願補正発明と引用発明との対比
ア 引用発明の「ヘテロ接合電界効果トランジスタ」は,ゲート電極,ソース電極及びドレイン電極の3つの端子を有するから「三端子デバイス」であって,「エンハンスメント型(ノーマリオフ型)」として実現されており,かつ「ヘテロ界面における2次元電子ガスを利用することにより,電子の飽和ドリフト速度が大きくオン抵抗が小さい」ものであるから,高電子移動度トランジスタ(HEMT)と認められる。
してみると,本願補正発明と引用発明とは,「三端子デバイスとして実装されるエンハンスメント型高電子移動度トランジスタ」である点で,一致するといえる。
イ 本願明細書には,III-V族半導体として,「GaN」及び「AlGaN」が記載されている(段落【0001】)。してみると,引用発明の「アンドープGaNからなる第1の窒化物半導体層上にAlGaN層からなる第2の窒化物半導体層が積層されたヘテロ構造」は,下記相違点1に係る構成を除いて,引用発明の「AlGaN層からなる第2の窒化物半導体層」は本願補正発明の「III-V族バリア層」に相当し,本願補正発明の「III-V族半導体上に位置するIII-V族バリア層を含むヘテロ接合」に相当すると認められる。
ウ 引用発明の「ソース電極」及び「ドレイン電極」は,下記相違点2に係る構成を除き,それぞれ,本願補正発明の「ソースコンタクト」及び「ドレインコンタクト」に相当するといえる。
次に,本願補正発明の「ゲート構造」について,引用発明の構成と対比すると,引用発明の「ゲート電極」は,本願補正発明の「導電性ゲート電極」に相当するといえる。
そして,引用発明の「AlGaN層からなる第2の窒化物半導体層」上に直接形成された「p型のAlGaNからなる第3の窒化物半導体層」上には,ショットキー接触した「ゲート電極」が形成されているから,引用発明の「p型のAlGaNからなる第3の窒化物半導体層」は,本願補正発明の「P型III-V族ゲート層」に相当するといえる。
そうすると,引用発明の「AlGaN層からなる第2の窒化物半導体層上に直接p型のAlGaNからなる第3の窒化物半導体層が形成され,第3の窒化物半導体層上にはショットキー接触したゲート電極が形成され」た構成は,本願補正発明の「前記III-V族バリア層上に直接形成されたP型III-V族ゲート層,及び,前記P型III-V族ゲート層上に直接形成された,導電性ゲート電極及びゲート誘電体の1つを含」む「ゲート構造」に相当するといえる。
さらに,引用発明の「ゲート電極とソース電極との間,及びゲート電極とドレイン電極との間のいずれにも追加のデバイスコンタクトがない」との構成は,下記相違点2に係る構成を除き,本願補正発明の「前記ゲート構造と前記ソースコンタクト及び前記ドレインコンタクトのいずれかとの間に位置する,追加のデバイスコンタクトがなく」との構成に相当するといえる。
以上から,本願補正発明と引用発明とは,「ソースコンタクト,ドレインコンタクト,及びゲート構造を有し,前記ゲート構造と前記ソースコンタクト及び前記ドレインコンタクトのいずれかとの間に位置する,追加のデバイスコンタクトがなく」との構成を備えている点で共通するということができる。
エ 引用文献の「ゲート電極の下側にp型窒化物半導体層を設けることにより,AlGaN層とGaN層との界面に生じる2DEGとp型窒化物半導体層との間においてpn接合が形成される。このため,ゲート電極にバイアス電圧が印加されていない場合においても,p型窒化物半導体層から2DEGへ空乏層が拡がり,ノーマリオフ化を実現できる。」(段落【0004】,前記(2)ア(ア)参照。)との記載から,引用発明において「p型のAlGaNからなる第3の窒化物半導体層」により,当該「第3の窒化物半導体層」の下のヘテロ接合界面における2次元電子ガス(2DEG)が形成が防止されることで,エンハンスメント型(ノーマリオフ型)が実現されることは明らかである。
そうすると,本願補正発明と引用発明とは,「前記P型III-V族ゲート層により前記ゲート構造下の前記ヘテロ接合に2次元電子ガス(2DEG)が形成されるのを防止する」「エンハンスメント型高電子移動度トランジスタ」である点で一致するといえる。
オ してみると,本願補正発明と引用発明とは,下記(ア)の点で一致し,下記(イ)の点で相違するものと認められる。
(ア)一致点
「三端子デバイスとして実装されるエンハンスメント型高電子移動度トランジスタ(HEMT)であって,
III-V族半導体上に位置するIII-V族バリア層を含むヘテロ接合を具え,
前記三端子デバイスは,前記III-V族バリア層上に位置する,ゲート構造を有し,前記ゲート構造と前記ソースコンタクト及び前記ドレインコンタクトのいずれかとの間に位置する,追加のデバイスコンタクトがなく,
前記ゲート構造は,前記III-V族バリア層上に直接形成されたP型III-V族ゲート層,及び,前記P型III-V族ゲート層上に直接形成された,導電性ゲート電極及びゲート誘電体の1つを含み,
前記P型III-V族ゲート層により前記ゲート構造下の前記ヘテロ接合に2次元電子ガス(2DEG)が形成されるのを防止することを特徴とする,エンハンスメント型高電子移動度トランジスタ。」
(イ)相違点
a 相違点1
本願補正発明は「N型の導電性を有するIII-V族半導体」を有するのに対し,引用発明の「第1の窒化物半導体層」は,アンドープGaNからなるが,「N型の導電性を有する」か不明である点。
b 相違点2
本願補正発明の「ソースコンタクト」及び「ドレインコンタクト」は,「III-V族半導体上に位置する」のに対し,引用発明の「ソース電極」及び「ドレイン電極」は「第1の窒化物半導体層と第2の窒化物半導体層との界面よりも深い位置に達する凹部を埋めるように形成されている」点。
(7)相違点についての検討
ア 相違点1について
本願補正発明の「N型の導電性を有するIII-V族半導体について,本願明細書には,以下の記載がある。「GaN体312およびAlGaNバリア層314の成長中に生ずる欠陥によりヘテロ接合316がわずかなN導電型の特性をもつことになる。あるいは,ヘテロ接合316にN導電性GaN体312およびN導電性AlGaNバリア層314の両方または一方を意図的に設けてもよい。」(段落【0018】)他方,前記(3)より「GaNはアンドープでn型の導電性をもつ」ものであることは,当該技術分野では技術常識(技術常識1)であり,引用発明の「第1の窒化物半導体層」はアンドープのGaNからなるのであるから,その物性としてn型の導電性をもつことは明らかである。
してみると,本願明細書の記載及び技術常識1より,本願補正発明と同様,引用発明も「N型の導電性を有するIII-V族半導体」を有すると認められるから,相違点1は実質的な相違点とはいえない。
なお,本願補正発明における「N型の導電性を有する」を「意図的にn型の導電性を施した」という意味に解した場合について検討する。
前述のように引用発明において生来的にn型の導電性を有する第1の窒化物半導体層を用いているところ,意図的にn型の導電性を施しても動作することは当業者が容易に了解するところであり,かつ,デバイスを設計するにあたり意図的に導電性を施して性能を制御することは当業者が一般に行っていることである。そして,周知技術1(前記(4)参照。)にみられるように,引用発明のようなヘテロ接合を有するトランジスタにおいてチャネル層をn型にドープすることは,当業者により広く行われており,引用発明におけるトランジスタの導電性を制御するために,周知技術1を採用して,意図的にN型の導電性を施したIII-V族半導体を有するようにすることは,当業者が容易になし得ることである。
イ 相違点2について
引用発明の「ソース電極」及び「ドレイン電極」は「第1の窒化物半導体層と第2の窒化物半導体層との界面よりも深い位置に達する凹部を埋めるように形成されている」が,これは第1の窒化物半導体における2DEG層とオーミック接触するためである((2)ア(イ)参照。)。そして,その構造から見て,引用発明における「ソース電極」及び「ドレイン電極」を製造するにあたっては,凹部を形成するための工程が付加的に必要であり,製造コストがかかることは当業者にとって明らかである。してみると,電気抵抗を小さくするために製造コストをかけるかどうかは当業者が設計にあたり適宜考慮すべきことである。
そして,周知技術2(前記(5)参照。)にみられるように,ヘテロ接合を有するトランジスタにおいて,バリア層上にソース電極及びドレイン電極を形成することで,簡便な構造で付加的な製造工程が不要なものが広く知られているから,引用発明において製造コストを削減するために,周知技術2を採用して凹部を設けず,「ソースコンタクト」及び「ドレインコンタクト」を「III-V族半導体上に位置」させるようにすることは,当業者が容易になし得ることである。
(8)本願補正発明の効果について
本願補正発明の効果は,引用発明の構成及び周知技術から当業者が予測できる程度のもので,格別なものではない。
(9)まとめ
本願補正発明は,引用発明及び周知技術に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により,特許出願の際独立して特許を受けることができないものである。
3 むすび
したがって,本件補正は,特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので,同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明の特許性の有無について
1 本願発明について
平成27年5月22日にされた手続補正は前記のとおり却下された。
そして,本願の請求項1に係る発明(以下,「本願発明」という。)は,平成26年6月16日付け手続補正による補正がされた特許請求の範囲の請求項1に記載された,次のとおりのものと認める。(再掲)
「三端子デバイスとして実装されるエンハンスメント型高電子移動度トランジスタ(HEMT)であって,
III-V族半導体上に位置するIII-V族バリア層を含むヘテロ接合を具え,
前記三端子デバイスは,各々が前記III-V族バリア層上に位置する,ソースコンタクト,ドレインコンタクト,及びゲート構造を有し,前記ゲート構造と前記ソースコンタクト及び前記ドレインコンタクトのいずれかとの間に位置する,追加のデバイスコンタクトがなく,
前記ゲート構造は,前記III-V族バリア層上に直接形成されたP型III-V族ゲート層,及び,前記P型III-V族ゲート層上に直接形成された,導電性ゲート電極及びゲート誘電体の1つを含み,
前記P型III-V族ゲート層により前記ゲート構造下の前記ヘテロ接合に2次元電子ガス(2DEG)が形成されるのを防止することを特徴とする,エンハンスメント型高電子移動度トランジスタ。」
2 引用発明及び周知技術2
引用発明及び周知技術2は,それぞれ,前記第2の2(2)及び同(5)で認定したとおりである。
3 対比及び判断
前記第2の1から明らかなように,本願発明は,本願補正発明から,平成27年5月22日付け手続補正による補正事項1に係る技術的限定(前記第2の1(3)参照。)を取り除いたものである。
そして,前記補正事項1に係る技術的限定は,本願補正発明と引用発明との相違点1に係る構成を含むものである。
そうすると,本願発明と引用発明とを対比すると,前記第2の2(6)より,両者は,本願補正発明と引用発明との相違点2で相違し,その余の点で一致すると認められる。
そして,前記第2の2(7)で検討したとおり,本願補正発明と引用発明との相違点2は,引用発明において周知技術2に基づいて,当業者が容易に想到し得たものである。
また,前記第2の2(8)と同様に理由により,本願発明の効果は,引用発明の構成及び周知技術2から当業者が容易に予測できる程度のもので,格別のものではない。
4 まとめ
以上のとおり,本願発明は,引用文献記載の発明,並びに周知例3及び4にみられるような周知技術に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により,特許を受けることができない。

第4 結言
したがって,本願の請求項1に係る発明は,特許法第29条第2項の規定により特許を受けることができないから,その余の請求項について検討するまでもなく,本願は拒絶されるべきものである。

よって,結論のとおり審決する。
 
審理終結日 2016-06-09 
結審通知日 2016-06-21 
審決日 2016-07-04 
出願番号 特願2012-122494(P2012-122494)
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 安田 雅彦  
特許庁審判長 河口 雅英
特許庁審判官 深沢 正志
加藤 浩一
発明の名称 エンハンスメント型III-V族高電子移動度トランジスタ(HEMT)および製造方法  
代理人 杉村 憲司  
代理人 山口 雄輔  
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