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審決分類 審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 特許、登録しない。 G06F
審判 査定不服 特17条の2、3項新規事項追加の補正 特許、登録しない。 G06F
審判 査定不服 2項進歩性 特許、登録しない。 G06F
審判 査定不服 特174条1項 特許、登録しない。 G06F
管理番号 1322121
審判番号 不服2015-16132  
総通号数 205 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-01-27 
種別 拒絶査定不服の審決 
審判請求日 2015-09-01 
確定日 2016-11-29 
事件の表示 特願2013-518693「モバイルデバイス内の組み込まれた不揮発性メモリとメイン揮発性メモリとの並列使用」拒絶査定不服審判事件〔平成24年 1月 5日国際公開,WO2012/003275,平成25年 8月29日国内公表,特表2013-534015〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 第1.手続の経緯
本願は,2011年6月30日(パリ条約による優先権主張外国庁受理2010年7月1日 アメリカ合衆国)を国際出願日とする出願であって,
平成24年12月28日付けで特許法第184条の4第1項の規定による明細書,請求の範囲,及び,図面(図面の中の説明に限る)の日本語による翻訳文が提出されると共に審査請求がなされ,平成26年1月29日付けで審査官により拒絶理由が通知され,これに対して平成26年5月7日付けで意見書が提出されると共に手続補正がなされ,平成26年12月19日付けで審査官により最後の拒絶理由が通知され,これに対して平成27年4月6日付けで意見書が提出されると共に手続補正がなされたが,平成27年4月28日付けで審査官により平成27年4月6日付けの手続補正が却下されると共に拒絶査定がなされ(謄本送達;平成27年5月1日),これに対して平成27年9月1日付けで審判請求がなされると共に手続補正がなされ,平成27年9月25日付けで審査官により特許法第164条第3項の規定に基づく報告がなされ,平成28年1月12日付けで上申書の提出があったものである。

第2.平成27年9月1日付けの手続補正の却下の決定

[補正却下の決定の結論]

平成27年9月1日付け手続補正を却下する。

[理由]

1.補正の内容
平成27年9月1日付けの手続補正(以下,「本件手続補正」という)により,平成26年5月7日付けの手続補正により補正された特許請求の範囲,
「 【請求項1】
揮発性メモリと,
不揮発性メモリと,
前記不揮発性メモリと前記揮発性メモリとに機能的に結合されたメモリコントローラと,前記メモリコントローラに結合されたプロセッサであって,前記プロセッサが,連続メモリマップを利用して,実質的に同時に前記不揮発性メモリと前記揮発性メモリの両方をアドレッシングする,プロセッサであって,前記プロセッサが前記不揮発性メモリにシステム状態情報を書き込む,あるいは,前記プロセッサが前記不揮発性メモリからシステム状態情報を読み取る,あるいは,それらの組み合わせである,前記プロセッサと,
を備える,モバイルデバイス。
【請求項2】
前記メモリコントローラが,
前記揮発性メモリに結合された第1のメモリコントローラと,
前記不揮発性メモリに結合された第2のメモリコントローラであって,前記第2のメモリコントローラは,前記プロセッサが,前記不揮発性メモリのために予約された前記連続メモリマップのセクションをアドレッシングすることを可能にする,第2のメモリコントローラと
をさらに備える,請求項1に記載のモバイルデバイス。
【請求項3】
前記不揮発性メモリが,磁気抵抗ランダムアクセスメモリ(MRAM)および/またはスピントランスファートルクMRAM(STT-MRAM)を備える,請求項1に記載のモバイルデバイス。
【請求項4】
前記プロセッサが,前記不揮発性メモリに/から瞬時オン情報を書き込む/読み取る,請求項1に記載のモバイルデバイス。
【請求項5】
前記プロセッサが,前記不揮発性メモリに/からセキュリティ情報を書き込む/読み取る,請求項1に記載のモバイルデバイス。
【請求項6】
前記プロセッサが,前記不揮発性メモリに/からデジタル著作権管理(DRM)情報を書き込む/読み取る,請求項1に記載のモバイルデバイス。
【請求項7】
前記揮発性メモリと前記不揮発性メモリと前記メモリコントローラと前記プロセッサとが,少なくとも1つの半導体ダイに組み込まれる,請求項1に記載のモバイルデバイス。」(以下,上記引用の請求項各項を,「補正前の請求項」という)は,
「 【請求項1】
揮発性メモリと,
不揮発性メモリと,
前記不揮発性メモリと前記揮発性メモリとに機能的に結合されたメモリコントローラと,前記メモリコントローラに結合されたプロセッサであって,前記プロセッサが,前記揮発性メモリの指定された部分が更新されるときに前記不揮発性メモリへ同時にコピーを行うよう,連続メモリマップを利用して,前記不揮発性メモリと前記揮発性メモリの両方をアドレッシングする,プロセッサであって,前記プロセッサが前記不揮発性メモリにシステム状態情報を書き込む,あるいは,前記プロセッサが前記不揮発性メモリからシステム状態情報を読み取る,あるいは,それらの組み合わせである,前記プロセッサと,
を備える,モバイルデバイス。
【請求項2】
前記メモリコントローラが,
前記揮発性メモリに結合された第1のメモリコントローラと,
前記不揮発性メモリに結合された第2のメモリコントローラであって,前記第2のメモリコントローラは,前記プロセッサが,前記不揮発性メモリのために予約された前記連続メモリマップのセクションをアドレッシングすることを可能にする,第2のメモリコントローラと
をさらに備える,請求項1に記載のモバイルデバイス。
【請求項3】
前記不揮発性メモリが,磁気抵抗ランダムアクセスメモリ(MRAM)および/またはスピントランスファートルクMRAM(STT-MRAM)を備える,請求項1に記載のモバイルデバイス。
【請求項4】
前記プロセッサが,前記不揮発性メモリに/から瞬時オン情報を書き込む/読み取る,請求項1に記載のモバイルデバイス。
【請求項5】
前記プロセッサが,前記不揮発性メモリに/からセキュリティ情報を書き込む/読み取る,請求項1に記載のモバイルデバイス。
【請求項6】
前記プロセッサが,前記不揮発性メモリに/からデジタル著作権管理(DRM)情報を書き込む/読み取る,請求項1に記載のモバイルデバイス。
【請求項7】
前記揮発性メモリと前記不揮発性メモリと前記メモリコントローラと前記プロセッサとが,少なくとも1つの半導体ダイに組み込まれる,請求項1に記載のモバイルデバイス。」(以下,上記引用の請求項各項を,「補正後の請求項」という)に補正された。

2.補正の適否
本件手続補正が,特許法第184条の12第2項により読み替える同法第17条の2第3項の規定を満たすものであるか否か,即ち,本件手続補正が,平成24年4月28日付けで提出された明細書,請求の範囲の日本語による翻訳文,及び,国際出願の願書に添付された図面(以下,これを「当初明細書等」という)に記載した事項の範囲内でなされたものであるかについて,以下に検討する。

補正後の請求項1には,「揮発性メモリの指定された部分が更新されるときに前記不揮発性メモリへ同時にコピーを行うよう」(以下,これを「補正事項」という)と記載されている。
しかしながら,補正事項と同一の記載,及び,類似の記載は,当初明細書等に存在しない。
そこで,補正事項が,当初明細書等から読み取れるかについて,以下に検討する。
当初明細書等には,

a.「【0009】
別の実施形態は,揮発性メモリと,不揮発性メモリと,揮発性メモリに結合されたメモリコントローラとを含み得るモバイルデバイスを備え得る。本実施形態は,メモリコントローラに結合されたプロセッサであって,そのプロセッサが通常動作中に揮発性メモリをアドレッシングし得る,プロセッサをさらに含み得る。不揮発性メモリとメモリコントローラとに,シャドーコピーコントローラが結合され得る。揮発性メモリの指定された部分に記憶された情報を不揮発性メモリにコピーすることができるシャドーコピーコントローラが含まれ得る。
【0010】
さらに別の実施形態では,モバイルデバイス中の不揮発性メモリを管理するための方法が提示される。本方法は,モバイルデバイスの電力モードを判断するステップと,電力モードに基づいて,電力中断が起こらなかったことを判断するステップとを含み得る。本方法は,動作を処理するために揮発性メモリにアクセスするステップと,揮発性メモリの所定の部分に記憶された情報を不揮発性メモリにコピーするステップとをさらに含み得る。添付の図面は,実施形態の説明を助けるために提示し,実施形態の限定ではなくそれの例示のためのみに与えるものである。」(下線は,当審にて説明の都合上附加したものである。以下,同じ。)

と記載されていて,上記aに引用の段落【0009】の「揮発性メモリの指定された部分に記憶された情報を不揮発性メモリにコピーすることができるシャドーコピーコントローラが含まれ得る」という記載と,同じく上記aに引用の段落【0010】の「揮発性メモリの所定の部分に記憶された情報を不揮発性メモリにコピーするステップとをさらに含み得る」という記載から,当初明細書等には,“シャドーコピーコントローラが,揮発性メモリの所定の部分に記憶された情報を,不揮発性メモリにコピーすること”が記載されていることが読み取れる。
さらに当初明細書等には,

b.「【0030】
モバイルデバイス300では,シャドーアドレッシングメモリマップ360は,通常動作のためにプロセッサによって使用される,揮発性メモリに関連し得る1つのより大きいマップ364を含み得る。不揮発性メモリに関連し得る別の並列メモリマップ365は,揮発性メモリマップ364の一部分をシャドーイングし得る(図3では,シャドー部分はマップ364の影つきセクションとして示されている)。揮発性メモリマップ364のシャドー部分は,それの状態が変更されたときに不揮発性メモリにコピーされ得,したがって,電力停止に起因するデータ損失からの連続「バックアップ」が行われる。揮発性マップ364のシャドー部分は,システム状態,セキュリティ,デジタル著作権管理,または無制御電力停止の場合に保持することが望ましいことがある他の情報に関連する情報を記憶するために予約され得る。揮発性メモリマップ364の非シャドー部分は,セキュリティにとってもシステムの状態にとっても重要でない他のデータを記憶するために使用され得る。」

c.「【0035】
図4に,シャドーアドレッシングメモリマップ360を利用して,移動局300によって実行される例示的なプロセス400を示すフローチャートを示す。PMIC330は最初に,モバイルデバイスの電力状態を判断する(410)。たとえば,PMIC330は,被制御電力中断または無制御電力中断が起こったかどうかを確認し得る。電力状態が正常であり,電力停止が起こらなかった場合,プロセッサ310は,通常の読取り動作および/または書込み動作のために揮発性メモリ340にアクセスする(420)。さらに,揮発性メモリマップ364のシャドー部分に書き込まれたデータを不揮発性メモリ350にコピーする(425)。この動作は,不揮発性メモリマップ365を使用して,シャドーコピーコントローラ330によって実行され得る。電力中断が起こったとPMICが判断した場合,メモリコントローラ320は,再起動中にプロセッサが不揮発性メモリ350から初期化データを読み取り得るように再構成され得る。さらに,プロセッサ310によってセキュリティプロセスが利用されている場合,セキュリティ情報もまた不揮発性メモリから読み取られ得る。電力状態情報は,電力フラグの形態でプロセッサ310に与えられ得る。電力中断からのプロセッサの回復が完了すると,PMIC330は電力状態を再評価し,電力状態が正常に戻ったと判断し,したがって,通常動作(420,425)が継続する。上記で説明した様々なアクションは,特定の回路(たとえば,特定用途向け集積回路(ASIC),浮動小数点ゲートアレイ(FPGA)など)によって,1つまたは複数のプロセッサによって実行されるプログラム命令によって,あるいは両方の組合せによって実行され得ることを認識されよう。」

という記載が存在していて,上記bに引用の段落【0030】の「揮発性メモリマップ364のシャドー部分は,それの状態が変更されたときに不揮発性メモリにコピーされ得,したがって,電力停止に起因するデータ損失からの連続「バックアップ」が行われる」という記載は,「揮発性メモリマップ364のシャドー部分」,つまり,メモリマップに記載されたアドレス情報が,「不揮発性メモリにコピーされ」るようにも読めるが,上記bに引用の段落【0030】の他の記載内容から,“揮発性メモリマップ364のシャドー部分によって指定される揮発性メモリの所定のアドレス部分に記憶されている情報を,不揮発性メモリにコピーし得る”ものであると解される。
そして,上記で指摘した上記aに引用の段落【0009】,段落【0010】の記載内容,及び,上記cに引用の段落【0035】の「揮発性メモリマップ364のシャドー部分に書き込まれたデータを不揮発性メモリ350にコピーする(425)。この動作は,不揮発性メモリマップ365を使用して,シャドーコピーコントローラ330によって実行され得る」という記載から,当初明細書等には,“揮発性メモリの,揮発性メモリに対するメモリマップのシャドー部分のアドレスに書き込まれた情報が書き換えられた場合に,当該書き換えられた情報を,不揮発性メモリにコピーし得る”という事項が記載されていることは読み取れる。
したがって,当初明細書等には,“揮発性メモリのシャドー部分のアドレスマップに対応するアドレスに書き込まれている情報が更新された場合に,該更新された情報を,揮発性メモリの当該アドレスから,不揮発性メモリへコピーする”という構成が開示されていることまでは読み取れるが,補正事項である「揮発性メモリの指定された部分が更新されるときに前記不揮発性メモリへ同時にコピーを行う」こと,即ち,“発性メモリの指定された部分が更新されるときに,同時に,当該更新情報を不揮発性メモリへコピーする”という構成を読み取ることはできない。
以上検討したとおり,補正事項は,当初明細書等に記載されておらず,当初明細書等に記載された内容から,補正事項に相当する構成を読み取ることもできない。
よって,本件補正発明は,当初明細書等の記載の範囲内でなされたものではない。

3.補正却下むすび
したがって,本件手続補正は,特許法第184条の12第2項により読み替える同法第17条の2第3項の規定に違反するので,同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

よって,補正却下の決定の結論のとおり決定する。

第3.本願発明について
平成27年9月1日付けの手続補正は,上記のとおり却下されたので,本願の請求項各項に係る発明は,平成26年5月7日付けの手続補正により補正された,上記「第2.平成27年9月1日付けの手続補正の却下の決定」の「1.補正の内容」において補正前の請求項1?請求項7として引用した記載によって特定されるものである。

第4.平成26年12月19日付けの拒絶理由
原審による平成26年12月19日付けの拒絶理由(以下,これを「原審拒絶理由」という)は,概略,次のとおりである。
「[理由A]
平成26年 5月 7日付けでした手続補正は,下記の点で願書に最初に添付した明細書,特許請求の範囲又は図面に記載した事項の範囲内においてしたものでないから,特許法第17条の2第3項に規定する要件を満たしていない。

記
この補正は,請求項1の記載において,「前記プロセッサが,連続メモリマップを利用して,実質的に同時に前記不揮発性メモリと前記揮発性メモリの両方をアドレッシングする」とするものである。

そして,出願人は,意見書において,「上記の補正内容(『実質的に同時に』という記載を付加した点)は,願書に最初に添付した明細書の段落【0030】等の記載に基づくものである。」旨を主張している。
・・・・・(中略)・・・・・
補正後の請求項1の「実質的に同時に」という記載における“実質的に”は発明を不明確にする表現であると認められるが,明細書の段落【0030】に,補正後の請求項1における『前記プロセッサが,連続メモリマップを利用して,“実質的に同時”に前記不揮発性メモリと前記揮発性メモリの両方をアドレッシングする』ことが記載されているとは認められない。

願書に最初に添付した明細書,特許請求の範囲又は図面の他の記載を参照しても,補正後の請求項1における『前記プロセッサが,連続メモリマップを利用して,“実質的に同時”に前記不揮発性メモリと前記揮発性メモリの両方をアドレッシングする』ことが記載されているとは認められない。
そして,補正後の請求項1における『前記プロセッサが,連続メモリマップを利用して,“実質的に同時”に前記不揮発性メモリと前記揮発性メモリの両方をアドレッシングする』ことが,願書に最初に添付した明細書,特許請求の範囲又は図面の記載から自明であるとも認められない。

したがって,この補正は,願書に最初に添付した明細書,特許請求の範囲又は図面に記載した事項の範囲内においてしたものだとは認められない。

なお,この補正は,願書に最初に添付した明細書,特許請求の範囲又は図面に記載した事項の範囲内においてしたものだとは認められないが,請求項1において補正により付加された上記の「実質的に同時に」という記載(下線部分に留意)が不明確な表現である点を考慮し,審査の効率性の観点から,以下の[理由B]?[理由D]も,併せて通知することとする。
[理由B]
この出願は,特許請求の範囲の記載が下記の点で,特許法第36条第6項第2号に規定する要件を満たしていない。
記
補正後の請求項1には,「・・・・・前記プロセッサが,連続メモリマップを利用して,実質的に同時に前記不揮発性メモリと前記揮発性メモリの両方をアドレッシングする・・・・・」と記載されている。
当該補正後の請求項1の上記の記載における「実質的に同時」という日本語の表現には,“(完全に)同時”以外のアドレッシングのタイミングも包含されると解釈されるが,前記不揮発性メモリと前記揮発性メモリのそれぞれのアドレッシングのタイミングが,どのように異なるものまで,「実質的に同時」に包含されるのか,不明瞭であり,発明の範囲が不明確になっている。

したがって,補正後の請求項1-7に係る発明(請求項2-7は直接的に請求項1を引用している点に留意)は,明確でない。

[理由C]
この出願は,特許請求の範囲の記載が下記の点で,特許法第36条第6項第1号に規定する要件を満たしていない。
記
補正後の請求項1には,「・・・・・前記プロセッサが,連続メモリマップを利用して,実質的に同時に前記不揮発性メモリと前記揮発性メモリの両方をアドレッシングする・・・・・」と記載されているが,このようなことが発明の詳細な説明に記載されているとは認められない。
・・・・・(中略)・・・・・
発明の詳細な説明における他の記載を参照しても,補正後の請求項1の上記の記載内容が発明の詳細な説明に記載されているとは認められない。

したがって,補正後の請求項1-7に係る発明(請求項2-7は直接的に請求項1を引用している点に留意)は,発明の詳細な説明に記載したものでない。

[理由D]
この出願の下記の請求項に係る発明は,その出願前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

記

引 用 文 献 等 一 覧
1.欧州特許出願公開第1132819号明細書
2.米国特許出願公開第2010/0153633号明細書
3.特開2005-115720号公報
(以下略)」

第5.当審の判断
1.[理由A]17条の2第3項について
本願の請求項1に記載の「プロセッサが,連続メモリマップを利用して,実質的に同時に前記不揮発性メモリと前記揮発性メモリの両方をアドレッシングする」(以下,これを「引用記載」という)と同一の記載,及び,類似する記載は,当初明細書等には記載されていない。
そこで,当初明細書等の記載内容から,引用記載の構成が読み取れるかについて検討する。
当初明細書等には,「連続メモリマップ」に関して,

d.「【0008】
一実施形態は,揮発性メモリと,不揮発性メモリと,不揮発性メモリと揮発性メモリとに機能的に結合されたメモリコントローラとを含み得るモバイルデバイスを含むことができる。本実施形態は,メモリコントローラに結合されたプロセッサであって,そのプロセッサが,連続メモリマップを利用して,不揮発性メモリと揮発性メモリの両方をアドレッシングし得る,プロセッサをさらに含み得る。」

e.「【図面の簡単な説明】
【0011】
【図1】従来のメモリ構成を有するモバイルデバイスのブロック図。
【図2】連続アドレッシングメモリマップを使用するメモリ構成を有する例示的なモバイルシステムのブロック図。
【図3】シャドーアドレッシングメモリマップを使用するメモリ構成を有する例示的なモバイルシステムのブロック図。
【図4】シャドーアドレッシングメモリマップを利用して移動局によって実行される例示的なプロセスを示すフローチャート。
【図5A】様々な実施形態に関連する例示的なメモリパッケージング構成のブロック図。
【図5B】様々な実施形態に関連する例示的なメモリパッケージング構成のブロック図。」

f.「【0023】
図2に,連続アドレッシングメモリマップ260を使用するメモリ構成を有する例示的なモバイルシステム200のブロック図を示す。・・・・・(中略)・・・・・
【0024】
モバイルデバイス200では,連続アドレッシングメモリマップ260が分割され得,マップのある部分は揮発性メモリに関連し得,マップの別の部分は不揮発性メモリに関連し得る。マップの不揮発性部分は,システム状態,セキュリティ,デジタル著作権管理,または無制御電力停止の場合に保持することが望ましいことがある他の情報に関連する情報を記憶するために予約され得る。マップの他の部分は,揮発性メモリに関連し得,セキュリティまたはシステムの状態にとって重要でないデータを含む他の情報を記憶するために使用され得る。」

g.「【0026】
さらに詳細には,プロセッサ210は,連続メモリマップ260を使用して揮発性メモリ240と不揮発性メモリ250の両方にアクセスし得る。連続メモリマップ260は,アドレス値のセットによってランダムにアクセスされ得る。アドレス値のある範囲は,(物理揮発性メモリ240に対応する)揮発性メモリマップ264にマッピングし得,値の別の範囲は,(物理不揮発性メモリ250に対応する)不揮発性メモリマップ265にマッピングし得る。プロセッサは,不揮発性メモリマップ265に対応する適切なメモリアドレスを選択することによって,電力停止から保護するために記憶すべきデータを選択し得る。不揮発性メモリ250に記憶するためにプロセッサが選択することを望み得るデータのタイプは,システム状態データ,セキュリティデータ,デジタル著作権管理(DRM)データ,またはモバイルデバイス200への電力が中断されたときに保持されるべき他のデータを含み得る。(以下略)」

という記載が存在し,対応する【図2】に,「連続アドレッシングメモリマップ260」が例示されている。
上記引用の当初明細書等の記載中,本願の請求項1の「連続メモリマップ」と同一の表現は,上記dに引用の段落【0008】と,上記gに引用の段落【0026】に存在するが,上記gに引用の段落【0026】には「連続メモリマップ260」と記載され,一方,上記fに引用の段落【0024】には,「連続アドレッシングメモリマップ260」と記載され,更に,上記eに引用した段落【0011】の「連続アドレッシングメモリマップ」に関して,関連する【図2】を参照すると,【図2】には,「連続アドレッシングメモリマップ」には,「260」の番号が付与されていることから,当初明細書等においては,「連続メモリマップ」と,「連続アドレッシングメモリマップ」とは同一のものである。
そして,上記d?gに引用した当初明細書等の記載内容から,「連続メモリマップ」は,【図2】に開示の実施形態(以下,これを「実施形態1」という)に関連するものである。
実施形態1においては,「連続メモリマップ」は,上記fに引用の段落【0024】の「連続アドレッシングメモリマップ260が分割され得,マップのある部分は揮発性メモリに関連し得,マップの別の部分は不揮発性メモリに関連し得る」という記載と,上記gに引用の段落【0026】の「連続メモリマップ260は,アドレス値のセットによってランダムにアクセスされ得る。アドレス値のある範囲は,(物理揮発性メモリ240に対応する)揮発性メモリマップ264にマッピングし得,値の別の範囲は,(物理不揮発性メモリ250に対応する)不揮発性メモリマップ265にマッピングし得る」という記載から,「揮発性メモリ」に関連した部分と,「不揮発性メモリ」に関連した部分とに分割されており,「揮発性メモリ」の「連続メモリマップ」の「揮発性メモリ」に関連した部分のアドレスには,上記fに引用の段落【0024】の「セキュリティまたはシステムの状態にとって重要でないデータを含む他の情報」という記載にあるようなデータが記憶され,「不揮発性メモリ」の「連続メモリマップ」の「不揮発性メモリ」に関連した部分のアドレスには,上記fに引用の段落【0024】の「システム状態,セキュリティ,デジタル著作権管理,または無制御電力停止の場合に保持することが望ましいことがある他の情報に関連する情報」という記載,及び,上記gに引用の段落【0026】の「システム状態データ,セキュリティデータ,デジタル著作権管理(DRM)データ,またはモバイルデバイス200への電力が中断されたときに保持されるべき他のデータ」という記載にあるようなデータが記憶されるものである。
即ち,「連続メモリマップ」を使用する場合に,「揮発性メモリ」と,「不揮発性メモリ」とに記憶される情報の種類が異なっている。
そして,当初明細書等においては,「プロセッサ」が,「連続メモリマップ」を使って,「揮発性メモリ」,「不揮発性メモリ」へアクセスする点については,上記dに引用の段落【0008】の「そのプロセッサが,連続メモリマップを利用して,不揮発性メモリと揮発性メモリの両方をアドレッシングし得る」という記載と,上記gに引用の段落【0026】の「プロセッサ210は,連続メモリマップ260を使用して揮発性メモリ240と不揮発性メモリ250の両方にアクセスし得る。連続メモリマップ260は,アドレス値のセットによってランダムにアクセスされ得る」という記載がある程度であって,これら指摘の事項から,当初明細書等から読み取れる事項は,
“プロセッサが,揮発性メモリと,不揮発性メモリのアドレスが連続するように構成された1つの連続メモリマップを用いることで,メモリマップを換えることなく,揮発性メモリ記憶すべきデータ,及び,不揮発性メモリへ記憶すべきデータを記憶するため,揮発性メモリと不揮発性メモリそれぞれへアドレッシングを行うことができる”
というものであって,上記引用箇所には,
“プロセッサが,揮発性メモリと不揮発性メモリに,それぞれ異なるデータを記憶するために,連続メモリマップを用いて,揮発性メモリと不揮発性メモリとに,実質的に同時にアドレッシングを行う”
といった事項は,記載も示唆もされていない。
また,上記bに引用した段落【0030】,及び,上記cに引用した段落【0035】に,「シャドーアドレッシングメモリマップ360」を用いた実施形態(以下,これを「実施形態2」という)が開示されているが,実施形態2は,上記cに引用した【0011】の「シャドーアドレッシングメモリマップを使用するメモリ構成を有する例示的なモバイルシステムのブロック図」という記載にもあるとおり,【図3】に関連するものであり,実施形態2において,「不揮発性メモリ」のメモリマップは,【図3】,上記bに引用の段落【0030】の「不揮発性メモリに関連し得る別の並列メモリマップ365」という記載,及び,上記dに引用した段落【0035】の「揮発性メモリマップ364のシャドー部分に書き込まれたデータを不揮発性メモリ350にコピーする(425)。この動作は,不揮発性メモリマップ365を使用して,シャドーコピーコントローラ330によって実行され得る」という記載から,「揮発性メモリ」のメモリマップとは,異なる「並列メモリマップ365」であるから,実施形態2においては,「揮発性メモリ」と「不揮発性メモリ」とのアドレッシングに,「連続メモリマップ」を用いていない。
したがって,実施形態2は,引用記載を説明するものではない。
仮に,実施形態2が,引用記載を説明するものであったとしても,実施形態2については,上記「第2.平成27年9月1日付けの手続補正の却下の決定」の「2.補正の適否」において検討したとおりであるから,実施形態2からは,「実質的に同時に前記不揮発性メモリと前記揮発性メモリの両方をアドレッシングする」という構成を読み取ることはできない。
以上に検討したとおりであるから,引用記載は,当初明細書等に記載されたものではなく,当初明細書等の記載内容から読み取れるものでもないので,平成26年5月7日付けの手続補正は,当初明細書等の記載の範囲内でなされたものではない。

2.[理由C]36条6項1号について
上記「1.17条の2第3項について」において検討したとおり,当初明細書等,即ち,本願明細書の発明の詳細な説明,及び,図面には,本願の請求項1に記載の「プロセッサが,連続メモリマップを利用して,実質的に同時に前記不揮発性メモリと前記揮発性メモリの両方をアドレッシングする」は記載されておらず,本願明細書の発明の詳細な説明,及び,図面に開示の事項から読み取れるものでもない。
そして,本願の請求項2?請求項7は,本願の請求項1を引用するものであるから,上記指摘の本願の請求項1の構成を内包している。
よって,本願の請求項1?請求項7に係る発明は,本願明細書の発明の詳細な説明に記載されたものではない。

3.[理由B]36条6項2号について
本願の請求項1に記載の「プロセッサが,連続メモリマップを利用して,実質的に同時に前記不揮発性メモリと前記揮発性メモリの両方をアドレッシングする」に関して,「実質的に同時」とは,「同時」ではないが,それに近い状態を表現したものと解される。
しかしながら,本願の請求項1に記載の内容からは,「実質的に同時」が,どの程度「同時」とは異なっているか不明であり,更に,どのようにして,当該「実質的に同時」という状態を実現しているのかも不明である。
上記指摘の点は,本願の請求項1を引用する本願の請求項2?請求項7に記載の内容を加味しても解消しない。
加えて,上記「第2.平成27年9月1日付けの手続補正の却下の決定」の「2.補正の適否」,及び,上記「1.17条の2第3項について」において検討したとおり,「同時」,或いは,「実質的に同時」については,本願明細書の発明の詳細な説明,及び,図面には記載されておらず,示唆をもされていないので,本願明細書の発明の詳細な説明,及び,図面の記載内容を検討しても,上記指摘の不明である点は解消しない。
以上に検討したとおりであるから,本願の請求項1?請求項7に係る発明は,明確ではない。

4.[理由D]29条2項について
(1)本願発明
本願の請求項1に係る発明(以下,これを「本願発明」という)は,上記2.,及び,3.において検討したとおり,本願明細書の発明の詳細な説明に記載されたものではなく,かつ,明確ではないが,一応,「第3.本願発明について」において言及した,上記「第2.平成27年9月1日付けの手続補正の却下の決定」の「1.補正の内容」において補正前の請求項1として引用した,次の記載のとおりのものであるとして以下の検討を行う。

「揮発性メモリと,
不揮発性メモリと,
前記不揮発性メモリと前記揮発性メモリとに機能的に結合されたメモリコントローラと,前記メモリコントローラに結合されたプロセッサであって,前記プロセッサが,連続メモリマップを利用して,実質的に同時に前記不揮発性メモリと前記揮発性メモリの両方をアドレッシングする,プロセッサであって,前記プロセッサが前記不揮発性メモリにシステム状態情報を書き込む,あるいは,前記プロセッサが前記不揮発性メモリからシステム状態情報を読み取る,あるいは,それらの組み合わせである,前記プロセッサと,
を備える,モバイルデバイス。」

(2)引用刊行物に記載の事項
ア.原審拒絶理由に引用された,本願の第1国出願前に既に公知である,欧州特許出願公開第1132819号明細書(2001年9月12日公開,以下,これを「引用刊行物1」という)には,関連する図面と共に,次の事項が記載されている。

A.「[0003] In accordance with the invention there is provided a memory controller for controlling the transfer of data to and from a memory array, wherein thememory array includes a first type of memory and a second type of memory,the first type having a different signalling protocol from the second type of memory, wherein the memory controller comprises:
an address decoder having an input for receiving a memory access request, said memory access request including the address of the memory array to be accessed, and an output for outputting the address of the memory array to be accessed;
a first sub-controller for generating a plurality of memory interface signals for controlling the first type of memory, said first sub-controller being operated in response to addresses within a first range of addresses output by the address decoder; and
a second sub-controller for generating a plurality of memory interface signals for controlling the second type of memory, said second sub-controller being operated in response to addresses within a second, non-overlapping range of addresses output by the address decoder.」
([0003] 本発明によれば,メモリアレイへ,及び,メモリアレイからのデータ転送を制御するためのメモリコントローラが提供され,ここで,メモリアレイは,メモリの第1のタイプと,メモリの第2のタイプとを含み,第1のタイプは,メモリの第2のタイプとは異なるシグナリングプロトコルを有し,メモリコントローラは,
アクセスされるためのメモリアレイのアドレスを含む,メモリ・アクセス・リクエストを受信するための入力と,アクセスされるためのメモリアレイのアドレスを出力するための出力を有するアドレス・デコーダと;
メモリの第1のタイプを制御するための,複数のメモリ・インターフェース信号を生成するためであって,アドレス・デコーダによるアドレス出力の第1の範囲の範囲内でアドレスすることへの応答において動作される第1のサブ・コントローラと;
メモリの第2のタイプを制御するための,複数のメモリ・インターフェース信号を生成するためであって,アドレス・デコーダによるアドレス出力の第2の,オーバラップしない範囲の範囲内でアドレスすることへの応答において動作される第2のサブ・コントローラと;
とからなる。<当審にて訳出。以下,同じ。)

B.「[0005] The memory controller of the invention may be used in a variety of electronic devices such as portable radio telecommunications devices (e.g. telephones and communicators).」
(本発明のメモリコントローラは,携帯無線通信デバイス(例えば,電話,及び,通信機器)といった種々の電子デバイスにおいて使用される。)

C.「[0010] As shown in Figure 1 a memory controller 2 in accordance with the invention comprises an address decoder 22 and at least a first sub-controller 24 and asecond sub-controller 26. The memory controller 2 controls the transfer of data to and from a memory array 4 and operates under control of a microprocessor 6.
[0011] The memory array 4 comprises at least a first type of memory 42 and a second type of memory 44. The first type of memory 42 is of a burst mode type, preferably a synchronous burst mode type e.g. the flash memory chip28F160F3 from Intel Corporation. The second memory type is a SynchronousDynamic Random Access Memory (SDRAM). Generally software is stored inthe SDRAM whilst it is not running in the burst mode memory. Generally theburst mode memory is used for the storage of code that is accessedfrequently. Flash is the preferred type of burst mode memory since Flashmemory is a non-volatile memory that can be erased in blocks. Flash is usedto store application programs and user data and also provides “execute inplace” functionality. Mask-ROM is another example of burst mode memory.」
([0010]図1を参照すると,本発明におけるメモリコントローラ2は,アドレス・デコーダ22と,少なくとも,第1のサブ・コントローラ24と,第2のサブ・コントローラとからなる。メモリコントローラ2は,メモリアレイへの,及び,メモリアレイ4からのデータの転送を制御し,マイクロプロセッサ6の制御の下で動作する。
[0011]メモリアレイ4は,少なくとも,メモリの第1のタイプ42と,メモリの第2のタイプ44からなる。メモリの第1のタイプ42は,バースト・モード・タイプの,望ましくは,例えば,インテルのフラッシュメモリチップ28F160F3といった,同期バースト・モード・タイプのものである。メモリの第2のタイプは,SDRAMである。通常,ソフトウェアは,バーストモードメモリにおいて動作していない間は,SDRAMに格納されている。通常,バーストモードメモリは,頻繁にアクセスされる,コードのストレージとして用いられる。フラッシュメモリは,ブロック内消去が可能である不揮発性メモリであるので,フラッシュが,バーストモードメモリのタイプであることが望ましい。フラッシュは,アプリケーション・プログラムと,ユーザ・データを格納するため,及び,“コードを直接実行する<エクゼキュート・インプレース>”機能もまた提供するために,用いられる。マスクROMは,バーストモードメモリの他の例である。)

D.「[0019] The addresses 0 to 16MB are allocated to the Flash memory 42 and addresses above 16MB are allocated to the SDRAM 44. This information is stored in the address decoder 22.」
([0019]0?16MBのアドレスは,フラッシュメモリ42に割り当てられ,16MBを超えるアドレスは,SERAM44に割り当てられる。この情報は,アドレス・デコーダ22に格納される。)

E.「


」

イ.原審拒絶理由に引用された,本願の第1国出願前に既に公知である,特開2005-115720号公報(2005年4月28日公開,以下,これを「引用刊行物2」という)には,関連する図面と共に,次の事項が記載されている。

F.「【0022】
尚,情報処理装置1としては,例えば,パーソナルコンピュータや携帯情報端末(Personal Digital Assistant),移動体通信端末装置の他,映像機器,音響機器,撮像装置等に幅広く適用することが可能である。」

G.「【0064】
上記に説明した構成によれば,コンピュータ装置への適用において,例えば,内蔵されている不揮発性メモリを使ってシステム状態を保存し,その後に不揮発性メモリの内容を揮発性メモリに書き戻して,以前の実行状態に戻すことにより,中断されたデータ処理を続行させることができる。また,装置が使われていない状態にあるときには,揮発性メモリやCPUへの電源供給を断つことで省電力化を図ることができるとともに,再電源投入による復帰時に元の状態に戻ることで透過的なユーザーインターフェースを実現することができる。」

H.「


」

(3)引用刊行物に記載の発明
ア.上記Aの「 there is provided a memory controller for controlling the transfer of data to and from a memory array, wherein thememory array includes a first type of memory and a second type of memory(メモリアレイへ,及び,メモリアレイからのデータ転送を制御するためのメモリコントローラが提供され,ここで,メモリアレイは,メモリの第1のタイプと,メモリの第2のタイプとを含み)」という記載と,上記Cの「The memory controller 2 controls the transfer of data to and from a memory array 4 and operates under control of a microprocessor 6(メモリコントローラ2は,メモリアレイへの,及び,メモリアレイ4からのデータの転送を制御し,マイクロプロセッサ6の制御の下で動作する)」という記載から,引用刊行物1からは,
“メモリの第1のタイプと,第2のタイプを含むメモリアレイに対するデータ転送を制御する,マイクロプロセッサの制御下で動作するメモリコントローラ”が読み取れる。

イ.上記Aの「the memory controller comprises・・・address decoder・・・ first sub-controller being operated in response to addresses within a first range of addresses output by the address decoder・・・a second sub-controller being operated in response to addresses within a second, non-overlapping range of addresses output by the address decoder(メモリコントローラは,・・・アドレス・デコーダと・・・・アドレス・デコーダによるアドレス出力の第1の範囲の範囲内でアドレスすることへの応答において動作される第1のサブ・コントローラと・・・アドレス・デコーダによるアドレス出力の第2の,オーバラップしない範囲の範囲内でアドレスすることへの応答において動作される第2のサブ・コントローラとからなる。」という記載と,上記Cの「As shown in Figure 1 a memory controller 2 in accordance with the invention comprises an address decoder 22 and at least a first sub-controller 24 and asecond sub-controller 26(図1を参照すると,本発明におけるメモリコントローラ2は,アドレス・デコーダ22と,少なくとも,第1のサブ・コントローラ24と,第2のサブ・コントローラとからなる)」という記載から,引用刊行物1において,
“メモリコントローラは,アドレスデコーダと,アドレスの第1の範囲内でアドレスすることへの応答において動作される第1のサブ・コントローラと,前記アドレス出力の第1の範囲内とオーバラップしない範囲内でアドレスすることへの応答において動作される第2のサブ・コントローラから構成される”ものであることが読み取れる。

ウ.上記Cの「The memory array 4 comprises at least a first type of memory 42 and a second type of memory 44. The first type of memory 42 is of a burst mode type, preferably a synchronous burst mode type e.g. the flash memory chip28F160F3 from Intel Corporation. The second memory type is a SynchronousDynamic Random Access Memory (SDRAM)(メモリアレイ4は,少なくとも,メモリの第1のタイプ42と,メモリの第2のタイプ44からなる。メモリの第1のタイプ42は,バースト・モード・タイプの,望ましくは,例えば,インテルのフラッシュメモリチップ28F160F3といった,同期バースト・モード・タイプのものである。メモリの第2のタイプは,SDRAMである)」という記載と,上記ア.において検討した事項から,引用刊行物1には,
“フラッシュメモリと,SDRAMに対するデータ転送を制御する,マイクロプロセッサの制御下で動作するメモリコントローラ”が記載されていることが読み取れる。

エ.上記Dの「The addresses 0 to 16MB are allocated to the Flash memory 42 and addresses above 16MB are allocated to the SDRAM 44. This information is stored in the address decoder 22(0?16MBのアドレスは,フラッシュメモリ42に割り当てられ,16MBを超えるアドレスは,SERAM44に割り当てられる。この情報は,アドレス・デコーダ22に格納される)」という記載と,上記イ.において検討した事項から,引用刊行物1においては,
“アドレスの第1の範囲は,フラッシュメモリに割り当てられ,第1の範囲に連続するアドレスの第2の範囲は,SDRAMに割り当てられ,前記割り当ての情報は,アドレスデコーダに格納される”ことが読み取れる。

オ.上記Bの「The memory controller of the invention may be used in a variety of electronic devices such as portable radio telecommunications devices (e.g. telephones and communicators)(本発明のメモリコントローラは,携帯無線通信デバイス(例えば,電話,及び,通信機器)といった種々の電子デバイスにおいて使用される。)」という記載と,上記ア.?エ.において検討した事項から,引用刊行物1の「携帯無線通信デバイス」は,“アドレス・デコーダと,第1のサブ・コントローラ,及び,第2のサブコンとローラとから構成されるメモリコントローラと,フラッシュメモリ,及び,SDRAMとを含むメモリアレイから構成される”ものであることが読み取れる。

カ.以上,ア.?オ.において検討した事項から,引用刊行物1には,次の発明(以下,これを「引用発明」という)が記載されているものと認める。

「フラッシュメモリと,SDRAMと,
アドレス・デコーダと,アドレスの第1の範囲内でアドレスすることへの応答において動作される第1のサブ・コントローラと,前記アドレスの第1の範囲内に連続する,アドレスの第2の範囲内でアドレスすることへの応答において動作される第2のサブ・コントローラから構成され,前記フラッシュメモリと,前記SDRAMに対するデータ転送を制御する,マイクロプロセッサの制御下で動作するメモリコントローラとを有し,
前記アドレスの第1の範囲は,フラッシュメモリに割り当てられ,前記第1の範囲に連続するアドレスの第2の範囲は,SDRAMに割り当てられ,前記割り当ての情報は,アドレス・デコーダに格納される,携帯無線通信デバイス。」

(4)本願発明と引用発明との対比
ア.引用発明における「携帯無線通信デバイス」,「フラッシュメモリ」,「SDRAM」が,それぞれ,本願発明における「モバイルデバイス」,「不揮発性メモリ」,「揮発性メモリ」に相当する。

イ.引用発明における「メモリコントローラ」は,「フラッシュメモリ」と,「SDRAM」への「データ転送を制御する」ものであるから,当該「メモリコントローラ」と,当該「フラッシュメモリ」,「SDRAM」が機能的に結合されていることは明らかである。
よって,引用発明における「メモリコントローラ」が,本願発明における「前記不揮発性メモリと前記揮発性メモリとに機能的に結合されたメモリコントローラ」に相当する。

ウ.引用発明における「メモリコントローラ」は,「マイクロプロセッサの制御下で動作する」ものであるから,引用発明においても「メモリコントローラ」に接続された「プロセッサ」が存在する。
よって,引用発明における「マイクロプロセッサ」が,本願発明における「メモリコントローラに結合されたプロセッサ」に相当する。

エ.引用発明において,“アドレス・デコーダに格納されている,フラッシュメモリに割り当てられたアドレスの第1の範囲,及び,SDRAMに割り当てられた,前記第1の範囲に連続するアドレスの第2の範囲からなる,割り当ての情報”は,アドレスすることに用いられるものであるから,
引用発明における「割り当ての情報」が,本願発明における「連続メモリマップ」に相当する。

オ.引用発明においては,「メモリコントローラ」に含まれる「第1のサブ・コントローラ」が,「アドレスの第1の範囲」を用いて,「フラッシュメモリ」へアドレスすることを行っており,「メモリコントローラ」に含まれる「第2のサブ・コントローラ」が,「アドレスの第2の範囲」を用いて,「SDRAM」へアドレスすることを行うものであるから,「メモリコントローラ」が,「割り当て情報」を用いて,「フラッシュメモリ」と,「SDRAM」の両方に,アドレスするものである。
そして,引用発明における「メモリコントローラ」は,「マイクロプロセッサの制御下で動作する」ものであるから,
引用発明においては,「マイクロプロセッサ」が,“「メモリコントローラ」が,「割り当ての情報」を用いて,「フラッシュメモリ」と,「SDRAM」の両方に,アドレスするよう”制御すると言える。
従って,引用発明における“マイクロプロセッサが,メモリコントローラが,割り当ての情報を用いて,フラッシュメモリと,SDRAMの両方に,アドレスするよう制御する”ことと,
本願発明における「プロセッサが,連続メモリマップを利用して,実質的に同時に前記不揮発性メモリと前記揮発性メモリの両方をアドレッシングする」こととは,
“プロセッサが,連続メモリマップを利用して,不揮発性メモリと揮発性メモリの両方をアドレッシングする”点で共通する。

カ.以上,ア.?オ.において検討した事項から,本願発明と,引用発明との一致点,及び,相違点は,次のとおりである。

[一致点]
揮発性メモリと,
不揮発性メモリと,
前記不揮発性メモリと前記揮発性メモリとに機能的に結合されたメモリコントローラと,前記メモリコントローラに結合されたプロセッサであって,前記プロセッサが,連続メモリマップを利用して,前記不揮発性メモリと前記揮発性メモリの両方をアドレッシングする,プロセッサと,を備えるモバイルデバイス。

[相違点1]
“プロセッサが,連続メモリマップを利用して,前記不揮発性メモリと前記揮発性メモリの両方をアドレッシングする”ことに関して,
本願発明においては,「プロセッサが,連続メモリマップを利用して,実質的に同時に前記不揮発性メモリと前記揮発性メモリの両方をアドレッシングする」ものであるのに対して,
引用発明においては,“マイクロプロセッサが,フラッシュメモリと,SDRAMの両方に,実質的に同時にアドレッシング”するかについて,明確ではない点。

[相違点2]
“プロセッサ”に関して,
本願発明においては,「プロセッサであって,前記プロセッサが前記不揮発性メモリにシステム状態情報を書き込む,あるいは,前記プロセッサが前記不揮発性メモリからシステム状態情報を読み取る,あるいは,それらの組み合わせである,前記プロセッサ」であるのに対して,
引用発明においては,「マイクロプロセッサ」が,「フラッシュメモリ」に対して「システム状態情報」の書き込み,読み出しを行う点については,特に言及されていない点。

(5)相違点についての当審の判断
ア.[相違点1]について
“実質的に同時に不揮発性メモリと揮発性メモリの両方をアドレッシングする”ことについては,上記「1.[理由A]17条の2第3項について」,及び,「2.[理由C]36条6項1号について」において指摘したとおり,当初明細書等,即ち,本願明細書の発明の詳細な説明,及び,図面に記載されたものではなく,かつ,上記「3.[理由B]36条6項2号について」において指摘したとおり,“「実質的に同時」がどのような状態を表現し,どのように実現されているか不明である”が,
「実質的に同時」を字句どおりのものとすると,引用発明においても,「マイクロプロセッサ」によって制御される「メモリコントローラ」は,「フラッシュメモリ」用の「第1のサブ・コントローラ」と,「SDRAM」用の「第2のサブ・コントローラ」とを有している。
したがって,「マイクロプロセッサ」が,「メモリコントローラ」内の「第1のサブ・コントローラ」と,「第2のサブ・コントローラ」とを制御して,「フラッシュメモリ」と,「SDRAM」を同時に「アドレッシングする」ことが可能であることは,明らかである。
ここで,「実質的に同時」とは,“同時ではないが,同時と言っても差し支えない”程度のタイミングを表現したものと解される。
上記において指摘したとおり,引用発明においても,「マイクロプロセッサ」の制御で,「フラッシュメモリ」と,「SDRAM」へ,「同時」に「アドレッシングする」ことが可能であるから,同様に,「マイクロプロセッサ」の制御によって,「フラッシュメモリ」と,「SDRAM」への「アドレッシング」のタイミングを,「実質的に同時」と言える範囲に調整することは,当業者が適宜なし得る事項である。
よって,[相違点1]は,格別のものではない。

イ.[相違点2]について
不揮発性メモリに対して「システムの状態情報」を書き込み,当該情報を読み出すよう構成することは,上記Gに引用した,引用刊行物2の「コンピュータ装置への適用において,例えば,内蔵されている不揮発性メモリを使ってシステム状態を保存し,その後に不揮発性メモリの内容を揮発性メモリに書き戻して,以前の実行状態に戻すことにより,中断されたデータ処理を続行させることができる」という記載にもあるとおり,本願の第1国出願前に,当業者には広く知られた技術事項である。
そして,引用刊行物2に係る発明は,上記Fに引用した,引用刊行物2の記載にもあるとおり,「携帯情報端末(Personal Digital Assistant),移動体通信端末装置」に関連するものであって,上記Hに引用した,引用刊行物2の【図1】に示されているとおり,引用発明と同様に,「CPU」が,「揮発性記憶手段」,「不揮発性記憶手段」の両方に,アクセスするものであるから,引用発明と同様の構成を有するものである。
よって,引用発明においても,「フラッシュメモリ」に書き込み,読み出す情報として,「システム状態」を採用することは,当業者が適宜なし得る事項である。
よって,[相違点2]は,格別のものではない。

ウ.本願発明は,明確でない構成を内包するものの,以上,ア.,及び,イ.において検討したとおり,[相違点1」,及び[相違点2]はいずれも格別のものではなく,そして,本願発明の構成によってもたらされる効果も,当業者であれば容易に予測できる程度のものであって,格別なものとは認められない。

なお,審判請求人は,平成28年1月12日付けで上申書を提出し,当該上申書において,本願の請求項各項に対する補正案を提示している。
しかしながら,上記において検討したとおり,審判請求時の補正をもってしても,原審拒絶理由は解消していないので,当該補正案は採用されない。
また,補正案の内容を検討しても,補正案における請求項1の内容は,出願当初の請求項1に係る発明における「連続メモリマップ」に,「前記揮発性メモリに対応する第1のメモリマップと前記不揮発性メモリに対応する第2のメモリマップとを有する」という限定を加えるものであるが,上記において検討したとおり,引用発明においても,「フラッシュメモリ」と,「SDRAM」に対応する箇所を有する,連続する割り当て情報を有しており,補正内容を考慮しても,本願の請求項1に係る発明に進歩性は見出せない。

第6.むすび
したがって,平成26年5月7日付けの手続補正は,特許法第17条の2第3項に規定する要件を満たしておらず,
本願は,特許法第36条第6項第1号及び第2号に規定する要件を満たしておらず,
本願発明は,引用発明,及び,引用刊行物2に係る発明に基づいて当業者が容易に発明をすることができたものであるので,特許法第29条第2項の規定により特許を受けることができない。

よって,結論のとおり審決する。
 
審理終結日 2016-06-22 
結審通知日 2016-06-27 
審決日 2016-07-15 
出願番号 特願2013-518693(P2013-518693)
審決分類 P 1 8・ 55- Z (G06F)
P 1 8・ 121- Z (G06F)
P 1 8・ 537- Z (G06F)
P 1 8・ 561- Z (G06F)
最終処分 不成立  
前審関与審査官 酒井 恭信  
特許庁審判長 高木 進
特許庁審判官 須田 勝巳
石井 茂和
発明の名称 モバイルデバイス内の組み込まれた不揮発性メモリとメイン揮発性メモリとの並列使用  
代理人 黒田 晋平  
代理人 村山 靖彦  

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