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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1325251
審判番号 不服2015-5984  
総通号数 208 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-04-28 
種別 拒絶査定不服の審決 
審判請求日 2015-04-01 
確定日 2017-02-15 
事件の表示 特願2012- 97021「高い強度をもつパワーIGBT」拒絶査定不服審判事件〔平成24年 9月20日出願公開、特開2012-182470〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、2006年11月8日(パリ条約による優先権主張2005年11月9日、ドイツ連邦共和国)を出願日とする出願である特願2006-302653号(以下、「原出願」という。)の一部を平成24年4月20日に新たな特許出願としたものであって、その手続の経緯は以下のとおりである。

平成24年 4月20日 審査請求・上申書
平成25年10月 9日 拒絶理由通知
平成26年 4月14日 意見書・手続補正書
平成26年11月27日 拒絶査定
平成27年 4月 1日 審判請求・手続補正書

第2 補正却下の決定
[補正却下の結論]
平成27年4月1日付けの手続補正(以下「本件補正」という。)を却下する。

[理由]
1 補正の内容
本件補正は、特許請求の範囲を補正するものであって、本件補正前の特許請求の範囲の請求項1については、本件補正の前後で以下のとおりである。(当審注.下線は補正箇所を示し、当審で付加したもの。)

・補正前
「【請求項1】
半導体基板(100)と、セルアレイとを備えるパワーIGBTであって、
上記半導体基板(100)は、第1の伝導型のエミッタ区域(11)と、該エミッタ区域(11)に隣接する第2の伝導型のドリフト区域(12)と、を有し、
上記セルアレイは、多数のトランジスタセル(13)を備え、
上記多数のトランジスタセル(13)は、それぞれ、ソース区域(15)と、該ソース区域(15)と上記ドリフト区域との間に配置されるボディ区域(14)と、上記ソース区域(15)および上記ボディ区域(14)から絶縁されるように配置されるゲート電極(16)と、を有し、
上記ソース区域(15)と上記ボディ区域(14)とは短絡されており、
上記セルアレイは、第1のセル密度を有する第1のセルアレイ部分(101)と、第2のセル密度を有する第2のセルアレイ部分(102)と、を有し、
上記第2のセルアレイ部分(102)はゲートパッド(24)またはゲートリード(22)の下に配置されており、かつ、上記第2のセルアレイ部分(102)はトランジスタセルを含んでおらず、
上記第2のセルアレイ部分(102)内において、上記ドリフト区域(12)に対して相補的にドープされた半導体区域(143)が、上記ドリフト区域(12)の上記エミッタ区域(11)に対向する側の領域内に配置され、上記半導体区域(143)が上記ボディ区域(14)に隣接しており、
上記エミッタ区域は、上記第1のセルアレイ部分(101)の領域内に第1のエミッタ部分(111)のみを有し、かつ、上記第2のセルアレイ部分(102)の領域内に存在していない、パワーIGBT。」

・補正後
「【請求項1】
半導体基板(100)と、セルアレイとを備えるパワーIGBTであって、
上記半導体基板(100)は、第1の伝導型のエミッタ区域(11)と、該エミッタ区域(11)に隣接する第2の伝導型のドリフト区域(12)と、を有し、
上記セルアレイは、多数のトランジスタセル(13)を備え、
上記多数のトランジスタセル(13)は、それぞれ、ソース区域(15)と、該ソース区域(15)と上記ドリフト区域との間に配置されるボディ区域(14)と、上記ソース区域(15)および上記ボディ区域(14)から絶縁されるように配置されるゲート電極(16)と、を有し、
上記ソース区域(15)と上記ボディ区域(14)とは短絡されており、
上記セルアレイは、第1のセル密度を有する第1のセルアレイ部分(101)と、第2のセル密度を有する第2のセルアレイ部分(102)と、を有し、
上記第2のセルアレイ部分(102)はゲートパッド(24)またはゲートリード(22)の1つの下に配置されており、かつ、上記第2のセルアレイ部分(102)はトランジスタセルを含んでおらず、
上記第2のセルアレイ部分(102)内において、上記ドリフト区域(12)に対して相補的にドープされた半導体区域(143)が、上記ドリフト区域(12)の上記エミッタ区域(11)に対向する側の領域内に配置され、上記半導体区域(143)が上記ボディ区域(14)に隣接しており、
上記エミッタ区域は、上記第1のセルアレイ部分(101)の領域内に第1のエミッタ部分(111)のみを有し、かつ、上記第2のセルアレイ部分(102)の領域内に存在していない、パワーIGBT。」

2 補正事項の整理
本件補正による、本件補正前の特許請求の範囲の請求項1についての補正を整理すると次のとおりとなる。

・補正事項1
補正前の請求項1の「上記第2のセルアレイ部分(102)はゲートパッド(24)またはゲートリード(22)の下に配置されており、かつ、上記第2のセルアレイ部分(102)はトランジスタセルを含んでおらず、」を、補正後の請求項1の「上記第2のセルアレイ部分(102)はゲートパッド(24)またはゲートリード(22)の1つの下に配置されており、かつ、上記第2のセルアレイ部分(102)はトランジスタセルを含んでおらず、」と補正すること 。

3 補正の適否について
(1) 補正事項1について
本願の願書に最初に添付した明細書の段落【0036】-【0038】の記載、及び図2の記載から、補正事項1は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面に記載された事項の範囲内においてされたものであることは明らかであるので、補正事項1は、特許法第17条の2第3項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)の規定に適合する。
そして、補正前の請求項1には、「上記第2のセルアレイ部分(102)はゲートパッド(24)またはゲートリード(22)の下に配置され」ることを、「上記第2のセルアレイ部分(102)はゲートパッド(24)またはゲートリード(22)の1つの下に配置され」ることに限定するものである。
よって、補正事項1は、特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。

4 独立特許要件についての検討
(1) 検討の前提
上記3で検討したとおり、本件補正における、本件補正前の請求項1についての補正事項は、特許法第17条の2第4項第2号に掲げる、特許請求の範囲の減縮を目的とする補正を含むから、本件補正後の特許請求の範囲に記載された事項により特定される発明が特許出願の際に独立して特許を受けることができるものであるか否かについて検討する。

(2) 本件補正発明
本件補正後の請求項1に係る発明(以下「本願補正発明」という。)は、次のとおりのものと認める。(再掲)
「【請求項1】
半導体基板(100)と、セルアレイとを備えるパワーIGBTであって、
上記半導体基板(100)は、第1の伝導型のエミッタ区域(11)と、該エミッタ区域(11)に隣接する第2の伝導型のドリフト区域(12)と、を有し、
上記セルアレイは、多数のトランジスタセル(13)を備え、
上記多数のトランジスタセル(13)は、それぞれ、ソース区域(15)と、該ソース区域(15)と上記ドリフト区域との間に配置されるボディ区域(14)と、上記ソース区域(15)および上記ボディ区域(14)から絶縁されるように配置されるゲート電極(16)と、を有し、
上記ソース区域(15)と上記ボディ区域(14)とは短絡されており、
上記セルアレイは、第1のセル密度を有する第1のセルアレイ部分(101)と、第2のセル密度を有する第2のセルアレイ部分(102)と、を有し、
上記第2のセルアレイ部分(102)はゲートパッド(24)またはゲートリード(22)の1つの下に配置されており、かつ、上記第2のセルアレイ部分(102)はトランジスタセルを含んでおらず、
上記第2のセルアレイ部分(102)内において、上記ドリフト区域(12)に対して相補的にドープされた半導体区域(143)が、上記ドリフト区域(12)の上記エミッタ区域(11)に対向する側の領域内に配置され、上記半導体区域(143)が上記ボディ区域(14)に隣接しており、
上記エミッタ区域は、上記第1のセルアレイ部分(101)の領域内に第1のエミッタ部分(111)のみを有し、かつ、上記第2のセルアレイ部分(102)の領域内に存在していない、パワーIGBT。」

(3) 引用文献1の記載と引用発明1
ア 引用文献1
原査定の拒絶理由に引用された原出願の優先日前に日本国内において頒布された刊行物である特開昭63-104480号公報(以下「引用文献1」という。)には、図面とともに以下の記載がある。(当審注.当審で付加したもの。)

(ア) 「2.特許請求の範囲
1)一導電型のドレイン領域の裏面側に逆導電型のアノード領域が付加され、表面側に酸化膜を介したゲート電極と逆導電型基体領域が設けられており、この基体領域にチャンネルを形成する一導電型ソース領域を備えた複数個のセルとカソード電極が配列されてなる伝導度変調型MOSFETにおいて、複数個のセルのうち周端部にはソース領域を形成してないセルを配設したことを特徴とする伝導度変調型MOSFET。」

(イ) 「〔発明の属する技術分野〕
本発明はドレイン側にソースと逆導電型の領域を付加してバイポーラ動作を利用するたて型MOSFETの構造に関する。」(第1ページ左欄第14?17行)

(ウ) 「第2図に通常の伝導度変調型のたて型MOSFETの構造と動作を説明するためにその要部断面図を示す。第2図はNチャンネル素子の場合を示しであるが、Pチャンネル素子では第2図のN形とP形をすべて反転したものとなる。
第2図においてこの素子は正孔を注入するためのP^(+)アノード領域1,薄いN^(+)バッファ領域2,N^(-)ドレイン領域3,低抵抗P^(+)領域4,P基体領域5,N^(+)ソース領域6,ゲート酸化膜7,ゲート電極8,カソード電極9,およびアノード電極10から構成されるたて型MOSFETであり、通常のたて型MOSFETにP^(+)アノード領域1を付加した構造になっている。N^(+)バッファ領域2はOFF時のパンチスルーの防止および正孔の注入量を制御するために設けられている。低抵抗P^(+)領域4はラッチアップの防止用である。P^(+)領域4とN^(+)ソース領域6とはカソード電極9で短絡されており、P^(+)アノード領域1,N^(-)ドレイン領域3,P^(+)領域4,P基体領域5,N^(+)ソース領域6によりエミッタ短絡形サイリスタと同様の構造をもっており、このサイリスタがラッチアップすることにより最大電流が制限されるのである。
次にこの素子の動作を説明する。順方向阻止時はMOSFETが導通していないため、低抵抗P^(+)領域4,P基体領域5,およびN^(-)ドレイン領域3のPN接合が逆方向バイアスされ電流は流れない。このときゲート電極8にしきい値以上の正電圧を印加するとP基体領域5の表面にN形反転層が形成されてMOSFETが導通し、N^(-)ドレイン領域3に電子が注入される。このためN^(-)ドレイン領域3にN^(+)バッファ領域2を通してP^(+)アノード領域1から正孔が注入され、N^(-)ドレイン領域3の電子および正孔密度は熱平衡状態より非常に高くなる、いわゆる伝導度変調が生じオン抵抗は非常に低い値となる。次にゲート電極8の正電圧を取り去ると、N^(-)ドレイン領域3への電子の注入が停止し、N^(-)ドレイン領域3の電子密度は減少するとともにP^(+)アノード領域1からの正孔の注入も減少し素子は再度OFF状態となる。」(第1ページ右欄第11行?第2ページ右上欄第9行)

(エ) 「さらにこのラッチアップ現象はこのような素子において均一に発生するのではなくゲートパッド部近傍やガードリング近傍などのある特定な個所で発生しやすいという問題もある。第5図は通常の素子におけるゲート電極パッド近傍の部分断面図を示したものであり、第2図と共通部分を同一符号で表わしてある。第5図において20はセル部,21はゲートパッド部であり、23はゲートパッド部21に隣接する周端部のセル,22はそのほかのセルを示す。6aはセル23のN^(+)ソース領域,4aはP^(+)領域である。第5図斜線を施し、一点鎖線で区切った部分の3aおよび3bは素子のオン状態において伝導度変調により多数の正孔および電子が存在する領域である。
ターンオフ時にはP^(+)領域4およびP領域5とN^(-)領域3の接合部から主に低不純物濃度のN^(-)領域3の方向に空乏層が成長し、3aおよび3bの領域に存在していた正孔は空乏層の電界によってP^(+)領域4、P領域5に流入する。このとき3aの領域はキャリアの拡散によってキャリアの拡散長附近まで拡がっており、ゲートパッド部21に隣接するセル23に流入する正孔の量は、そのほかの普通のセル例えば22に流入する正孔の量よりも多い。このことはセル23以外の例えばセル22では3bの領域の正孔が流入するのみであるのに対し、セル23にはより広い領域3aの正孔が流入するからである。このためラッチアップはゲートパッド部21に隣接する周端部のセル23の方が、そのほかのセルよりも発生しやすい。しかもこのような電流集中によって温度が上昇するとさらにラッチアップが生じやすくなり遂には素子の破壊に至る。」(第3ページ左上欄第3行?右上欄第13行)

(オ) 「〔発明の目的〕
本発明は上述の点に鑑みてなされたものであり、その目的はドレイン側にソースと逆導電型の領域を付加し、バイポーラ動作を利用するたて型MOSFETの周端部のゲートパッドなどに隣接する特定のセルへの電流集中に対してもラッチアップを生ずることのない素子構造を提供することにある。
〔発明の要点〕
本発明はゲートパッドなどに隣接する周端部のセルのように特定の個所に位置するセルに対してソース領域を形成することなく、このセルに注入されるキャリアの数を減らすことにより電流集中を防ぐとともにラッチアップの発生をなくしたものである。」(第3ページ右上欄第14行?左下欄第7行)

(カ) 「〔発明の実施例〕
以下本発明を実施例に基づき説明する。
第1図は本発明の素子構造について示したゲートパッド部近傍の部分断面図であり、第5図と比較されるものである。第1図の第5図と共通する部分は同一符号を用いてある。第1図が第5図と異なる点はゲートパッド部21に隣接する周端部のセル23aにはN^(+)ソース領域を形成していないことである。
このようにN^(+)ソース領域が形成されていない本発明の場合は第5図と比較すればわかるように、伝導度変調を生じている領域3cは第5図の領域3aより少ない。このため第1図のセル23aが引き抜くことのできる正孔の数は第5図の場合に比べて少なく、ここに電流集中が生じにくいのである。
さらにセル23aにはN^(+)ソース領域が形成されていないから、寄生サイリスタが存在せず、ラッチアップを発生することがない。したがって本発明の構成によれば電流集中による破壊とラッチアップによる破壊のいずれをも防止する作用をもっている。なおキャリアの拡散長が長いときは第1図におけるセル23aと同時にセル22にも同様の構造を採用し、伝導度変調の生じている領域を縮小するとともに、N^(+)ソース層をもたず電流集中を防止するための正孔の引き抜きセルを増せばよいのは当然であるが、ゲートパッド部21に隣接するセル23aのほかのセルにこの構成をすべて適用することはできないから、その点は実状を堪案して行なうのがよい。」(第3ページ左下欄第8行?右下欄第16行)

(キ) 「〔発明の効果〕
バイポーラ作用により伝導度変調を起こさせるたて型MOSFETは、大電流をとれる反面寄生サイリスタに起因するラッチアップを発生し、素子を破壊させる危険性をもっているのに対し、本発明では実施例で述べたごとく、チャンネル部を形成している多くのセルのうち、例えばゲートパッド部などの近傍に位置する周端部のセルはターンオフ時には伝導度変調領域から流入するキャリアの量がそのほかのセルよりも多いために、ラッチアップを生ずる可能性が大きいことから、とくに周端部に位置するセルにはソース領域を形成してないものを配置することにより、過剰キャリアの注入量が少なく、ここに電流集中が生じにくく、またラッチアップを発生することもない。したがって本発明の素子構造は電流集中やラッチアップによる素子の破壊防止に大きく寄与するものである。」(第3ページ右下欄第17行?第4ページ左欄14行)

(ク) 上記(ア)、(ウ)及び第1図を参照すると、引用文献1には、「N^(-)ドレイン領域3の裏面側にN^(+)バッファ領域2を通してP^(+)アノード領域1が付加され、表面側にゲート酸化膜7を介したゲート電極8とP^(+)領域4及びP基体領域5が設けられており、このP基体領域5にチャンネルを形成するN^(+)ソース領域6を備えた上記複数個のセル22とカソード電極9が配列されている」ことが記載されていると認められる。

(ケ) 第1図を参照すると、引用文献1には、N^(+)ソース領域6がP基体領域5及びP^(+)領域4と短絡され、N^(+)ソース領域6とP^(+)領域4がカソード電極9に接続されていることが記載されていると認められる。

(コ) 上記(エ)及び第1図を参照すると、引用文献1には、ゲートパット部2及び周端部のセル23aにおいて、N^(-)ドレイン領域3の表面側に、N^(-)ドレイン領域3に隣接してP^(+)領域4aが形成されていること、及び、上記P^(+)領域4aには、ソース領域が形成されていないことが記載されていると認められる。

イ 引用発明1
以上より、引用文献1には次の発明(以下、「引用発明1」という。)が記載されていると認められる。

「ゲートパッド部21と、複数個のセル23a、22を備えるセル部20とを備える伝導度変調型たて型MOSFETであって、
N^(-)ドレイン領域3の裏面側にN^(+)バッファ領域2を通してP^(+)アノード領域1が付加され、表面側に、ゲート酸化膜7を介したゲート電極8とP^(+)領域4及びP基体領域5が設けられており、このP基体領域5にチャンネルを形成するN^(+)ソース領域6を備えた上記複数個のセル22とカソード電極9が配列されてなり、
N^(+)ソース領域6がP基体領域5及びP^(+)領域4と短絡され、N^(+)ソース領域6とP^(+)領域4がカソード電極9に接続されており、
かつ、上記セル部20は、上記ゲートパッド部21に隣接する周端部のセル23aとそのほかのセル22とからなり、
ゲートパット部2及び周端部のセル23aにおいて、N^(-)ドレイン領域3の表面側に、N^(-)ドレイン領域3に隣接してP^(+)領域4aが形成され、
上記ゲートパッド部21及び上記周端部のセル23aにはソース領域が形成されておらず、ソース領域が形成されている場合より伝導度変調を生じている領域3cが少なくなり、電流集中による破壊とラッチアップによる破壊を防ぐ、伝導度変調型たて型MOSFET。」

(4) 引用文献2の記載と引用発明2
ア 引用文献2
原査定の拒絶の理由で引用された、原出願の優先権主張の日前に日本国内において頒布された刊行物である特開2005-136092号公報(以下「引用文献2」という。)には、図面とともに以下の記載がある。

(ア) 「【技術分野】
【0001】
本発明は、半導体装置とその製造方法に関し、特に、ラッチアップ耐性を向上させた絶縁ゲート型バイポーラトランジスタ(IGBT)装置等の半導体装置とその製造方法に関するものである。」

(イ) 「【0004】
従来のIGBTは、その特性上、ラッチアップによる破壊が問題となっている。上記のように素子の耐圧向上のためにガードリング部を備えたIGBTにおいては、ガードリング部直下のコレクタ層より、大量の正孔が注入され、それに伴う大量の電流が最外周のセルに集中し、ラッチアップによる破壊を起こす。
・・・・
【0007】
このガードリング領域での電界値ECは、コレクタ電極112にサージ電圧が印加された場合上昇し、衝突イオン化による電子-正孔対がガードリング領域内における最外周に位置するガードリング部の外側で大量に発生する。この時ガードリング領域での電界値ECは、ガードリング部105の平面パターンにおいて、直線パターン部よりも、ある曲率半径で曲がっているコーナーパターン部でより大きくなる。上記発生したキャリアのうち正孔は近傍のエミッタ電極110あるいはエミッタ電極引き回し線110aに流れ出し、電子はP^(+)型半導体層基板101に流れ、新たな正孔が注入される。この時電流は図8中の矢印で示される流れを発生する。このうち正孔電流aは、P型半導体層104に沿って引き回される細いエミッタ電極引き回し線110aを介してエミッタ電極パッドまで至るため、その配線により抵抗が大きく、エミッタ電極110に直接流れる電流bに比べ量が少ない。これによりガードリング部の曲線パターン部近傍のセル領域に、より多くの電流が集中する。
【0008】
この結果、ガードリング曲線パターン部近傍のセル領域のP型半導体層103を大電流aが流れ、電圧降下の発生によりN^(+)半導体層106-p型半導体層103間のpn接合が順バイアスされ、寄生トランジスタの動作を誘発し電流集中により破壊し易い。」

(ウ) 「【発明の効果】
【0020】
第1導電型の高抵抗層とその下部に位置する第1導電型のバッファ層と、第1導電型の高抵抗層の上部に形成された第2導電型のベース層と、第2導電型のベース層の上面に形成された第1導電型のエミッタ領域と、エミッタ領域に接続されるエミッタ電極と、第2導電型のベース層のチャネル領域上にシリコン酸化膜を介して形成されたゲート電極と、セル領域周囲の拡散を深くしたガードリング部と、第1導電型のバッファ層の下面に形成され、ガードリング部が設けられた領域の直下では、他の領域よりも不純物濃度を小さくした第2導電型のコレクタ層と、コレクタ層に接続されるコレクタ電極とを備えたため、絶縁ゲート型バイポーラトランジスタの弱点であるラッチアップ耐性がデバイス面積の拡大を行うことなく向上させることが可能となる。」

(エ) 「【発明を実施するための最良の形態】
【0021】
以下、本発明の好適な実施形態(実施例)を添付図面に基づいて説明する。
【0022】
図1は、本実施形態に係るIGBTの一部の断面図である。IGBT10は第1導電型の高抵抗層(N^(-)型半導体層)11とその下部に位置する第1導電型のバッファ層(N^(+)型半導体層)12と、第1導電型の高抵抗層の上部に形成された第2導電型のベース層(P型半導体層)13とP型半導体層14と、第2導電型のベース層の上面に形成された第1導電型のエミッタ領域(N^(+)型半導体層)15と、エミッタ領域15に接続されるエミッタ電極16と、第2導電型のベース層13のチャネル領域17上に絶縁して形成されたゲート電極18と、エミッタ領域周囲の拡散を深くしたガードリング部19と、第1導電型のバッファ層12の下面に形成され、ガードリング部が設けられた領域の直下では、他の領域よりも不純物濃度を小さくした第2導電型のコレクタ層(P^(+)型半導体層)20,21と、コレクタ層20,21に接続されるコレクタ電極22とを備えた。好ましくはガードリング部の直下の第2導電型のコレクタ層21の不純物濃度は、他の領域での第2導電型のコレクタ層20の不純物濃度に比べて1桁小さい。すなわち、コレクタ層の濃度について、ガードリング直下をその他の領域より低濃度としている。具体的には、ガードリング直下を1.0×10^(18)(cm^(-3))以上1.0×10^(19)(cm^(-3))以下の範囲で、その他の領域を1.0×10^(19)(cm^(-3))以上1.0×10^(20)(cm^(-3))以下の範囲で形成することが望ましい。」

(オ) 「【0025】
このガードリング領域での電界値ECは、コレクタ電極22にサージ電圧が印加された場合上昇し、衝突イオン化による電子-正孔対がガードリング領域内における最外周に位置するガードリング部19の外側で大量に発生する。この時ガードリング領域での電界値ECは、ガードリング部19の平面パターンにおいて、直線パターン部よりも、ある曲率半径で曲がっているコーナーパターン部でより大きくなる。上記発生したキャリアのうち正孔は近傍のエミッタ電極16あるいはエミッタ電極引き回し線16aに流れ出し、電子はP^(+)型半導体層基板21に流れ、新たな正孔が注入される。しかしながら、このとき、ガードリング部直下のP型半導体層21の不純物濃度はその他の領域20に比べて低いので、正孔の注入が少なくなる。その結果、電流集中が緩和され、ラッチアップ破壊を防止する。」

イ 引用発明2
以上より、引用文献2には次の発明(以下、「引用発明2」という。)が記載されていると認められる。

「ガードリング部が設けられた領域の直下では、ガードリング部が設けられた領域の直下以外の領域の第2導電型コレクタ層20よりも不純物濃度を小さくした第2導電型のコレクタ層(P^(+)型半導体層)21を備えることで、ガードリング直下で大量の正孔が注入されることに伴う電流集中を緩和し、ラッチアップの発生を防ぐ絶縁ゲート型バイポーラトランジスタ(IGBT)。」

(5) 引用文献3の記載と引用発明3
ア 引用文献3
原査定の拒絶の理由で引用された、原出願の優先権主張の日前に日本国内において頒布された刊行物である特開2005-142288号公報(以下、「引用文献3」という。)には、図面とともに以下の記載がある。

(ア)「【技術分野】
【0001】
本発明は、半導体装置とその製造方法に関し、特に、ラッチアップ耐性を向上させた絶縁ゲート型バイポーラトランジスタ(IGBT)装置等の半導体装置とその製造方法に関するものである。」

(イ)「【0004】
IGBT基板形成工程(S101)では、まず、比較的低抵抗のP_(+)型シリコン基板100を準備する(図18(a))。このP^(+)型シリコン基板100上に比較的低抵抗のN+型半導体バッファ層101を5?30μm程度の厚さにエピタキシャル成長させる(図18(b))。このN^(+)型半導体バッファ層101上に比較的高抵抗のN^(-)型半導体層102をエピタキシャル成長させる(図18(c))。このようにして、IGBT基板を得ることができる。」

(ウ)「【0008】
従来のIGBTは、その特性上、ラッチアップによる破壊が問題となっている。上記のように素子の耐圧向上のためにガードリング部を備えたIGBTにおいては、ガードリング部直下のコレクタ層より、大量の正孔が注入され、それに伴う大量の電流が最外周のセルに集中し、ラッチアップによる破壊を起こす。
【0009】
このラッチアップのメカニズムは、特許文献1によると次のようなものである。すなわち、上記構成において、ゲート電極208への電圧印加によるチャネルの形成にてコレクタ電極212とエミッタ電極210の間に電流路が形成される。このような通常の動作に対し、コレクタ電極212とエミッタ電極210の間に通常使用電圧以上のサージ電圧が印加されることがある。このような場合、高抵抗のn^(-)型半導体層202に空乏層が広がる。ここでA領域においては隣り合うベース領域203およびその間に位置するN-型半導体層202に空乏層が伸び互いに重なることにより電界の緩和が達成される。そしてベース領域203の底部のpn接合部で最大の電界値EAをとる。
【0010】
一方、ベース領域203の終端部より外側には、P型半導体204が形成され、このP型半導体層204の終端部よりN^(-)型半導体層202の終端部に至る領域(B領域)では上記電界緩和効果がなくなり、P型半導体層204の外周部ないしその近傍のN^(-)半導体層202表面で最大電界値EBをとる。EB値を減少させ、EA値に近づけB領域の耐圧を向上するために、繰り返し配置されたガードリング部205を設け、B領域の最大電界EBを小さくし、素子の耐圧を向上させるようにしている。
【0011】
このガードリング領域での電界値ECは、コレクタ電極212にサージ電圧が印加された場合上昇し、衝突イオン化による電子-正孔対がガードリング領域内における最外周に位置するガードリング部の外側で大量に発生する。この時ガードリング領域での電界値ECは、ガードリング部205の平面パターンにおいて、直線パターン部よりも、ある曲率半径で曲がっているコーナーパターン部でより大きくなる。上記発生したキャリアのうち正孔は近傍のエミッタ電極210あるいはエミッタ電極引き回し線210aに流れ出し、電子はP^(+)型半導体層基板201に流れ、新たな正孔が注入される。この時電流は図20中の矢印で示される流れを発生する。このうち正孔電流aは、P型半導体層204に沿って引き回される細いエミッタ電極引き回し線210aを介してエミッタ電極パッドまで至るため、その配線により抵抗が大きく、エミッタ電極210に直接流れる電流bに比べ量が少ない。これによりガードリング部の曲線パターン部近傍のセル領域に、より多くの電流が集中する。
【0012】
この結果、ガードリング曲線パターン部近傍のセル領域のP型半導体層203を大電流aが流れ、電圧降下の発生によりN^(+)半導体層206-p型半導体層203間のpn接合が順バイアスされ、寄生トランジスタの動作を誘発し電流集中により破壊し易い。」

(エ)「【発明の効果】
【0022】
本発明によれば、第1導電型の高抵抗層とその下部に位置する第1導電型のバッファ層と、第1導電型の高抵抗層の上部に形成された第2導電型のベース層と、第2導電型のベース層の上面に形成された第1導電型のエミッタ領域と、エミッタ領域に接続されるエミッタ電極と、第2導電型のベース層のチャネル領域上にシリコン酸化膜を介して形成されたゲート電極と、セル領域周囲の拡散を深くしたガードリング部と、ガードリング部の直下以外の第1導電型のバッファ層の下面に形成される第2導電型のコレクタ層と、コレクタ層に接続されるコレクタ電極と、ガードリング部の直下に形成された絶縁層または第1導電型のバッファ層の下面に形成される絶縁層とを備えたため、絶縁ゲート型バイポーラトランジスタの弱点であるラッチアップ耐性がデバイス面積の拡大を行うことなく向上させることが可能となる。」

(オ) 「【発明を実施するための最良の形態】
【0025】
以下、本発明の好適な実施形態(実施例)を添付図面に基づいて説明する。
【0026】
図1は、本実施形態に係るIGBTの一部の断面図である。IGBT10は第1導電型の高抵抗層(N^(-)型半導体層)11とその下部に位置する第1導電型のバッファ層(N^(+)型半導体層)12と、第1導電型の高抵抗層の上部に形成された第2導電型のベース層(P型半導体層)13と、第2導電型のベース層の上面に形成された第1導電型のエミッタ領域(N^(+)型半導体層)15と、エミッタ領域15に接続されるエミッタ電極16と、第2導電型のベース層13のチャネル領域17上に絶縁して形成されたゲート電極18と、エミッタ領域周囲の拡散を深くしたガードリング部19と、第1導電型のバッファ層12の下面に形成される第2導電型のコレクタ層(P^(+)型半導体層)20と、ガードリング部の直下に形成された酸化膜等の絶縁層21と、コレクタ層20に接続されるコレクタ電極22とを備えた。
【0027】
上記構成において、ゲート電極18への電圧印加によるチャネルの形成にてコレクタ電極22とエミッタ電極16の間に電流路が形成される。このような通常の動作に対し、コレクタ電極22とエミッタ電極16の間に通常使用電圧以上のサージ電圧が印加されると、高抵抗のN^(-)型半導体層11に空乏層が広がる。ここでA領域においては隣り合うベース領域13およびその間に位置するN^(-)型半導体層11に空乏層が伸び互いに重なることにより電界の緩和が達成される。そしてベース領域13の底部のpn接合部で最大の電界値EAをとる。
【0028】
一方、ベース領域13の終端部より外側の領域(B領域)では上記電界緩和効果がなくなり、ベース領域13の終端部より外側のN^(-)型半導体層11表面で最大電界値EBをとる。ここで一般にEA<EBとなる。EB値を減少させ、EA値に近づけB領域の耐圧を向上するために、繰り返し配置されたガードリング部19を設け、B領域の最大電界EBを小さくし、素子の耐圧を向上させるようにしている。
【0029】
このガードリング領域での電界値ECは、図20で示した従来の構造では、コレクタ電極212にサージ電圧が印加された場合上昇し、衝突イオン化による電子-正孔対がガードリング領域内における最外周に位置するガードリング部205の外側で大量に発生する。この時ガードリング領域での電界値ECは、ガードリング部205の平面パターンにおいて、直線パターン部よりも、ある曲率半径で曲がっているコーナーパターン部でより大きくなる。上記発生したキャリアのうち正孔は近傍のエミッタ電極210あるいはエミッタ電極引き回し線210aに流れ出し、電子はP^(+)型半導体層基板201に流れ、新たな正孔が注入される。しかしながら、このとき、本発明の構造では図1に示すように、ガードリング部直下には酸化膜等の絶縁層21が設けられているため、正孔の注入がなくなる。その結果、電流集中が緩和され、ラッチアップ破壊を防止する。
【0030】
なお、本実施形態では、酸化膜等の絶縁層をN^(+)型半導体層(バッファ層)の下に形成しているが、N^(+)型半導体層を除去して、直接N^(-)型半導体層の下に酸化膜等の絶縁層を形成しても良い。」

イ 引用発明3
以上より、引用文献3には次の発明(以下、「引用発明3」という。)が記載されていると認められる。

「ガードリング部の直下ではコレクタ層の代わりに絶縁層21を設けることにより、ガードリング直下で大量の正孔が注入されることに伴う電流集中の緩和とラッチアップの発生を防ぐ絶縁ゲート型バイポーラトランジスタ(IGBT)。」

(6)周知例1及び2の記載並びに周知技術
ア 周知例1
原出願の優先日前に日本国内において頒布された刊行物である特開2005-136098号公報(以下「周知例1」という。)には、図面とともに以下の記載がある。

(ア)「【0002】
従来より、コンピュータや通信機器の主要部分には、多数のトランジスタや抵抗等を、電気回路を構成するようにむすびつけて1チップ上に集積した集積回路(IC)が多用されている。このようなICの中で、電力用半導体素子を含むものは、パワーICと呼ばれている。電力用半導体素子の一つに、絶縁ゲート型バイポーラトランジスタ(以下、IGBTとする)がある。
・・・・
【0004】
IGBTには、パンチスルー(以下、PTとする)型、ノンパンチスルー(以下、NPTとする)型、フィールドストップ(以下、FSとする)型の構造があり、nチャネル型の縦型二重拡散構造のものが主流である。したがって、本明細書では、nチャネル型IGBTを例にして説明するが、pチャネル型IGBTでも同様である。
【0005】
PT型IGBTは、p^(+)半導体基板上にn^(+)バッファ層とn^(-)活性層をエピタキシャル成長させたエピタキシャルウエハを用いて形成される。そのため、たとえば耐圧600V系の素子では、活性層の厚さは70μm程度であるが、基板を含む総厚さは200?300μm程度になる。PT型IGBTでは、n^(-)活性層中の空乏層がn^(+)バッファ層に到達する。
【0006】
図11は、低ドーズ量の浅いp^(+)コレクタ層を有するNPT型IGBTの1/2セル分の構成を示す断面図である。一般に、NPT型IGBTの作製には、FZウエハが用いられる。FZウエハとは、フローティングゾーン法により作製された半導体のインゴットから切り出されたウエハのことである。図11に示すように、たとえばFZウエハよりなるn^(-)半導体基板を活性層1とし、その表面側に、p^(+)ベース領域2が選択的に形成されている。ベース領域2の表面層には、n^(+)エミッタ領域3が選択的に形成されている。また、基板表面上には、ゲート酸化膜4を介してゲート電極5が形成されている。
【0007】
エミッタ電極6は、エミッタ領域3およびベース領域2に接触しているとともに、層間絶縁膜7によりゲート電極5から絶縁されている。基板裏面には、p^(+)コレクタ層8およびコレクタ電極9が形成されている。NPT型の場合には、活性層1の厚さがPT型よりも厚くなるが、素子全体としては、PT型の素子に比べて、大幅に薄くなる。そして、正孔の注入率を制御することができるので、ライフタイム制御をおこなわなくても、高速スイッチングが可能である。また、エピタキシャルウエハを用いずに、FZウエハを用いているため、安価である。
【0008】
図12は、FS型IGBTの1/2セル分の構成を示す断面図である。FS型IGBTの作製には、FZウエハが用いられることがある。図12に示すように、基板表面側の素子構造は、図11に示すNPT型の素子と同じである。基板裏面側には、n^(-)活性層1とp^(+)コレクタ層8との間に、n^(+)バッファ層10が設けられている。FS型の場合、活性層1の厚さは、PT型と同じ70μm程度(耐圧600V系)であり、素子全体の厚さは100?200μm程度である。そして、ノンパンチスルー型と同様に、ライフタイム制御が不要である。」
(イ) 図11には、ノンパンチスルー型のIGBTにおいて、「p^(+)コレクタ層8」と「n^(-)半導体基板からなる活性層1」が隣接していることが図示されている。

イ 周知例2
原出願の優先日前に日本国内において頒布された刊行物である特開2004-363328号公報(以下「周知例2」という。)には、図面とともに以下の記載がある。
(ア) 「【0007】
一般に、IGBTには、パンチスルー型(以下、PT型とする)、ノンパンチスルー型(以下、NPT型とする)およびフィールドストップ型(以下、FS型とする)の3種類がある。これら3種類のIGBTについて、耐圧クラスが600Vの場合を例として説明する。図36は、PT型IGBTのセル(同図(a))、NPT型IGBTのセル(同図(b))、FS型IGBTのセル(同図(c))およびFWD(同図(d))の断面構成を示す図である。
【0008】
図36(a)に示すように、PT型IGBTでは、基板裏面のP型コレクタ層1は厚く、高濃度である。チップの厚さは350μm以上である。PT型IGBTは、ボロンをドープしたP型のCZウェハー上に、リンをドープしながらN型バッファ層2およびN型ドリフト層3をそれぞれ10μmおよび65μmの厚さにエピタキシャル成長させたウェハーを用いて作製される。
【0009】
一般に、CZウェハーの比抵抗は10mΩcm以下である。N型バッファ層2およびN型ドリフト層3の比抵抗はそれぞれ0.1Ωcmおよび40Ωcmである。PT型IGBTでは、電流阻止状態で基板裏面の図示しないコレクタ電極に正の高電圧を印加すると、空乏層がN型ドリフト層3の中に広がる。そして、降伏電圧に達するときには、空乏層の伸びはN型バッファ層2で止まる。
【0010】
ところで、PT型IGBTでは、基板裏面からのホールの注入効率(以下、γEとする)が高く、0.99以上である。そのため、電子線照射等によるライフタイム制御をおこなって、N型ドリフト層3における輸送効率(以下、α_(T)とする)を下げ、それによってトータルのベース接地電流利得(以下、α_(PNP)とする)を0.3程度になるように調整している。
【0011】
図36(b)に示すように、NPT型IGBTでは、N型バッファ層を設けずに、N型ドリフト層3をPT型IGBTよりも厚くすることにより、高電圧印加時にP型コレクタ層1に空乏層が届かないようになっている。NPT型IGBTは、N型ドリフト層3となるFZウェハーの表面に絶縁ゲート部などの表面素子構造4を形成した後、ウェハー裏面を研削して厚さを100μmとし、その後、ウェハー裏面からのボロンのイオン注入および活性化熱処理によりP型コレクタ層1を形成することにより、作製される。
【0012】
FZウェハーの比抵抗は28Ωcm程度である。ボロンのドーズ量は10^(15)cm^(-2)である。また、熱処理温度は350℃である。NPT型IGBTでは、γ_(E)は0.3程度である。ライフタイム制御はおこなわれない。α_(T)は1程度である。このようにすることによって、PT型IGBTと同じα_(PNP)でも、キャリア分布が最適化され、PT型IGBTよりも損失特性が改善されている。
【0013】
図36(c)に示すように、FS型IGBTは、NPT型IGBTの裏面にPT型IGBTのN型バッファ層2と同様のN型フィールドストップ層(以下、FS層とする)5を形成し、N型ドリフト層3をNPT型IGBTよりも薄くしたものである。このような構成によって、NPT型IGBTよりも損失特性が改善されている。
【0014】
FS層5は、NPT型IGBTと同様に、ウェハー裏面の研削による薄ウェハー化の後、ウェハー裏面からリンを深めにイオン注入し、活性化熱処理をおこなうことによって形成される。リンのドーズ量は1014cm-2である。FS型IGBTでは、γ_(E)およびα_(T)はNPT型IGBTとほぼ同程度であるか、γ_(E)がNPT型IGBTよりも少し低い程度である。なお、600V以外の耐圧クラス、たとえば1200Vや1700V以上の高耐圧、あるいは500V以下の低耐圧についても同様である。」
(イ) 図36(b)には、ノンパンチスルー型のIGBTにおいて、「N型ドリフト層3」と「P型コレクタ層1」とが隣接していることが記載されている。

ウ 周知技術
上記ア及びイより、以下の事項は、原出願の優先権主張の日前、当該技術分野では、周知技術と認める。

「N型ドリフト層とP型コレクタ層とが隣接しているノンパンチスルー型のIGBT。」

(7) 本願補正発明と引用発明1の対比
ア 引用発明1の「伝導度変調型たて型MOSFET」は、下記カ(イ)の相違点を除き、本願補正発明の「パワーIGBT」に相当する。

イ 上記(3)ア(ウ)より、引用発明1の「伝導度変調型たて型MOSFET」は、その動作時において、「P^(+)領域4及びP基体領域5」に反転層が形成され、「N^(-)ドレイン領域3」に「P^(+)アノード領域1」から正孔が注入され、「N^(+)ソース領域6」から電子が注入されると認められる。
他方、本願明細書には、本願補正発明の「第2の伝導型のドリフト区域」、「第1の伝導型のエミッタ区域」、「ボディ区域」、及び「ソース区域」について、「垂直パワーIGBTは、上記エミッタ区域11と、ソース電極とも称される端子電極18との間に正電圧が印加された時、および上記ボディ区域14内に反転チャネルを形成するための適切な駆動電位が上記ゲート電極16に印加された時に作動する。該IGBTが作動すると、上記ドリフト区域12は、p型荷電キャリアまたはホールによって満たされる。これらのp型荷電キャリアまたはホールは、パワーIGBTのスイッチが切られている時、ボディ区域14を経由して、より低電位の端子電極18へと必然的に流れる。」(【0005】)、及び、「IGBTの場合は、エミッタ区域11およびボディ区域14は、通常、p型にドープされる。一方、トランジスタセル13のドリフト区域12およびソース区域15は、通常、n型にドープされる。」(【0033】)との記載がある。そして、これらの記載より、本願補正発明の「パワーIGBT」の動作時において、「ボディ区域14」に反転チャネルが形成され、「ドリフト区域12」に、「エミッタ区域11」から正孔が注入され、「ソース区域15」から電子が注入されると認められる。
そうすると、引用発明1の「N^(-)ドレイン領域3」、「P^(+)アノード領域1」、「P^(+)領域4及びP基体領域5」、及び「N^(+)ソース領域6」は、それぞれ、本願補正発明の「第2の伝導型ドリフト区域」、「第1の伝導型のエミッタ区域」、「ボディ区域」、及び「ソース区域」と同じ機能を有すると認められるので、引用発明1の「N^(-)ドレイン領域3」、「P^(+)アノード領域1」、「P^(+)領域4及びP基体領域5」、及び「N^(+)ソース領域6」は、それぞれ本願補正発明の「第2の伝導型ドリフト区域」、「第1の伝導型のエミッタ区域」、「ボディ区域」、及び「ソース区域」に相当するといえる。

ウ 引用発明1の「伝導度変調型たて型MOSFET」は、「複数個のセル23a、22を備えるセル部20」を備えることから、引用発明1は「セルアレイ」を備えるものであると認められる。
さらに、引用発明1は、「N^(-)ドレイン領域3の裏面側にP^(+)アノード領域1が付加され、表面側にゲート酸化膜7を介したゲート電極8とP^(+)領域4及びP基体領域5が設けられており、このP基体領域5にチャンネルを形成するN^(+)ソース領域6を備えた上記複数個のセル22とカソード電極9が配列されてな」るものであるから、当該「上記複数個のセル22」それぞれが、「トランジスタセルを備え」るものであることは当業者には明らかである。
また、引用発明1における「N^(+)ソース領域6がP基体領域5及びP^(+)領域4と短絡され」ているとの構成は、本願補正発明の「上記ソース区域と上記ボディ区域とは短絡されており」との構成に相当するといえる。
したがって、本願補正発明と引用発明1とは、「『セルアレイ』を備える『パワーIGBT』」である点、「上記セルアレイは、多数のトランジスタセルを備え、上記多数のトランジスタセルは、それぞれ、ソース区域と、該ソース区域と上記ドリフト区域との間に配置されるボディ区域と、上記ソース区域および上記ボディ区域から絶縁されるように配置されるゲート電極と、を有」するものである点、及び、「上記ソース区域と上記ボディ区域とは短絡されて」いる点で一致するといえる。

エ 引用発明1は、「ゲートパッド部21と複数のセル23a、22を備えるセル部20を備える」とともに、「上記セル部20は、上記ゲートパッド部2に隣接する周端部のセル23aとそのほかのセル22とからな」るから、引用発明1の「『そのほかのセル22』の部分」、及び、「『ゲートパッド部2』及び『周端部のセル23a』の部分」は、それぞれ本願補正発明の「第1のセル密度を有する第1のセルアレイ部分」、及び、「該第1のセル密度より低い第2のセル密度を有する第2のセルアレイ部分」に相当するといえる。そして、引用文献1の第1図を参照すると、本願補正発明と引用発明1とは、「『上記第2のセルアレイ部分はゲートパッド』の『下に配置されて』」いる点で一致するといえる。
さらに、引用発明1では、「上記ゲートパッド部2及び上記周端部のセル23aにはソース領域が形成されて」ないから、本願補正発明と引用発明1とは、「かつ、上記第2のセルアレイ部分はトランジスタセルを含んで」いない点で一致するといえる。

オ 引用発明1において、「N^(-)ドレイン領域3の裏面側にN^(+)バッファ領域2を通してP^(+)アノード領域1が付加され」ること、及び、「ゲートパット部2及び周端部のセル23aにおいて、N^(-)ドレイン領域3の表面側に、N^(-)ドレイン領域3に隣接してP^(+)領域4aが形成され」ていることが特定されていることから、引用発明1は、「ゲートパット部2及び周端部のセル23aにおいて、P^(+)領域4aがN^(-)ドレイン領域3のP^(+)アノード領域1と対向する側に形成され、P^(+)領域4aがN^(-)ドレイン領域3に隣接して」いるとの構成を備えているといえる。
そうすると、引用発明1の上記構成は、本願補正発明の「上記第2のセルアレイ部分(102)内において、上記ドリフト区域(12)に対して相補的にドープされた半導体区域(143)が、上記ドリフト区域(12)の上記エミッタ区域(11)に対向する側の領域内に配置され、上記半導体区域(143)が上記ボディ区域(14)に隣接して」いることに相当するといえる。

カ 以上をまとめると、本願補正発明と引用発明1の一致点及び相違点は次のとおりである。

(ア) 一致点
「セルアレイを備えるパワーIGBTであって、
第1の伝導型のエミッタ区域と、第2の伝導型のドリフト区域と、を有し、
上記セルアレイは、多数のトランジスタセルを備え、
上記多数のトランジスタセルは、それぞれ、ソース区域と、該ソース区域と上記ドリフト区域との間に配置されるボディ区域と、上記ソース区域および上記ボディ区域から絶縁されるように配置されるゲート電極と、を有し、
上記ソース区域と上記ボディ区域とは短絡されており、
かつ、上記セルアレイは、第1のセル密度を有する第1のセルアレイ部分と、該第1のセル密度より低い第2のセル密度を有する第2のセルアレイ部分と、を有し、
上記第2のセルアレイ部分はゲートパッドの下に配置されており、かつ、上記第2のセルアレイ部分はトランジスタセルを含んでおらず、
上記第2のセルアレイ部分(102)内において、上記ドリフト区域(12)に対して相補的にドープされた半導体区域(143)が、上記ドリフト区域(12)の上記エミッタ区域(11)に対向する側の領域内に配置され、上記半導体区域(143)が上記ボディ区域(14)に隣接している、パワーIGBT。」

(イ) 相違点
・相違点1
本願補正発明のパワーIGBTは、「半導体基板」を備え、「上記半導体基板は、第1の伝導型のエミッタ区域と、該エミッタ区域に隣接する第2の伝導型のドリフト区域と、を有」するものであるのに対し、引用発明1の伝導度変調型たて型MOSFETは、「N^(-)ドレイン領域3の裏面側にN^(+)バッファ領域2を通してP^(+)アノード領域1が付加され」るものの、「半導体基板」を備えるのか不明であり、且つ、「上記半導体基板は、第1の伝導型のエミッタ区域(P^(+)アノード領域1)と、該エミッタ区域に隣接する第2の伝導型のドリフト区域(N^(-)ドレイン領域3)と、を有」するものであることが特定されていない点。

・相違点2
本願補正発明は、「上記エミッタ区域は、上記第1のセルアレイ部分(101)の領域内に第1のエミッタ部分(111)のみを有し、かつ、上記第2のセルアレイ部分(102)の領域内に存在していない」ことを特定しているのに対し、引用発明1は、その点について特定されていない点。

(8) 相違点の検討
ア 相違点1について
引用文献3の「このP^(+)型シリコン基板100上に比較的低抵抗のN^(+)型半導体バッファ層101を5?30μm程度の厚さにエピタキシャル成長させる(図18(b))。このN^(+)型半導体バッファ層101上に比較的高抵抗のN-型半導体層102をエピタキシャル成長させる(図18(c))。このようにして、IGBT基板を得ることができる。」(【0004】、上記(5)イ参照。)との記載にみられるように、P^(+)型シリコン基板100、N^(+)型半導体バッファ層、N^(-)型半導体層102を有するIGBT基板を用いることは、当該技術分野では慣用手段であり、引用発明1においても、P^(+)アノード領域、N^(+)バッファ領域2、N^(-)ドレイン領域3をIGBT基板として形成することは当業者が普通に行い得るものである。
そして、引用発明1において、パンチスルーの防止及び正孔注入量の制御のためのN^(+)バッファ領域2を設けるか否かは必要に応じて当業者が適宜選択しうることであり、また、上記(6)ウより「N型ドリフト層とP型コレクタ層とが隣接しているノンパンチスルー型のIGBT」は、原出願の優先権主張の日前の周知技術であるから、引用発明1において、N^(+)バッファ領域2を設けず、P^(+)アノード領域及びN^(-)ドレイン領域3を隣接させることは当業者が適宜成し得る程度のことである。
そうすると、引用発明1において、「半導体基板」を備え、「半導体基板は、P^(+)アノード領域とP^(+)アノード領域に隣接するN^(-)ドレイン領域3とを有」する構成(相違点1に係る構成)を得ることは当業者が普通に行い得るものといえる。

イ 相違点2について
上記(4)イ及び(5)イより、引用文献2及び3には、それぞれ、「ガードリング部が設けられた領域の直下では、ガードリング部が設けられた領域の直下以外の領域の第2導電型コレクタ層20よりも不純物濃度を小さくした第2導電型のコレクタ層(P^(+)型半導体層)21を備えることで、ガードリング直下で大量の正孔が注入されることに伴う電流集中を緩和し、ラッチアップの発生を防ぐ絶縁ゲート型バイポーラトランジスタ(IGBT)」(引用発明2)、及び、「ガードリング部の直下ではコレクタ層の代わりに絶縁層21を備えることにより、ガードリング直下で大量の正孔が注入されることに伴う電流集中の緩和とラッチアップの発生を防ぐ絶縁ゲート型バイポーラトランジスタ(IGBT)」(引用発明3)が記載されていると認められる。
そして、引用発明1は、「伝導度変調型たて型MOSFET」において、「上記ゲートパッド部21及び上記周端部のセル23aにはソース領域が形成されておらず、ソース領域が形成されている場合より伝導度変調を生じている領域3cが少なくなり、電流集中による破壊とラッチアップによる破壊を防ぐ」ものであるところ、電流集中やラッチアップによる素子の破壊は、ゲートパッド部21及び周端部のセル23aにおける、N^(+)バッファ領域2の下のP^(+)アノード領域1からの大量の正孔の注入により発生すると認められる。
そうすると、引用発明1において、電流集中やラッチアップによる素子の破壊をより防止するために、ゲートパッド部21及び周端部のセル23aにおいて、他の領域よりもP^(+)アノード領域1の不純物濃度を小さくする構成や、P^(+)アノード領域1に代えて絶縁層を設ける構成を採用して、大量の正孔が注入されないようにすることは、引用発明2及び3に基づいて当業者が容易に成し得ることである。そして、ゲートパッド部21及び周端部のセル23aにおいて、P^(+)アノード領域1の代わりに絶縁層を設けると、アノードとして機能しなくなること、すなわち、P^(+)アノード領域1が存在しないものとすることになることは当然である。
したがって、相違点2に係る構成は、引用発明1、並びに、引用発明2及び3に接した当業者が容易になし得たことである。

(9) まとめ
本願補正発明は、引用発明1、引用発明2及び3に基づいて当業者が容易に発明をすることができたものである。
そして、本願補正発明の効果も、引用発明1、並びに、引用発明2及び3から当業者が容易に予測し得たものと認められる。
したがって、本願補正後の請求項1に係る発明(本願補正発明)は、引用文献に記載の発明(引用発明1)、並びに、引用文献2及び3に記載の発明(引用発明2及び3)に基づいて、当業者が容易に発明をすることができたものであり、特許法第29条第2項の規定により、特許出願の際に独立して特許を受けることができない。

5 むすび
以上のとおり、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明の容易想到性について
1 本願発明について
平成27年4月1日に提出された手続補正書による手続補正は前記のとおり却下された。そして、平成26年4月14日付けの手続補正書の特許請求の範囲の請求項1に係る発明(以下、「本願発明」という。)は次のとおりであると認める。
「【請求項1】
半導体基板(100)と、セルアレイとを備えるパワーIGBTであって、
上記半導体基板(100)は、第1の伝導型のエミッタ区域(11)と、該エミッタ区域(11)に隣接する第2の伝導型のドリフト区域(12)と、を有し、
上記セルアレイは、多数のトランジスタセル(13)を備え、
上記多数のトランジスタセル(13)は、それぞれ、ソース区域(15)と、該ソース区域(15)と上記ドリフト区域との間に配置されるボディ区域(14)と、上記ソース区域(15)および上記ボディ区域(14)から絶縁されるように配置されるゲート電極(16)と、を有し、
上記ソース区域(15)と上記ボディ区域(14)とは短絡されており、
上記セルアレイは、第1のセル密度を有する第1のセルアレイ部分(101)と、第2のセル密度を有する第2のセルアレイ部分(102)と、を有し、
上記第2のセルアレイ部分(102)はゲートパッド(24)またはゲートリード(22)の下に配置されており、かつ、上記第2のセルアレイ部分(102)はトランジスタセルを含んでおらず、
上記第2のセルアレイ部分(102)内において、上記ドリフト区域(12)に対して相補的にドープされた半導体区域(143)が、上記ドリフト区域(12)の上記エミッタ区域(11)に対向する側の領域内に配置され、上記半導体区域(143)が上記ボディ区域(14)に隣接しており、
上記エミッタ区域は、上記第1のセルアレイ部分(101)の領域内に第1のエミッタ部分(111)のみを有し、かつ、上記第2のセルアレイ部分(102)の領域内に存在していない、パワーIGBT。」

2 引用文献1の記載と引用発明1、引用文献2及び3の記載と引用発明2及び3、並びに、周知例1及び2の記載と周知技術

引用文献1の記載は第2の4(3)アのとおりであり、引用発明1は第2の4(3)イのとおりである。また、引用文献2及び3の記載と引用発明2及び3は、第2の4(4)及び(5)のとおりである。また、周知例1及び2の記載と周知技術は、第2の4(6)のとおりである。

3 本願発明と引用発明1の対比
本願発明は、上記第2で検討した本願補正発明から、「第2のセルアレイ部分(102)」を「ゲートパッド(24)またはゲートリード(22)の1つの下に配置され」ることから、「ゲートパッド(24)またはゲートリード(22)の下に配置され」とし、「ゲートリード(22)の1つの下」という限定事項を省いたものである。
そうすると、上記において検討したとおり、本願補正発明は、引用発明1、引用発明2及び3に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用発明1、並びに、引用発明2及び3に基づいて当業者が容易に発明をすることができたものである。

4 まとめ
本願発明は、引用発明1、並びに、引用文献2及び3に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。

第4 結言
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2016-09-15 
結審通知日 2016-09-20 
審決日 2016-10-03 
出願番号 特願2012-97021(P2012-97021)
審決分類 P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 工藤 一光  
特許庁審判長 飯田 清司
特許庁審判官 河口 雅英
柴山 将隆
発明の名称 高い強度をもつパワーIGBT  
代理人 特許業務法人HARAKENZO WORLD PATENT & TRADEMARK  

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