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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G11C
審判 査定不服 特174条1項 特許、登録しない。 G11C
審判 査定不服 5項独立特許用件 特許、登録しない。 G11C
管理番号 1330704
審判番号 不服2016-6353  
総通号数 213 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-09-29 
種別 拒絶査定不服の審決 
審判請求日 2016-04-28 
確定日 2017-07-27 
事件の表示 特願2014-137695「半導体集積回路装置」拒絶査定不服審判事件〔平成26年11月13日出願公開,特開2014-211941〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 第1.手続の経緯
本願は,平成22年3月31日を出願日とする特願2010-081152号の一部を,特許法第44条第1項の規定により,平成26年7月3日に新たな特許出願としたものであって,
平成26年7月3日付けで審査請求がなされる共に手続補正がなされ,平成27年3月31日付けで審査官により拒絶理由が通知され,これに対して平成27年8月7日付けで意見書が提出されると共に手続補正がなされたが,平成28年1月20日付けで審査官により拒絶査定(謄本送達;平成28年1月25日)がなされ,これに対して平成28年4月28日付けで審判請求がなされると共に手続補正がなされ,平成28年7月27日付けで審査官により特許法第164条第3項の規定に基づく報告がなされたものである。

第2.平成28年4月28日付けの手続補正の却下の決定
[補正却下の決定の結論]
平成28年4月28日付け手続補正を却下する。
[理由]
1.補正の内容
平成28年4月28日付けの手続補正(以下,「本件手続補正」という)により,平成27年8月7日付けの手続補正により補正された特許請求の範囲,
「 【請求項1】
入力電圧を昇圧し,出力電圧を出力する昇圧回路と,
前記昇圧回路と接続され,前記昇圧回路から出力される前記出力電圧を検出し,消費電流及び供給電流の変化に応じて複数の異なる電圧を発生させるように前記昇圧回路を制御する検出器と,を有することを特徴とする半導体集積回路装置。
【請求項2】
請求項1に記載の半導体集積回路装置において,
前記検出器は,前記出力電圧から生成され,前記変化に応じて規定される設定電圧と参照電位を比較するコンパレータを有し,該コンパレータの出力信号により前記昇圧回路を制御することを特徴とする半導体集積回路装置。
【請求項3】
請求項1又は2に記載の半導体集積回路装置において,
前記検出器は,前記出力電圧を抵抗分割し,前記変化に応じて規定される異なる設定電圧を生成する設定電圧生成部を有し,該設定電圧生成部は,前記抵抗分割の比率を前記変化に応じて変化させ,前記異なる設定電圧を生成することを特徴とする半導体集積回路装置。
【請求項4】
請求項3に記載の半導体集積回路装置において,
前記昇圧回路は,前記異なる設定電圧に応じて,第1電位の第1昇圧電圧,および,前記第1電位よりも低い第2電位の第2昇圧電圧を選択的に出力することを特徴とする半導体集積回路装置。
【請求項5】
請求項1?3のいずれか1項に記載の半導体集積回路装置において,さらに,
前記昇圧回路の出力電圧が供給される内部電源線に接続され,該昇圧回路の出力電圧が第1電位の第1昇圧電圧から前記第1電位よりも低い第2電位の第2昇圧電圧に切り替わるときに,前記内部電源線から電荷を放電させる放電制御部を有することを特徴とする半導体集積回路装置。
【請求項6】
請求項5に記載の半導体集積回路装置において,
前記放電制御部は,前記第1昇圧電圧から前記第2昇圧電圧に切り替わるタイミングからワンショットパルス信号を生成するディスチャージ制御回路と,
前記ワンショットパルス信号を受け取り,前記内部電源線を接地に接続して放電するディスチャージャーと,を有することを特徴とする半導体集積回路装置。
【請求項7】
請求項1?6のいずれか1項に記載の半導体集積回路装置において,さらに,
前記昇圧回路の出力電圧を使用してデータの書き込みおよび読み出しを行うメモリを有することを特徴とする半導体集積回路装置。
【請求項8】
請求項7に記載の半導体集積回路装置において,
前記メモリは,フラッシュメモリであり,
前記データが書き込まれる場合に,前記フラッシュメモリにおけるメモリセルのドレインに第1電位の第1昇圧電圧が印加され,
前記データが読み出される場合に,前記メモリセルのゲートに前記第1電位よりも低い第2電位の第2昇圧電圧が印加されることを特徴とする半導体集積回路装置。
【請求項9】
請求項8に記載の半導体集積回路装置において,
前記フラッシュメモリは,複数の前記メモリセルがマトリクス状に配置されたメモリセルアレイと,複数のワード線を介してロウ方向に纏められた前記メモリセルのゲートに接続されるXデコーダと,複数のビット線を介してカラム方向に纏められた前記メモリセルのドレインに接続されるYデコーダと,を有し,
前記第1昇圧電圧は,第1スイッチ回路を介して前記Xデコーダに印加され,
前記第2昇圧電圧は,第2スイッチ回路を介して前記Yデコーダに印加されることを特徴とする半導体集積回路装置。」(以下,上記引用の請求項各項を「補正前の請求項」という)は,

「【請求項1】
入力電圧を昇圧し,出力電圧を出力する昇圧回路と,
前記昇圧回路と接続され,前記昇圧回路から出力される前記出力電圧を検出し,消費電流及び供給電流の変化に応じて複数の異なる電圧を発生させるように前記昇圧回路を制御する検出器と,を有し,
前記昇圧回路は,該昇圧回路の前記出力電圧が第1電位の第1昇圧電圧から前記第1電位よりも低い第2電位の第2昇圧電圧に切り替わる期間において,前記出力電圧が前記第1昇圧電圧であることを示す信号を出力することを特徴とする半導体集積回路装置。
【請求項2】
請求項1に記載の半導体集積回路装置において,
前記検出器は,前記出力電圧から生成され,前記変化に応じて規定される設定電圧と参照電位を比較するコンパレータを有し,該コンパレータの出力信号により前記昇圧回路を制御することを特徴とする半導体集積回路装置。
【請求項3】
請求項1又は2に記載の半導体集積回路装置において,
前記検出器は,前記出力電圧を抵抗分割し,前記変化に応じて規定される異なる設定電圧を生成する設定電圧生成部を有し,該設定電圧生成部は,前記抵抗分割の比率を前記変化に応じて変化させ,前記異なる設定電圧を生成することを特徴とする半導体集積回路装置。
【請求項4】
請求項3に記載の半導体集積回路装置において,
前記昇圧回路は,前記異なる設定電圧に応じて,前記第1昇圧電圧,および,前記第2昇圧電圧を選択的に出力することを特徴とする半導体集積回路装置。
【請求項5】
請求項1?3のいずれか1項に記載の半導体集積回路装置において,さらに,
前記昇圧回路の出力電圧が供給される内部電源線に接続され,該昇圧回路の出力電圧が前記第1昇圧電圧から前記第2昇圧電圧に切り替わるときに,前記内部電源線から電荷を放電させる放電制御部を有することを特徴とする半導体集積回路装置。
【請求項6】
請求項5に記載の半導体集積回路装置において,
前記放電制御部は,前記第1昇圧電圧から前記第2昇圧電圧に切り替わるタイミングからワンショットパルス信号を生成するディスチャージ制御回路と,
前記ワンショットパルス信号を受け取り,前記内部電源線を接地に接続して放電するディスチャージャーと,を有することを特徴とする半導体集積回路装置。
【請求項7】
請求項1?6のいずれか1項に記載の半導体集積回路装置において,さらに,
前記昇圧回路の出力電圧を使用してデータの書き込みおよび読み出しを行うメモリを有することを特徴とする半導体集積回路装置。
【請求項8】
請求項7に記載の半導体集積回路装置において,
前記メモリは,フラッシュメモリであり,
前記データが書き込まれる場合に,前記フラッシュメモリにおけるメモリセルのドレインに前記第1昇圧電圧が印加され,
前記データが読み出される場合に,前記メモリセルのゲートに前記第2昇圧電圧が印加されることを特徴とする半導体集積回路装置。
【請求項9】
請求項8に記載の半導体集積回路装置において,
前記フラッシュメモリは,複数の前記メモリセルがマトリクス状に配置されたメモリセルアレイと,複数のワード線を介してロウ方向に纏められた前記メモリセルのゲートに接続されるXデコーダと,複数のビット線を介してカラム方向に纏められた前記メモリセルのドレインに接続されるYデコーダと,を有し,
前記第1昇圧電圧は,第1スイッチ回路を介して前記Xデコーダに印加され,
前記第2昇圧電圧は,第2スイッチ回路を介して前記Yデコーダに印加されることを特徴とする半導体集積回路装置。」(下線は審判請求人が付与したものである。以下,上記引用の請求項各項を「補正後の請求項」という。)に補正された。

2 補正事項
(1)補正事項1
補正前の請求項1の「を有することを特徴とする半導体集積回路装置」を,補正後の請求項1の「を有し、前記昇圧回路は,該昇圧回路の前記出力電圧が第1電位の第1昇圧電圧から前記第1電位よりも低い第2電位の第2昇圧電圧に切り替わる期間において,前記出力電圧が前記第1昇圧電圧であることを示す信号を出力することを特徴とする半導体集積回路装置」とする補正。

(2)補正事項2
補正前の請求項4及び請求項5の「第1電位の第1昇圧電圧」,「前記第1電位よりも低い第2電位の第2昇圧電圧」を補正後の請求項4及び5の「前記第1昇圧電圧」,「前記第2昇圧電圧」とそれぞれする補正。

3 新規事項
本件手続補正が,特許法第17条の2第3項の規定を満たすものであるか否か,即ち,本件手続補正が,願書に最初に添付された,明細書,特許請求の範囲,及び,図面(以下,これを「当初明細書等」という)に記載した事項の範囲内でなされたものであるかについて,以下に検討する。

(1)補正の根拠
請求人は平成28年4月28日付け審判請求書において「補正後の請求項1は,補正前の請求項1を,明細書翻訳文の段落0048及び段落0103等,並びに図3及び図13の記載に基づくものである。」と主張している。
しかし,段落0048には「ここで,書込放電期間中は,例えば,フラッシュマクロの外部に対して,書き込み期間であることを示す信号を継続して出力し,読み出し要求があっても読み出しを行わないようにしてもよい。」と記載され,段落0103には「なお,書込放電期間中は,例えば,フラッシュマクロの外部に対して,書き込み期間であることを示す信号を継続して出力し,読み出し要求があっても読み出しを行わないようにしてもよいのは前述した通りである。」と記載され,図3には半導体集積回路の動作を説明するための図として,信号hvactz,プログラム実行信号pgmpowz,放電イネーブル信号disenz,HV昇圧回路1の出力電圧vhが記載され,図13にはディスチャージ制御回路およびディスチャージャーの一例を示す図として,信号pgmpowzが「H」から「L」に変化してから所定のパルス幅を有する信号disenzを出力することが記載されているものの,補正事項1の記載が存在せず,当初明細書等から補正の根拠が不明である。

(2)当審の判断
当初明細書等に記載の内容から,補正事項1が読み取れるかについて,以下に検討する。
請求項1の「入力電圧を昇圧し,出力電圧を出力する昇圧回路」については,当初明細書には「出力電圧vh」を出力することが記載されていることが認められるものの,「出力電圧vh」以外の信号を出力することについて記載も示唆もされていない。また,補正事項1の「出力電圧が前記第1昇圧電圧であることを示す信号」に相当する信号に関し記載も示唆もされていない。例えば「プログラム実行信号pgmpowz」は「書き込み期間であることを示す信号」であるといえるものの,プログラム実行信号pgmpowzが「H」から「L」に変化して信号disenzを出力して放電させることから「出力電圧が前記第1昇圧電圧であることを示す信号」とはいえない。
すなわち,補正事項1は,当初明細書等に記載も示唆もされておらず,
本件補正発明は,当初明細書等の記載の範囲内においてなされたものではない。

(3)新規事項のむすび
したがって,本件手続補正は,特許法第17条の2第3項の規定に違反するので,同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

4 目的要件
上記「3 新規事項」において検討したとおり,本件手続補正は,特許法第17条の2第3項の規定に違反するので,同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものであるが,
仮に,本件手続補正が,当初明細書等の範囲内でなされたものであるとして,
本件手続補正が,特許法第17条の2第5項の規定を満たすものであるか否か,即ち,本件手続補正が,特許法第17条の2第5項に規定する請求項の削除,特許請求の範囲の減縮(特許法第36条第5項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであって,その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る),誤記の訂正,或いは,明りょうでない記載の釈明(拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る)の何れかを目的としたものであるかについて,以下に検討する。

(1)補正事項1について
補正事項1は,補正前の請求項1の特定事項である「入力電圧を昇圧し,出力電圧を出力する昇圧回路」に対して,「前記昇圧回路は,該昇圧回路の前記出力電圧が第1電位の第1昇圧電圧から前記第1電位よりも低い第2電位の第2昇圧電圧に切り替わる期間において,前記出力電圧が前記第1昇圧電圧であることを示す信号を出力する」という限定事項を追加するものといえる。
そうすると,補正事項1の目的要件は,特許請求の範囲の減縮(特許法第36条第5項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであって,その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る)(以下,「限定的減縮」という)に該当する。

(2)補正事項2について
補正事項2は,補正後の請求項1に「第1昇圧電圧」「第2昇圧電圧」の文言が追加されたことに対して,補正後の請求項3及び5に「前記第1昇圧電圧」「前記第2昇圧電圧」とするものであり,実質的な意味に変更は無いものである。
そうすると,補正事項2の目的要件は,「明瞭でない記載の釈明」に該当する。

(3)目的要件むすび
本件手続補正は,特許法第17条の2第5項の規定を満たしている。

5 独立特許要件
(1)上記「3 新規事項」において検討したとおり,本件手続補正は,特許法第17条の2第3項の規定に違反するので,同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものであるが,
仮に本件手続補正が,当初明細書等の記載の範囲内でなされたものであるとすると,上記「4 目的要件」において検討したとおり,本件手続補正は,特許法第17条の2第5項の規定する「限定的減縮」を目的とする補正事項1を含むものであるので,
仮に,本件手続補正が,当初明細書等の記載の範囲内でなされたものとして,
本件手続補正が,特許法第17条の2第6項において準用する同法第126条第7項の規定を満たすものであるか否か,即ち,補正後の請求項に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か,以下に検討する。

(2)補正後の請求項1に係る発明
補正後の請求項1に係る発明(以下,これを「本件補正発明」という)は,上記「1 補正の内容」において,補正後の請求項1として引用した,次の記載内容によって特定されるものである。

「入力電圧を昇圧し,出力電圧を出力する昇圧回路と,
前記昇圧回路と接続され,前記昇圧回路から出力される前記出力電圧を検出し,消費電流及び供給電流の変化に応じて複数の異なる電圧を発生させるように前記昇圧回路を制御する検出器と,を有し,
前記昇圧回路は,該昇圧回路の前記出力電圧が第1電位の第1昇圧電圧から前記第1電位よりも低い第2電位の第2昇圧電圧に切り替わる期間において,前記出力電圧が前記第1昇圧電圧であることを示す信号を出力することを特徴とする半導体集積回路装置。」

(3)引用刊行物に記載の事項
(3-1)引用文献1
原審における平成27年3月31日付けの拒絶理由(以下,これを「原審拒絶理由」という)に引用された,本願の原出願の出願前に既に公知である,特開2003-208794号公報(2003年7月25日公開,以下,これを「引用文献1」という)には,関連する図面と共に,次の事項が記載されている。

A 「【0019】A.不揮発性半導体記憶装置の構成概要:図1は,本発明の一実施の形態に係る不揮発性半導体記憶装置の全体構成を示す概略ブロック図である。この不揮発性半導体記憶装置10は,概略,メモリセルアレイ12と,プリデコーダ14と,行デコーダ16と,列デコーダ18と,列選択回路20と,I/O回路22と,コントロールロジック24と,電圧発生回路26とを備えている。なお,この不揮発性半導体記憶装置は,さらに,図示しないアドレスバッファ,入出力バッファ,コントロールバッファ,センスアンプ等の種々の回路を備えているが,本発明の実施の形態を説明するために,特に必要ではないため,省略する。
(中略)
【0023】電圧発生回路26は,コントロールロジック24に制御されて,メモリセルアレイ12に与えられる複数種類の電圧を発生するものである。」

B 「【0062】図9は,電圧発生回路26の具体的な構成を示すブロック図である。電圧発生回路26は,昇圧回路260と制御電圧発生回路262とを備えている。
【0063】制御電圧発生回路262は,昇圧回路260から出力される出力電圧HVを利用して,各動作モードにおいて必要な複数種類の電圧を生成する。制御電圧発生回路262は,種々の一般的なレギュレータ回路により構成される。
【0064】昇圧回路260は,電源電圧Vddから昇圧電圧HVを生成する。具体的には,図3に示すように,読み出し(リード)モード時(Read)に要求される最高電圧は4.5Vであり,書き込み(プログラム)モード時(Program)及び消去(イレース)モード時(Erase)に要求される最高電圧は8Vである。このため,昇圧回路260では,書き込みモード時および消去モード時において,高電圧の出力電圧HV[high]として8.0Vを生成し,読み出しモード時において,低電圧の出力電圧HV[low]として5.0Vを生成する。
【0065】C1.昇圧回路の構成および電圧発生動作:図10は,昇圧回路260の具体的な構成を示す説明図である。この昇圧回路260は,発振回路300と,チャージポンプ回路310と,レベルセンサ320と,ディスチャージ回路340とを備えている。
【0066】この昇圧回路260は,1つの電源電圧Vddから複数種類の電圧を発生する。本実施の形態において,昇圧回路260は,例えば,1.8Vの電源電圧Vddを昇圧して,メモリセルアレイの動作状態によって,スタンバイモード時およびリード(読み出し)モード時には5.0V,プログラム(書き込み)モード時およびイレース(消去)モード時には8.0Vの出力電圧HVを発生する。なお,スタンバイモードとは,リード,プログラム,イレースのいずれのアクセスも行わない待機の状態を意味しているが,本説明しておいは,特に必要ではないため,詳細な説明は省略する。
【0067】チャージポンプ回路310は,発振回路300から供給されるクロックOSCKに基づいて動作し,電源電圧Vddを昇圧した出力電圧HVを出力する。チャージポンプ回路310の出力端と基準電位点(GND)との間には,プールキャパシタChvが設けられている。プールキャパシタChvは,チャージポンプ回路310の出力電圧HVをプールするようになっている。
【0068】レベルセンサ320は,コントロールロジック24から供給されるリード信号RDMと,スタンバイ信号STMと,プログラム信号PGMと,イレース信号ERSとに基づいて,チャージポンプ回路310の出力電圧HVの電圧が,スタンバイ時およびリード時には比較的低い電圧である5.0Vより高いか低いか,プログラム時およびイレース時には比較的高い電圧である8.0Vより高いか低いかを検出し,その検出信号CPOを,発振回路300のイネーブル信号ENBとしてフィードバックする。
【0069】発振回路300は,レベルセンサ320からイネーブル信号ENBとして供給されるレベル検出出力CPOに応じて,チャージポンプ回路310に供給するクロック信号OSCKを出力する。例えば,スタンバイモード時およびリードモード時において,出力電圧HVが5.0Vより高い場合には,イネーブル信号ENBとしての検出出力CPOは非アクティブ(本例ではロウレベル)となり,発振回路300の発振動作が停止される。一方,出力電圧HVが5.0Vよりも低い場合には,検出出力CPOはアクティブ(本例ではハイレベル)となり,発振回路300の発振動作が開始される。プログラム時およびイレース時においても,同様に,出力電圧HVが8.0Vより高い場合には,検出出力CPOが非アクティブ(本例ではロウレベル)となって発振回路300の発振動作が停止され,出力電圧HVが8.0Vよりも低い場合には,検出出力CPOがアクティブ(本例ではハイレベル)となって発振回路300の発振動作が開始される。
【0070】レベルセンサ320は,コンパレータ322を有している。コンパレータ322の負入力端子(-)には,基準電圧Vrfが入力されている。一方,コンパレータ322の正入力端子(+)には,出力電圧HVを分圧した検出電圧HVrfが入力されている。
【0071】検出電圧HVrfは,第1の抵抗324と,第2の抵抗326およびこれに直列に接続された第1のトランジスタ330とで構成された第1の分圧回路,または,第1の抵抗324と,第3の抵抗328およびこれに直列に接続された第2のトランジスタ332とで構成された第2の分圧回路によって出力電圧HVを分圧した電圧である。」

C 「【0077】上記(1),(2)式からわかるように,第1ないし第3の抵抗324,326,328の抵抗値R1,Rr,Rpを調整することにより,第1のトランジスタ330をオンするときの低電圧の出力電圧HV[low]と,第2のトランジスタ332をオンするときの高電圧の出力電圧HV[high]を,独立して設定することができる。本例では,図3に示す電圧設定条件より,リードモード時,スタンバイモード時には,第1のトランジスタ330をオンとして,低電圧の出力電圧HV[low]が5.0Vとなるように設定している。また,プログラムモード時,イレースモード時には,第2のトランジスタ332をオンとして,高電圧の出力電圧HV[high]が8.0Vとなるように設定している。
【0078】以上のように,昇圧回路260は,レベルセンサ320によって検出される出力電圧HVの電圧レベルに応じて,発振回路300の発振動作が制御されて,チャージポンプ回路310の動作が制御される。これにより,チャージポンプ回路310の出力電圧HVが,スタンバイモード時およびリードモード時に対応する低電圧の出力電圧HV[low]として5.0V,プログラムモード時およびイレースモード時に対応する高電圧の出力電圧HV[high]として8.0Vとなるように動作する。
【0079】C2.電圧切替:プログラムモードまたはイレースモードの動作が終了して,リードモードの動作に復帰する場合には,出力電圧HVは8.0Vの高電圧の出力電圧HV[high]から5.0Vの低電圧の出力電圧HV[low]に切り替えられる。
【0080】ここで,出力電圧HVの配線上には,プールキャパシタChvのほか配線上の寄生のキャパシタ等が存在するため,高電圧の出力電圧HV[high]の発生状態を低電圧の出力電圧HV[low]の発生状態に復帰させるためには,これらのキャパシタに蓄積された電荷をディスチャージさせる必要がある。回路内の自然放電(たとえば,出力電圧HVの配線に接続されているトランジスタのリーク電流)と,第1ないし第3の抵抗324,326,328による分圧回路を介して流れるディスチャージ電流とは,流れる電流量が小さく,リード可能となるまでに要する時間(リカバリ期間)が比較的長くなるため,極力このリカバリ期間を短くすることが望まれている。
【0081】そこで,昇圧回路260では,このような切替動作時において,ディスチャージ回路340を動作させて,高電圧の出力電圧HV[high]の発生状態における電荷を強制的にディスチャージさせて低電圧の出力電圧HV[low]の発生状態に高速に復帰させている。
【0082】ディスチャージ回路340は,図10に示すように,コントロールロジック24から供給されるディスチャージ信号DSC(リカバリ信号REC)の極性反転信号DSC*(以下,単に「ディスチャージ信号」と呼ぶ)がアクティブ期間(本例では,ロウレベル)において,オンとなるスイッチとしてのトランジスタ344と,ディスチャージ電流Idscの電流値を決定する負荷としてのトランジスタ346と,反転極性のディスチャージ信号DSC*の信号レベルをトランジスタ344のゲート入力として適切な信号レベルに変換するレベル変換回路342とで構成されている。」

D 「【0083】図11は,出力電圧HVの切替動作を示すタイミングチャートである。図11(a)は,チャージポンプ回路310の出力電圧HVを示している。図11(b)に示すようにプログラム信号PGMがアクティブ(本例では,ハイレベル)の間,レベルセンサ320の第2のトランジスタ332がオンとなって,出力電圧HVが高電圧の出力電圧HV[high]として8.0Vとなるように動作する。このとき,図11(e)に示すようにレベルセンサ320の検出出力CPOは,出力電圧HVのレベル変化に応じて,アクティブ(ハイレベル)あるいは非アクティブ(ロウレベル)に変化する。
【0084】プログラム信号PGMが非アクティブ(ロウレベル)となってプログラムモードが終了すると,図11(d)に示すように,リカバリ期間を示すリカバリ信号RECがアクティブ(本例では,ハイレベル)となる。なお,リカバリ信号RECは,ディスチャージ信号DSCと実質的に等価な信号である。
(中略)
【0087】出力電圧HVが低電圧の出力電圧HV[low]である5.0Vを下回ると,レベルセンサ320の検出出力CPOがアクティブ(ハイレベル)に変化し,リカバリエンド信号RECENDが図11(f)に示すように,アクティブ(ハイレベル)に変化し,これに応じてリカバリ信号RECが非アクティブ(ロウレベル)となってリカバリ期間が終了する。リカバリ信号RECが非アクティブとなってリカバリ期間が終了すると,これに応じて反転極性のディスチャージ信号DSC*も非アクティブ(ハイレベル)となって,ディスチャージ回路340の動作が停止し,ディスチャージ動作が終了する。なお,リカバリ信号RECが非アクティブ(ロウレベル)に変化すると,これに応じてリカバリエンド信号RECENDも非アクティブ(ロウレベル)となる。リカバリ期間(リカバリ信号RECがアクティブな期間)が終了して出力電圧HVの蓄積電荷のディスチャージ動作が終了すると,昇圧回路260は,出力電圧HVが低電圧の出力電圧HV[low]である5.0Vとなるように通常の動作を開始する。」

E


(3-2)周知文献2
原審における平成28年1月20日付け拒絶査定に周知技術を示す文献として引用され,本願の原出願の出願前に,当業者には既に公知である,特開2009-146467号公報(2009年7月2日公開,以下,これを「周知文献2」という)には,関連する図面と共に,次の事項が記載されている。

F 「【0019】
図3に,第1の実施形態に係るNAND型フラッシュメモリの内部電圧発生回路8の構成を示す。内部電圧発生回路8は,昇圧回路11と電圧検出回路(電圧リミッタ)12を有している。
【0020】
昇圧回路11は,複数の転送段を有する周知のチャージポンプ回路により構成されている。
【0021】
電圧検出回路12は,昇圧回路11の出力電圧Vprgを分圧する第1,第2及び第3の抵抗R1,R2及びR3の直列回路と,この直列回路の分圧点を選択するスイッチ素子SW1及びSW2で構成された抵抗分圧回路12aと,その分圧した第1及び第2のモニタ電圧Vmon1及びVmon2のいずれか一方と参照電圧Vrefとを比較する比較増幅器12bを有する。第2の抵抗R2と第3の抵抗R3の接続点に現れる第1のモニタ電圧Vmon1は,スイッチ素子SW1を介して比較増幅器12bの負入力端子に入力される。第1の抵抗R1および第2の抵抗R2の接続点に現れる第2のモニタ電圧Vmon2は,スイッチ素子SW2を介して比較増幅器12bに入力される。スイッチ素子SW1は,書き込み動作時に活性化されるスイッチ素子制御信号SWprgによってオンオフ制御される。スイッチ素子SW2は,書き込みベリファイ動作時に活性化されるスイッチ素子制御信号SWprgnによってオンオフ制御される。
【0022】
比較増幅器12bは,入力されたモニタ電圧Vmon1又はVmon2が参照電圧Vrefよりも小さいときにANDゲート12cをアクティブにする。ANDゲート12cは,アクティブの期間中,クロック信号CLKを昇圧回路11に出力する。
【0023】
昇圧回路11は,入力されたクロック信号CLKによって昇圧動作を行い,昇圧された出力電圧Vprgを出力する。昇圧回路11での昇圧動作は,モニタ電圧Vmon1又はVmon2が参照電圧Vrefを上回るまで続行される。」

(3-3)周知文献3
本願の原出願の出願前に,当業者には既に公知である,特開2002-133878号公報(2002年5月10日公開,以下,これを「周知文献3」という)には,関連する図面と共に,次の事項が記載されている。

G 「【0080】次に,図8(A),(B)の回路および図9の書込みパルス発生回路34の動作を,図10のタイミングチャートを用いて説明する。
【0081】先ず,制御レジスタCRGの書換え許可ビットSWEがセットされると,このビットに基づく信号SWE’によりスイッチMOSFET Qs1がオンされて比較回路CMP1による比較の準備が行なわれる。また,書込みしたいセクタアドレス及びデータが書込みラッチに転送される(タイミングt1)。続いて,書込み期間ビットPがセットされると,ANDゲートG1が開かれてクロックφがチャージポンプCP1に供給されて昇圧動作を開始する(タイミングt2)。そして,チャージポンプCP1の出力電圧が目標値の10Vに達すると,比較回路CMP1の出力がロウレベルに変化して,チャージポンプCP1の昇圧動作が停止されるとともに,フリップフロップFF1の出力VCCXHVがハイレベルに変化する(タイミングt6)。
【0082】同様に,ドレインに印加される電圧VCCWを発生する回路や副ビット線選択用のスイッチZ-SWの制御ゲートに印加される電圧VCCZを発生する回路および非選択ワード線に印加される負電圧VSSXを発生する図8(B)の回路においても,タイミングt2で昇圧開始ビットPがセットされると各々のチャージポンプが昇圧動作を開始し,チャージポンプの出力電圧が目標値に達すると,それぞれのタイミングt3,t4,t5でチャージポンプの昇圧動作が停止されるとともに,各々出力VCCWHV,VCCZHV,VSSXHVがハイレベルに変化する。
【0083】そして,すべての検知信号がハイレベルに変化したタイミングt6で,書込みパルス発生回路34に対するイネーブル信号EPOKNがハイレベルに変化され,書込みパルスの生成が開始される。その後,1セクタ内の全ビットに対する書込みが終了すると,書込みラッチ制御回路12から出力される書込み終了信号EPENDを受けて,フリップフロップFF3(図9参照)の出力である放電開始信号VRESETがハイレベルに変化する(タイミングt7)。これによって,図8(A),(B)の放電用スイッチMOSFET Qd1,Qd2がオンされてチャージポンプの出力の放電が行なわれ,昇圧電圧が徐々に下がって所定のレベルに到達したことが比較回路CM2,CMP12により検知されると,フリップフロップFF1,FF2の出力VCCXHV,VSSXHV等がロウレベルに変化される。
【0084】そして,すべての検知信号VCCXHV,VCCWHV,VCCZHV,VSSXHVがロウレベルに変化したタイミングt8で,それらの論理和をとるNORゲートG12の出力によってフリップフロップFF3の出力(放電開始信号)VRESETがロウレベルに変化されて,書込みが終了する。その後,放電開始信号VRESETを入力とするワンショットパルス発生回路OPGとフリップフロップFF4とからなるフラグセット信号生成回路36が,フラグセットパルスFLAGSETを出力し,これによって,制御レジスタCRG内の書込み消去終了フラグFLAGがセットされる。」

(4)引用文献1に記載の発明
ア 上記Aには「この不揮発性半導体記憶装置10は,概略,メモリセルアレイ12と,(中略)電圧発生回路26とを備えている(中略)電圧発生回路26は,コントロールロジック24に制御されて,メモリセルアレイ12に与えられる複数種類の電圧を発生するものである」と記載されいることから,引用文献1には,「メモリセルアレイに与える複数種類の電圧を発生させる電圧発生回路26を備える不揮発性半導体記憶装置10」が記載されているといえる。

イ 上記Bには「電圧発生回路26は,昇圧回路260と制御電圧発生回路262とを備えている」と記載されていることから,引用文献1には「昇圧回路260と制御電圧発生回路262とを備える電圧発生回路26」が記載されているといえる。

ウ 上記Bには「昇圧回路260は,電源電圧Vddから昇圧電圧HVを生成する。(中略)昇圧回路260では,書き込みモード時および消去モード時において,高電圧の出力電圧HV[high]として8.0Vを生成し,読み出しモード時において,低電圧の出力電圧HV[low]として5.0Vを生成する。」と記載されていることから,引用文献1には「書き込みモード時および消去モード時において,高電圧の出力電圧HVを生成し,読み出しモード時において,低電圧の出力電圧HVを生成する昇圧回路260」が記載されているといえる。

エ 上記Bには「図10は,昇圧回路260の具体的な構成を示す説明図である。この昇圧回路260は,発振回路300と,チャージポンプ回路310と,レベルセンサ320と,ディスチャージ回路340とを備えている」と記載されていることから,引用文献1には「発振回路300と,チャージポンプ回路310と,レベルセンサ320と,ディスチャージ回路340とを備える昇圧回路260」が記載されているといえる。

オ 上記Bには「チャージポンプ回路310は,発振回路300から供給されるクロックOSCKに基づいて動作し,電源電圧Vddを昇圧した出力電圧HVを出力する」と記載されていることから,引用文献1には「発振回路300から供給されるクロック信号OSCKに基づいて動作し,電源電圧Vddを昇圧した出力電圧HVを出力するチャージポンプ回路310」が記載されているといえる。

カ 上記Bには「レベルセンサ320は(中略)チャージポンプ回路310の出力電圧HVの電圧が,スタンバイ時およびリード時には比較的低い電圧である5.0Vより高いか低いか,プログラム時およびイレース時には比較的高い電圧である8.0Vより高いか低いかを検出し,その検出信号CPOを,発振回路300のイネーブル信号ENBとしてフィードバックする」と記載されていることから,引用文献1の「レベルセンサ320」は「チャージポンプ回路310からの出力電圧HV」を検出しているといえ,同じく上記Bには「レベルセンサ320は,コンパレータ322を有している。コンパレータ322の負入力端子(-)には,基準電圧Vrfが入力されている。一方,コンパレータ322の正入力端子(+)には,出力電圧HVを分圧した検出電圧HVrfが入力されている」と記載されていることから,引用文献1には「出力電圧HVを分圧した検出電圧HVrfと基準電圧Vrfとをコンパレータで比較」しているといえることから,引用文献1には「チャージポンプ回路310からの前記出力電圧HVを分圧した検出電圧HVrfと基準電圧Vrfとをコンパレータで比較」する「レベルセンサ320」が記載されているといえる。

キ 上記Bには「レベルセンサ320は(中略)チャージポンプ回路310の出力電圧HVの電圧が,スタンバイ時およびリード時には比較的低い電圧である5.0Vより高いか低いか,プログラム時およびイレース時には比較的高い電圧である8.0Vより高いか低いかを検出し,その検出信号CPOを,発振回路300のイネーブル信号ENBとしてフィードバックする(中略)発振回路300は,レベルセンサ320からイネーブル信号ENBとして供給されるレベル検出出力CPOに応じて,チャージポンプ回路310に供給するクロック信号OSCKを出力する。(中略)出力電圧HVが8.0Vより高い場合には,検出出力CPOが非アクティブ(本例ではロウレベル)となって発振回路300の発振動作が停止され,出力電圧HVが8.0Vよりも低い場合には,検出出力CPOがアクティブ(本例ではハイレベル)となって発振回路300の発振動作が開始される」と記載されていることから,引用文献1には「前記出力電圧HVが高い場合は,イネーブル信号ENBとしての検出出力CPOを非アクティブとし,前記出力電圧HVが低い場合は,検出出力CPOをアクティブ」とする「レベルセンサ320」が記載されているといえる。

ク 上記Bには「検出電圧HVrfは,第1の抵抗324と,第2の抵抗326およびこれに直列に接続された第1のトランジスタ330とで構成された第1の分圧回路」と記載され,同じく上記Cには「図3に示す電圧設定条件より,リードモード時,スタンバイモード時には,第1のトランジスタ330をオンとして,低電圧の出力電圧HV[low]が5.0Vとなるように設定している」と記載されていることから,引用文献1には「スタンバイ時またはリード時において,第1の抵抗324と,第2の抵抗326およびこれに直列に接続された第1のトランジスタ330とで構成された第1の分圧回路で分圧した電圧を前記検出電圧HVrf」とする「レベルセンサ320」が記載されているといえる。

ケ 上記Bには「第1の抵抗324と,第3の抵抗328およびこれに直列に接続された第2のトランジスタ332とで構成された第2の分圧回路によって出力電圧HVを分圧した電圧である」と記載され,同じく上記Cには「プログラムモード時,イレースモード時には,第2のトランジスタ332をオンとして,高電圧の出力電圧HV[high]が8.0Vとなるように設定している」と記載されていることから,引用文献1には「プログラム時およびイレース時において,第1の抵抗324と,第3の抵抗328およびこれに直列に接続された第2のトランジスタ332とで構成された第2の分圧回路で分圧した電圧を前記検出電圧HVrf」とする「レベルセンサ320」が記載されているといえる。

コ 上記Bには「発振回路300は,レベルセンサ320からイネーブル信号ENBとして供給されるレベル検出出力CPOに応じて,チャージポンプ回路310に供給するクロック信号OSCKを出力する。(中略)出力電圧HVが8.0Vより高い場合には,検出出力CPOが非アクティブ(本例ではロウレベル)となって発振回路300の発振動作が停止され,出力電圧HVが8.0Vよりも低い場合には,検出出力CPOがアクティブ(本例ではハイレベル)となって発振回路300の発振動作が開始される。」と記載されていることから,引用文献1には「レベルセンサ320からイネーブル信号ENBとして供給されるレベル検出出力CPOに応じて,チャージポンプ回路310に供給するクロック信号OSCKを出力し,検出出力CPOが非アクティブで発振動作を停止し,検出出力CPOがアクティブで発振動作を開始する発振回路300」が記載されているといえる。

サ 上記Cには「プログラムモードまたはイレースモードの動作が終了して,リードモードの動作に復帰する場合には,出力電圧HVは8.0Vの高電圧の出力電圧HV[high]から5.0Vの低電圧の出力電圧HV[low]に切り替えられる」と記載され,同じく上記Cには「ディスチャージ回路340は,図10に示すように,コントロールロジック24から供給されるディスチャージ信号DSC(リカバリ信号REC)の極性反転信号DSC*(以下,単に「ディスチャージ信号」と呼ぶ)がアクティブ期間(本例では,ロウレベル)において,オンとなるスイッチとしてのトランジスタ344と,ディスチャージ電流Idscの電流値を決定する負荷としてのトランジスタ346と,反転極性のディスチャージ信号DSC*の信号レベルをトランジスタ344のゲート入力として適切な信号レベルに変換するレベル変換回路342とで構成されている」と記載され,上記Dには「プログラム信号PGMが非アクティブ(ロウレベル)となってプログラムモードが終了すると,図11(d)に示すように,リカバリ期間を示すリカバリ信号RECがアクティブ(本例では,ハイレベル)となる」と記載されていることから,引用文献1には「プログラム動作が終了すると,ディスチャージ信号がアクティブになり,高電圧の出力電圧を低電圧の出力電圧になるまでディスチャージ動作を実行するディスチャージ回路340」が記載されているといえる。

シ 上記Dには「リカバリ信号RECが非アクティブとなってリカバリ期間が終了すると,これに応じて反転極性のディスチャージ信号DSC*も非アクティブ(ハイレベル)となって,ディスチャージ回路340の動作が停止し,ディスチャージ動作が終了する。なお,リカバリ信号RECが非アクティブ(ロウレベル)に変化すると,これに応じてリカバリエンド信号RECENDも非アクティブ(ロウレベル)となる。リカバリ期間(リカバリ信号RECがアクティブな期間)が終了して出力電圧HVの蓄積電荷のディスチャージ動作が終了すると,昇圧回路260は,出力電圧HVが低電圧の出力電圧HV[low]である5.0Vとなるように通常の動作を開始する。」
と記載されていることから,引用文献1には「ディスチャージ動作(リカバリ期間)が終了すると,出力電圧が低電圧となるように通常の動作を開始する昇圧回路260」が記載されているといえる。

ス 以上,上記ア?シにおいて検討した事項から,引用文献1には次の発明(以下,これを「引用発明」という)が記載されているものと認める。

「メモリセルアレイに与える複数種類の電圧を発生させる電圧発生回路26を備える不揮発性半導体記憶装置10であって,
昇圧回路260と制御電圧発生回路262とを備える電圧発生回路26と,
書き込みモード時および消去モード時において,高電圧の出力電圧HVを生成し,読み出しモード時において,低電圧の出力電圧HVを生成する昇圧回路260と,
発振回路300と,チャージポンプ回路310と,レベルセンサ320と,ディスチャージ回路340とを備える昇圧回路260と,
発振回路300から供給されるクロック信号OSCKに基づいて動作し,電源電圧Vddを昇圧した出力電圧HVを出力するチャージポンプ回路310と,
チャージポンプ回路310からの前記出力電圧HVを分圧した検出電圧HVrfと基準電圧Vrfとをコンパレータで比較し,前記出力電圧HVが高い場合は,イネーブル信号ENBとしての検出出力CPOを非アクティブとし,前記出力電圧HVが低い場合は,検出出力CPOをアクティブとし,
スタンバイ時またはリード時において,第1の抵抗324と,第2の抵抗326およびこれに直列に接続された第1のトランジスタ330とで構成された第1の分圧回路で分圧した電圧を前記検出電圧HVrfとし,
プログラム時およびイレース時において,第1の抵抗324と,第3の抵抗328およびこれに直列に接続された第2のトランジスタ332とで構成された第2の分圧回路で分圧した電圧を前記検出電圧HVrfとするレベルセンサ320と,
レベルセンサ320からイネーブル信号ENBとして供給されるレベル検出出力CPOに応じて,チャージポンプ回路310に供給するクロック信号OSCKを出力し,検出出力CPOが非アクティブで発振動作を停止し,検出出力CPOがアクティブで発振動作を開始する発振回路300と,
プログラム動作が終了すると,ディスチャージ信号がアクティブになり,高電圧の出力電圧を低電圧の出力電圧になるまでディスチャージ動作を実行するディスチャージ回路340と,
ディスチャージ動作(リカバリ期間)が終了すると,出力電圧が低電圧となるように通常の動作を開始する昇圧回路260と,
を備える不揮発性半導体装置」

(5)本件補正発明と引用発明との対比
(ア)引用発明の「発振回路300から供給されるクロック信号OSCKに基づいて動作し,電源電圧Vddを昇圧した出力電圧HVを出力するチャージポンプ回路310」と本件補正発明の「入力電圧を昇圧し,出力電圧を出力する昇圧回路」とを対比すると,
引用発明の「電源電圧Vdd」は本件補正発明の「入力電圧」に相当し,引用発明の「出力電圧HV」は本件補正発明の「出力電圧」に相当する。そうすると,引用発明の「電源電圧Vddを昇圧した出力電圧HVを出力するチャージポンプ回路310」は本件補正発明の「入力電圧を昇圧し,出力電圧を出力する昇圧回路」に相当するので,両者に実質的な差異は無い。

(イ)引用発明の「チャージポンプ回路310からの前記出力電圧HVを分圧した検出電圧HVrfと基準電圧Vrfとをコンパレータで比較し,前記出力電圧HVが高い場合は,イネーブル信号ENBとしての検出出力CPOを非アクティブとし,前記出力電圧HVが低い場合は,検出出力CPOをアクティブとし,スタンバイ時またはリード時において,第1の抵抗324と,第2の抵抗326およびこれに直列に接続された第1のトランジスタ330とで構成された第1の分圧回路で分圧した電圧を前記検出電圧HVrfとし,プログラム時およびイレース時において,第1の抵抗324と,第3の抵抗328およびこれに直列に接続された第2のトランジスタ332とで構成された第2の分圧回路で分圧した電圧を前記検出電圧HVrfとするレベルセンサ320」と本件補正発明の「昇圧回路に接続され,前記昇圧回路から出力される前記出力電圧を検出し,消費電流及び供給電流の変化に応じて複数の異なる電圧を発生させるように前記昇圧回路を制御する検出器」とを対比すると,
引用発明の「チャージポンプ回路310からの前記出力電圧HVを分圧した検出電圧HVrfと基準電圧Vrfとをコンパレータで比較し,前記出力電圧HVが高い場合は,イネーブル信号ENBとしての検出出力CPOを非アクティブとし,前記出力電圧HVが低い場合は,検出出力CPOをアクティブと」することは,チャージポンプから出力される出力電圧HVを検出しているといえるので,本件補正発明の「昇圧回路から出力される出力電圧を検出」することに相当し,
引用発明の「スタンバイ時またはリード時において,第1の抵抗324と,第2の抵抗326およびこれに直列に接続された第1のトランジスタ330とで構成された第1の分圧回路で分圧した電圧を前記検出電圧HVrfとし,プログラム時およびイレース時において,第1の抵抗324と,第3の抵抗328およびこれに直列に接続された第2のトランジスタ332とで構成された第2の分圧回路で分圧した電圧を前記検出電圧HVrfとする」ことは,「第1の抵抗324と第2の抵抗326」または「第1の抵抗324と第3の抵抗328」の消費電流および供給電流の変化に応じて「第1の分圧回路」または「第2の分圧回路」の「検出電圧HVrf」を検出しているといえ,「スタンバイ時またはリード時」において「第1の分圧回路」,ま「プログラム時およびイレース時」において「第2の分圧回路」で分圧した電圧を検出電圧HVrfとしているので,複数の異なる電圧を発生させるようにチャージポンプ回路を制御しているといえる。そすると,後記する点で相違するものの,
“前記昇圧回路から出力される前記出力電圧を検出し,消費電流及び供給電流の変化に応じて複数の異なる電圧を発生させるように前記昇圧回路を制御する検出器”という点で一致する。

(ウ)引用発明の「プログラム動作が終了すると,ディスチャージ信号がアクティブになり,高電圧の出力電圧を低電圧の出力電圧になるまでディスチャージ動作を実行するディスチャージ回路340と,ディスチャージ動作(リカバリ期間)が終了すると,出力電圧が低電圧となるように通常の動作を開始する昇圧回路260と」と本件補正発明の「前記昇圧回路は,該昇圧回路の前記出力電圧が第1電位の第1昇圧電圧から前記第1電位よりも低い第2電位の第2昇圧電圧に切り替わる期間において,前記出力電圧が前記第1昇圧電圧であることを示す信号を出力すること」とを対比すると,
引用発明の「プログラム動作が終了すると,ディスチャージ信号がアクティブになり,高電圧の出力電圧を低電圧の出力電圧になるまでディスチャージ動作を実行」することは,出力電圧HVが第1電位の第1昇圧電圧(高電圧の出力電圧)から前記第1電位よりも低い第2電位の第2昇圧電圧(低電圧の出力電圧)に切り替わる動作といえ,ディスチャージ動作が実行し,ディスチャージ動作(リカバリ期間)が終了するまでの期間は,本件補正発明の「該昇圧回路の前記出力電圧が第1電位の第1昇圧電圧から前記第1電位よりも低い第2電位の第2昇圧電圧に切り替わる期間」に相当し,引用発明の「ディスチャージ動作(リカバリ期間)が終了すると,出力電圧が低電圧となるように通常の動作を開始する昇圧回路260」を言い換えると,昇圧回路260は,ディスチャージ動作が終了するまでの,ディスチャージ動作の実行する期間は,通常の動作を開始しないといえることから,昇圧回路260には「チャージポンプ回路310」も含まれていることから,後記する点で相違するものの,
“前記昇圧回路は,該昇圧回路の前記出力電圧が第1電位の第1昇圧電圧から前記第1電位よりも低い第2電位の第2昇圧電圧に切り替わる期間において,通常の動作を開始しない”点で一致する。

(エ)引用発明の「メモリセルアレイに与える複数種類の電圧を発生させる電圧発生回路26を備える不揮発性半導体記憶装置10」と本件補正発明の「半導体集積回路装置」とを対比すると,
引用発明の「電圧発生回路26」は「昇圧回路260と制御電圧発生回路262とを備え」,引用発明の「昇圧回路260」は,「発振回路300と,チャージポンプ回路310と,レベルセンサ320と,ディスチャージ回路340を備え」ることから,両者に実質的な差異は無い。

(オ)以上(ア)?(エ)において検討した事項を踏まえると,本件補正発明と,引用発明との,一致点,及び,相違点は,次のとおりである。

<一致点>
入力電圧を昇圧し,出力電圧を出力する昇圧回路と,
前記昇圧回路から出力される前記出力電圧を検出し,消費電流及び供給電流の変化に応じて複数の異なる電圧を発生させるように前記昇圧回路を制御する検出器と,を有し,
前記昇圧回路は,該昇圧回路の前記出力電圧が第1電位の第1昇圧電圧から前記第1電位より低い第2電位の第2昇圧電圧に切り替える期間において,通常の動作を開始しない
ことを特徴とする半導体集積回路装置。

<相違点1>
本件補正発明では,「前記昇圧回路を制御する検出器」に関し,「前記昇圧回路と接続され」と特定しているのに対して,引用発明の「レベルセンサ320」は「発振回路300」と接続され「発振回路300」の動作を制御することにより「チャージポンプ回路310」の出力電圧を制御しているものの,そのように特定されていない点。

<相違点2>
本件補正発明では「前記昇圧回路は,該昇圧回路の前記出力電圧が第1電位の第1昇圧電圧から前記第1電位よりも低い第2電位の第2昇圧電圧に切り替わる期間において,前記出力電圧が前記第1昇圧電圧であることを示す信号を出力する」のに対して,引用発明の「昇圧回路」はそのように特定されていない点。

(6)当審の判断
(6-1)相違点1について
周知文献1(上記F参照)には「内部電圧発生回路8は,昇圧回路11と電圧検出回路(電圧リミッタ)12を有している(中略)電圧検出回路12は,昇圧回路11の出力電圧Vprgを分圧する第1,第2及び第3の抵抗R1,R2及びR3の直列回路と,この直列回路の分圧点を選択するスイッチ素子SW1及びSW2で構成された抵抗分圧回路12aと,その分圧した第1及び第2のモニタ電圧Vmon1及びVmon2のいずれか一方と参照電圧Vrefとを比較する比較増幅器12bを有する(中略)比較増幅器12bは,入力されたモニタ電圧Vmon1又はVmon2が参照電圧Vrefよりも小さいときにANDゲート12cをアクティブにする。ANDゲート12cは,アクティブの期間中,クロック信号CLKを昇圧回路11に出力する。(中略)昇圧回路11は,入力されたクロック信号CLKによって昇圧動作を行い,昇圧された出力電圧Vprgを出力する。昇圧回路11での昇圧動作は,モニタ電圧Vmon1又はVmon2が参照電圧Vrefを上回るまで続行される」と記載されているように,昇圧回路11と電圧検出回路12とを接続して,昇圧回路の出力電圧を制御させることは当業者が適宜なし得ることであり,引用発明の「レベルセンサ320」を昇圧回路の出力電圧を制御するために「昇圧回路と接続」させることは当業者が適宜なし得ることである。
また,上記「(5)本件補正発明と引用発明との対比」の(ア)において,『引用発明の「電源電圧Vddを昇圧した出力電圧HVを出力するチャージポンプ回路310」は本件補正発明の「入力電圧を昇圧し,出力電圧を出力する昇圧回路」に相当する』として認定したものの,本件補正発明の「昇圧回路」には図6に示されているように「オシレータ(OSC)」が含まれていることから,引用発明の「チャージポンプ回路310」と「発振回路300」とを併せて,本件補正発明の「昇圧回路」に相当すると認定することも可能である。そうすると,引用発明の「レベルセンサ320」は,「(発振回路300とチャージポンプ回路310とを含む)昇圧回路」と接続されている態様となり,引用発明と実質的な差異が無くなる。
よって,相違点1は,格別のものではない。

(6-2)相違点2について
周知文献3(上記G参照)には「チャージポンプCP1の出力電圧が目標値の10Vに達すると,比較回路CMP1の出力がロウレベルに変化して,チャージポンプCP1の昇圧動作が停止されるとともに,フリップフロップFF1の出力VCCXHVがハイレベルに変化する(タイミングt6)(中略)図8(A),(B)の放電用スイッチMOSFET Qd1,Qd2がオンされてチャージポンプの出力の放電が行なわれ,昇圧電圧が徐々に下がって所定のレベルに到達したことが比較回路CM2,CMP12により検知されると,フリップフロップFF1,FF2の出力VCCXHV,VSSXHV等がロウレベルに変化される。(中略)図8(A),(B)の放電用スイッチMOSFET Qd1,Qd2がオンされてチャージポンプの出力の放電が行なわれ,昇圧電圧が徐々に下がって所定のレベルに到達したことが比較回路CM2,CMP12により検知されると,フリップフロップFF1,FF2の出力VCCXHV,VSSXHV等がロウレベルに変化される(中略)すべての検知信号VCCXHV,VCCWHV,VCCZHV,VSSXHVがロウレベルに変化したタイミングt8で,それらの論理和をとるNORゲートG12の出力によってフリップフロップFF3の出力(放電開始信号)VRESETがロウレベルに変化されて,書込みが終了する」と記載されているように,チャージポンプの出力が高電圧(第1昇圧電位)に達したときにハイレベルとなり,放電用スイッチがオンされて昇圧電圧が徐々に下がって所定のレベル(第2昇圧電圧)に到達したときロウレベルとなる検知信号VCCXHV(出力電圧が第1昇圧電圧であることを示す信号)を出力させること,即ち「昇圧回路の出力電圧が第1電位の第1昇圧電圧から第1昇圧電位よりも低い第2電位の第2昇圧電圧に切り替わる期間において,出力電圧が第1昇圧電圧であることを示す信号を出力させる」ことは周知技術に過ぎない。また,その信号をどの回路から出力させるのかは設計的事項に過ぎない。
そうすると,引用発明に周知技術を適用して「昇圧回路の出力電圧が第1電位の第1昇圧電圧から第1昇圧電位よりも低い第2電位の第2昇圧電圧に切り替わる期間において,出力電圧が第1昇圧電圧であることを示す信号を出力させる」ことは当業者が容易になし得ることであり,格別の困難性が認められない。
よって,相違点2は,格別なものではない。

(6-3)小括
相違点1及び相違点2はいずれも格別のものではなく,そして,本件補正発明の構成によってもたらされる効果も,当業者であれば容易に予測できる程度のものであって,格別なものとは認められない。
よって,本件補正発明は,引用発明,及び,周知技術文献に開示の技術に基づいて,当業者が容易に発明をすることができたものであるので,特許法第29条第2項の規定により特許出願の際,独立して特許を受けることができない。

(7)独立特許要件むすび
したがって,本件手続補正は,特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので,同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

6 補正却下むすび
上記「3 新規事項」において検討したとおり,本件手続補正は,特許法第17条の2第3項の規定に違反するので,同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものであり,
上記「5 独立特許要件」において検討したとおり,本件手続補正は,特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので,同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。
よって,補正却下の決定の結論のとおり決定する。


第3.本願発明について
平成28年4月28日付けの手続補正は,上記のとおり却下されたので,本願の請求項1に係る発明(以下,これを「本願発明」という)は,平成27年8月7日付けの手続補正により補正された特許請求の範囲の請求項1に記載された,上記「第2.平成28年4月28日付けの手続補正の却下の決定」の「1.補正の内容」において,補正前の請求項1として引用した,次のとおりのものである。

「入力電圧を昇圧し,出力電圧を出力する昇圧回路と,
前記昇圧回路と接続され,前記昇圧回路から出力される前記出力電圧を検出し,消費電流及び供給電流の変化に応じて複数の異なる電圧を発生させるように前記昇圧回路を制御する検出器と,を有することを特徴とする半導体集積回路装置」

第4.引用刊行物に記載の発明
上記「第2.平成28年4月28日付けの手続補正の却下の決定」の「5 独立特許要件」の「(3)引用刊行物に記載の事項」において,引用刊行物として引用した,本願の原出願の出願前に既に公知である,特開2003-208794号公報(2003年7月25日公開)には,上記「第2.平成28年4月28日付けの手続補正の却下の決定」の「5 独立特許要件」の「(4)引用文献1に記載の発明」において認定した,次の引用発明が記載されている。

「メモリセルアレイに与える複数種類の電圧を発生させる電圧発生回路26を備える不揮発性半導体記憶装置10であって,
昇圧回路260と制御電圧発生回路262とを備えた電圧発生回路26と,
書き込みモード時および消去モード時において,高電圧の出力電圧HVを生成し,読み出しモード時において,低電圧の出力電圧HVを生成する昇圧回路260と,
発振回路300と,チャージポンプ回路310と,レベルセンサ320と,ディスチャージ回路340を備える昇圧回路260と,
発振回路300から供給されるクロック信号OSCKに基づいて動作し,電源電圧Vddを昇圧した出力電圧HVを出力するチャージポンプ回路310と,
前記出力電圧HVを分圧した検出電圧HVrfと基準電圧Vrfとをコンパレータで比較し,前記出力電圧HVが高い場合は,イネーブル信号ENBとしての検出出力CPOを非アクティブとし,前記出力電圧HVが低い場合は,検出出力CPOをアクティブとし,
スタンバイ時またはリード時において,第1の抵抗324と,第2の抵抗326およびこれに直列に接続された第1のトランジスタ330とで構成された第1の分圧回路で分圧した電圧を前記検出電圧HVrfとし,
プログラム時およびイレース時において,第1の抵抗324と,第3の抵抗328およびこれに直列に接続された第2のトランジスタ332とで構成された第2の分圧回路で分圧した電圧を前記検出電圧HVrfとするレベルセンサ320と,
レベルセンサ320からイネーブル信号ENBとして供給されるレベル検出出力CPOに応じて,チャージポンプ回路310に供給するクロック信号OSCKを出力し,検出出力CPOが非アクティブで発振動作を停止し,検出出力CPOがアクティブで発振動作を開始する発振回路300と,
プログラム動作が終了すると,ディスチャージ信号がアクティブになり,高電圧の出力電圧を低電圧の出力電圧になるまでディスチャージ動作を実行するディスチャージ回路340と,
ディスチャージ動作(リカバリ期間)が終了すると,出力電圧が低電圧となるように通常の動作を開始する昇圧回路260と,
を備える不揮発性半導体装置」

第5.本願発明と引用発明との対比
本願発明は,上記「第2.平成28年4月28日付けの手続補正の却下の決定」の「2 補正事項」において検討した本件補正発明の構成において,
「前記昇圧回路は,該昇圧回路の前記出力電圧が第1電位の第1昇圧電圧から前記第1電位よりも低い第2電位の第2昇圧電圧に切り替わる期間において,前記出力電圧が前記第1昇圧電圧であることを示す信号を出力する」という限定事項を削除したものであるから,
本願発明と,引用発明との,一致点,及び,相違点は,

<一致点>
入力電圧を昇圧し,出力電圧を出力する昇圧回路と,
前記昇圧回路から出力される前記出力電圧を検出し,消費電流及び供給電流の変化に応じて複数の異なる電圧を発生させるように前記昇圧回路を制御する検出器と,を有する
ことを特徴とする半導体集積回路装置。

<相違点a>
本件補正発明では,「前記昇圧回路を制御する検出器」に関し,「前記昇圧回路を接続され」と特定しているのに対して,引用発明の「レベルセンサ320」は「発振回路300」と接続され「発振回路300」の動作を制御することにより「チャージポンプ回路310」の出力電圧を制御しているものの,そのように特定されていない点。

第6.相違点についての当審の判断
本願発明と,引用発明との<相違点a>は,本件補正発明と,引用発明との<相違点1>と同じものであるから,上記本願発明は,上記「第2.平成28年4月28日付けの手続補正の却下の決定」の「5 独立特許要件」の「(6)当審の判断」において検討したとおり,格別のものではない。
以上に検討したとおり,<相違点a>は格別のものではなく,そして,本願発明の構成によってもたらされる効果も,当業者であれば容易に予測できる程度のものであって,格別なものとは認められない。

第7.むすび
したがって,本願発明は,本願の原出願の特許出願前に日本国内又は外国において頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基づいて当業者が容易に発明をすることができたものであるので,特許法第29条第2項の規定により特許を受けることができない。
 
審理終結日 2017-03-02 
結審通知日 2017-03-06 
審決日 2017-03-17 
出願番号 特願2014-137695(P2014-137695)
審決分類 P 1 8・ 55- Z (G11C)
P 1 8・ 575- Z (G11C)
P 1 8・ 121- Z (G11C)
最終処分 不成立  
前審関与審査官 堀田 和義  
特許庁審判長 石井 茂和
特許庁審判官 高木 進
須田 勝巳
発明の名称 半導体集積回路装置  
代理人 大貫 敏史  
代理人 内藤 和彦  
代理人 江口 昭彦  
代理人 稲葉 良幸  
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