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審決分類 審判 査定不服 1項3号刊行物記載 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
管理番号 1335508
審判番号 不服2016-18522  
総通号数 218 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2018-02-23 
種別 拒絶査定不服の審決 
審判請求日 2016-12-08 
確定日 2017-12-06 
事件の表示 特願2014-513700「非線形素子を有するスイッチングデバイス」拒絶査定不服審判事件〔平成24年12月 6日国際公開、WO2012/166935、平成26年 9月11日国内公表、特表2014-523637〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成24年5月31日(パリ条約による優先権主張 外国庁受理2011年5月31日、米国)を国際出願日とする外国語特許出願であって、その手続の経緯は以下のとおりである。

平成26年 1月22日 特許法第184条の4第1項の規定による翻訳文提出
平成27年 4月21日 審査請求
平成28年 1月 5日 拒絶理由通知
平成28年 4月12日 意見書・手続補正書
平成28年 7月29日 拒絶査定
平成28年12月 8日 審判請求・手続補正書

第2 補正の却下の決定
[補正却下の決定の結論]
平成28年12月8日にされた手続補正(以下「本件補正」という。)を却下する。
[理由]
1 本件補正の内容
本件補正は、本願の特許請求の範囲を補正するものであって、具体的には、請求項1、3及び7を補正するものである。
そして、本件補正前の特許請求の範囲の請求項1については、本件補正の前後で以下のとおりである。
・補正前
「【請求項1】
基板と、
前記基板上に形成される第一電極と、
前記第一電極上に形成される第二電極と、
前記第一と第二電極との間に配置されるスイッチング媒体と、
前記第一と第二電極との間に配置され且つ前記第一電極と前記スイッチング媒体に電気的に直列接続した非線形素子とを備え、
前記非線形素子は、第一閾値電圧より大きい電圧の印加時に、第一抵抗状態から第二抵抗状態へと変化するように構成され、
前記非線形素子は、第二閾値電圧より小さい電圧の印加時に、前記第一抵抗状態から第三抵抗状態へと変化するように構成される、スイッチングデバイス。」
・補正後
「【請求項1】
基板と、
前記基板上に形成される第一電極と、
前記第一電極上に形成される第二電極と、
前記第一と第二電極との間に配置されるスイッチング媒体と、
前記第一と第二電極との間に配置され且つ前記第一電極と前記スイッチング媒体に電気的に直列接続し且つ前記スイッチング媒体と接している非線形素子とを備え、
前記非線形素子は、第一閾値電圧より大きい電圧の印加時に、第一抵抗状態から第二抵抗状態へと変化するように構成され、
前記非線形素子は、第二閾値電圧より小さい電圧の印加時に、前記第一抵抗状態から第三抵抗状態へと変化するように構成される、スイッチングデバイス。」

2 請求項1についての補正事項1
本件補正による、本件補正前の特許請求の範囲の請求項1についての補正(以下「補正事項1」という。)は、次のとおりである。(当審注.下線は補正箇所を示し、当審において付加したものである。)
・補正事項1
本件補正前の請求項1の
「前記第一と第二電極との間に配置され且つ前記第一電極と前記スイッチング媒体に電気的に直列接続した非線形素子とを備え、」
を、
「前記第一と第二電極との間に配置され且つ前記第一電極と前記スイッチング媒体に電気的に直列接続し且つ前記スイッチング媒体と接している非線形素子とを備え、」
に補正すること。

3 補正の適否について
(1)特許法第17条の2第3項について
特許法第184条の4第1項の規定による翻訳文(以下「翻訳文」という。)の段落【0045】の記載、及び国際出願日における国際特許出願の図面(FIG.5)の記載から、補正事項1が翻訳文及び国際出願日における国際特許出願の図面(図面の中の説明を除く。)に記載された事項の範囲内においてされたものであることは明らかである。
したがって、補正事項1は、特許法第184条の12第2項の規定により読み替えて適用される同法第17条の2第3項の規定に適合する。

(2)特許法第17条の2第4項について
平成28年1月5日付け拒絶理由通知において特許をすることができないものか否かについての判断が示された発明と、本件補正後の請求項1に係る発明とが、特許法第37条の発明の単一性の要件を満たす一群の発明に該当するものであることは明らかである。
したがって、補正事項1は、特許法第17条の2第4項の規定に適合する。

(3)特許法第17条の2第5項について
補正事項1は、本件補正前の請求項1における「非線形素子」について、「スイッチング媒体と接している」ものに限定するものであり、本件補正前の請求項1に記載された発明特定事項を限定的に減縮するものであるから、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項1は、特許法第17条の2第5項柱書の規定に適合する。

(4)特許法第17条の2第6項について
上記(3)のとおり、本件補正のうち、請求項1についての補正事項1は、特許法第17条の2第5項第2号に掲げる事項を目的とするものであるから、本件補正が同条第6項において準用する同法第126条第7項の規定に適合するか否か、すなわち、本件補正後の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否かについて、更に検討する。
ア 本件補正発明
本件補正後の請求項1に係る発明(以下「本件補正発明」という。)は、次のとおりのものと認める。(再掲)
「【請求項1】
基板と、
前記基板上に形成される第一電極と、
前記第一電極上に形成される第二電極と、
前記第一と第二電極との間に配置されるスイッチング媒体と、
前記第一と第二電極との間に配置され且つ前記第一電極と前記スイッチング媒体に電気的に直列接続し且つ前記スイッチング媒体と接している非線形素子とを備え、
前記非線形素子は、第一閾値電圧より大きい電圧の印加時に、第一抵抗状態から第二抵抗状態へと変化するように構成され、
前記非線形素子は、第二閾値電圧より小さい電圧の印加時に、前記第一抵抗状態から第三抵抗状態へと変化するように構成される、スイッチングデバイス。」
イ 引用文献及び引用発明
(ア)引用文献1の記載事項と引用発明1
a 引用文献1の記載事項
原査定の理由において引用され、本願の優先権の主張の基礎とされた出願の日(以下「本願の優先日」という。)の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である国際公開第2011/008654号(以下「引用文献1」という。)には、図面とともに、次の事項が記載されている(当審注.下線は参考のために当審において付したものである。以下において同じ。また、訳は特表2012-533195号公報によるものである。)。
(a)「Turning to the drawings, FIG.1 provides a functional block representation of a data storage device 100 constructed and operated in accordance with various embodiments of the present invention. The device 100 includes a top level controller 102, an interface(I/F) circuit 104 and a data storage array 106. The I/F circuit 104 operates under the direction of the controller 102 to transfer user data between the array 106 and a host device (not shown).
In some embodiments, the device is characterized as a solid-state drive(SSD), the controller 102 is a programmable microcontroller, and the array 106 comprises an array of nonvolatile memory cells 108. In other embodiments, the data storage array 106 can have separate X and Y decoders 110 and 112, respectively, to provide access to selected memory cells 108. However, the configuration and operation of the various components of the data storage device 100 are not required or limited and can be modified, as desired.
FIG.2 displays a cross-point array of memory cells 120 capable of providing access to one or more memory cells. The cross-point array 120 can be constructed with a number of memory cells 122 arranged in rows and columns defined by row control lines 124 and column control lines 126. 」(3ページ19行ないし4ページ2行)
(訳.図面を見ると、図1は本発明のさまざまな実施例に従い構成および動作されるデータ記憶装置100の機能的ブロック図を示す。装置100はトップレベルコントローラ102、インターフェイス(I/F)回路104、およびデータ記憶アレイ106を含む。I/F回路104はコントローラ102の指示の下に動作して、ユーザデータをアレイ106とホストデバイス(図示されていない)との間で転送する。
一部の実施例において、装置は固体ドライブ(SSD)として特徴付けられる。コントローラ102はプログラム可能なマイクロコントローラであり、アレイ106は不揮発性メモリセル108のアレイを含む。別の実施例において、データ記憶アレイ106は別個のXデコーダ110およびYデコーダ112を有して、選択されたメモリセル108へのアクセスを提供する。しかし、データ記憶装置100のさまざまなコンポーネントの構成および動作は不要であったり制限されたり、さらに所望なら変形することができる。
図2は1つ以上のメモリセルへのアクセスを提供することができるクロスポイントアレイのメモリセル120を示す。クロスポイントアレイ120は、ロウ制御線124およびカラム制御線126によって規定される行および列に配置される複数のメモリセル122で構成される。)
(b)「FIG.3 displays an exemplary memory cell 140 constructed in accordance with various embodiments of the present invention. A resistive sense element(RSE) 142 is coupled to a barrier layer 144 on one side and a first electrode 146 on the opposing side. The memory cell also has a selection layer 148 that is positioned between the barrier layer 144 as well as a second electrode 150. The first and second electrodes 146, 150 are each connected to a first and second control lines 152 and 154, respectively.」(4ページ15行ないし20行)
(訳.図3は本発明のさまざまな実施例に従い構成される例示的メモリセル140を示す。抵抗検知素子(RSE)142は一方側がバリア層144に結合され、反対側が第1の電極146に結合される。メモリセルはさらにバリア層144および第2の電極150間に位置付けられる選択層148を有する。第1の電極146および第2の電極150はそれぞれ第1の制御線152および第2の制御線154に接続される。)
(c)「In some embodiments, the RSE 142 is bipolar in that it can be programmed to first resistive state by passing a write current through the RSE in a first direction and programmed to a second resistive state by passing a write current through the RSE in a second direction. Further in some embodiments, the selection layer 148 is constructed as a metal-insulator material that exhibits a high resistive state and no conductivity unless a current greater than or equal to a predetermined threshold is present. However, once the predetermined threshold is reached, the selection layer 148 transitions to a low resistive state that is conductive and allows the current to pass through the memory cell 140 including the RSE 142.
・・・
FIG.4 generally graphs exemplary power characteristics 160 of a resistive sense element capable of being constructed in the memory cell 140 of FIG.3. In various embodiments of the present invention, a bipolar RSE is used that is programmed to different resistive states with current that flows through the RSE in opposing directions. An exemplary current having a positive polarity is shown by line 162 as a resistive state is programmed to the RSE. As displayed, an increase in voltage with no corresponding current transitions to a write current with a correlating voltage drop. Subsequently, the RSE returns to an operational position with no current or voltage present. However, the programmed resistive state remains in the RSE and can be easily correlated to a logical state for data processing purposes.
Conversely, a negative polarity current, shown by line 164, functions, in an exemplary operation, to provide a negative current and voltage to the RSE to program a resistive state and then transition to a zero current without any recognizable loss in voltage. Similarly to the programming of the RSE with the positive polarity current, the negative polarity current 184 returns to a zero current and voltage state and the programmed resistive state remains present in the RSE.
It can be appreciated that the bipolar characteristics of an RSE can be exhibited by multiple different resistive sense technologies such as, but not limited to, resistive filament formation, magnetic switching, spin-polarized magnetic switching, and ionic filament formation.」(4ページ21行ないし29行、6ページ6行ないし25行)
(訳.一部の実施例において、RSE142は、書込電流が第1の方向に通過することにより第1の抵抗状態にプログラムされ、書込電流が第2の方向に通過することにより第2の抵抗状態にプログラムされることができるので、バイポーラである。さらに一部の実施例において、選択層148は、所定のしきい値以上の電流がなければ、高い抵抗状態を示し、非導通である金属絶縁材として構成される。所定のしきい値に達すると、選択層148は導通する低い抵抗状態に遷移し、電流がRSE142を含むメモリセル140を流れるようにする。
・・・
図4は図3のメモリセル140に形成することができる抵抗検知素子の例示的電力特性160を示すグラフである。本発明のさまざまな実施例において、バイポーラRSEを用いて反対方向にRSEを流れる電流でもって異なる抵抗状態にプログラムする。正極性を有する例示的電流が線162によって示され、RSEはある抵抗状態にプログラムされる。表示されているように、対応する電流がない電圧の増加は、相関する電圧降下を有する書込電流に遷移する。その後、RSEは電流または電圧がない動作位置に戻る。しかし、プログラムされた抵抗状態はRSEに残り、データ処理目的のために論理状態に容易に相関させることができる。
反対に、線164によって示される負極性電流は例示的動作において、RSEに負の電流および電圧を与えて、ある抵抗状態にプログラムし、次に認識できる電圧損失がなくてゼロ電流に遷移するよう機能する。正極性電流でのRSEのプログラミングと同様に、負極性電流184はゼロの電流および電圧状態に戻り、プログラムされた抵抗状態はRSEに残ったままである。
RSEのバイポーラ特性は、複数の異なる抵抗検知技術によって示されることは理解できる。たとえば、抵抗フィラメント形成、磁気切換、スピン分極磁気切換、イオンフィラメント形成などを挙げることができるが、これらに限定されない。」
(d)「A graph of exemplary power characteristics 170 of a selection layer capable of being constructed in the memory cell 140 of FlG.3 is generally presented in FIG.5. The power line 172 exhibits that until a transition threshold is reached, either with a positive or negative polarity current, an appreciable amount of current will not flow through the selection layer. Thus, while a current may be present in the electrodes or control lines of a memory cell, until the transition threshold is reached and the selection layer transitions from a high resistive state to a low resistive state, no current will flow through the RSE.
As a result, the operational characteristics of the selection layer effectively prevent the inadvertent programming of an RSE. Hence, any unwanted current generated in a cross-point array of memory cells will be prevented from manipulating the existing programmed resistive states of unselected memory cells.」(6ページ26行ないし7ページ6行)
(訳.図3のメモリセル140で形成することができる選択層の例示的電力特性170のグラフは図5に示される。電力線172は遷移しきい値に到達するまで、正または負の極性電流のどちらであれ、ある程度の電流が選択層に流れないことが示される。したがって、メモリセルの電力または制御線に電流があったとしても、遷移しきい値に達して選択層が高抵抗状態から低抵抗状態に遷移するまで、電流はRSEに流れない。
その結果、選択層の動作特性は、RSEが誤ってプログラムされることを有効に防ぐ。したがって、クロスポイントアレイのメモリセルで発生する不要な電流は、非選択メモリセルの既存のプログラムされた抵抗状態を変えることを防止する。)
(e)「FIG.8 further shows an exemplary resistive sense element 210 as constructed and operated in accordance with various embodiments of the present invention. In some embodiments, the RSE is bipolar. In addition, a resistive random access memory(RRAM) configuration can be constructed so that a conductive filament 212 is selectively formed in an oxide layer 214 to transition the RSE 210 from a high resistive state to a low resistive state. The RSE 210 can formed from opposing metal or metal alloy electrode layers 216, 218 separated by the intervening oxide layer 214. In some embodiments, the oxide layer 214 provides the RSE with a high resistive state.
Application of a suitable programming voltage across the RSE 210 induces metal migration from one or both of the electrodes 216, 218, resulting in the formation of one or more conductive filaments 212 that extend across the oxide layer 214. The filament(s) significantly reduce the resistance of the RSE 210 to a second, low resistive state. Subsequently, the filament(s) can be retracted by the application of a second programming voltage opposite the first voltage, thereby returning the RSE to its initial, high resistance state.」(8ページ14行ないし28行)
(訳.さらに、図8は本発明の各実施形態において構成され作動される抵抗検知素子210の一例を示す。いくつかの実施形態においては、RSEはバイポーラである。さらに、酸化物層214に導電性フィラメント212が選択的に形成され、RSE210が高抵抗状態から低抵抗状態に遷移するように、抵抗型ランダムアクセスメモリ(RRAM(当審注.登録商標))の構造を構成することができる。RSE210は、間に介在する酸化物層214によって分離された対向する金属又は金属合金の電極層216及び218により形成することができる。いくつかの実施形態においては、酸化物層214はRSEを高抵抗状態にする。
RSE210に適切なプログラミング電圧を印可することにより、電極216及び218の一方又は両方から金属が移動し、酸化物層214を貫通する一以上の導電性フィラメント212が形成される。このフィラメントはRSE210の抵抗を著しく低減させ、第2の状態である低抵抗状態とする。その後、最初の電圧とは反対方向の第2のプログラミング電圧を印可することによってフィラメントを取り除くことができ、それにより、RSEは最初の高抵抗状態に戻る。)
(f)「Similarly, the construction of the barrier layer 144 is not limited to a particular material and can be various materials such as pure Tantalum, TiN, TaN, and TiW.」(5ページ29行ないし30行)
(訳.同様に、バリア層144の構造は特定の材料に限定されず、たとえば純タンタル、TiN、TaN、およびTiWの材料であり得る。)
b 引用発明1
(a)上記a(b)の引用文献1の記載、引用文献1のFIG.3の記載、及び当該技術分野における技術常識より、引用文献1には、「第1の電極146」、「前記第1の電極146上に形成される第2の電極150」、「前記第1の電極146と前記第2の電極150の間に配置されるRSE142」及び「前記第1の電極146と前記第2の電極150の間に配置され、かつ前記第1の電極146と前記RSE142に電気的に直列接続し、かつバリア層を介して前記RSE142と接している選択層148」を備えた「メモリセル」が記載されているといえる。
また、上記a(a)の引用文献1の記載、引用文献1のFIG.1及びFIG.2の記載、並びに当該技術分野における技術常識より、引用文献1には、上記「メモリセル」を有する「データ記憶装置」が記載されているといえる。
(b)上記a(d)の引用文献1の記載、引用文献1のFIG.5の記載、及び当該技術分野における技術常識より、引用文献1には、「前記選択層148は、正の遷移しきい値より大きい電圧の印加時に、高抵抗状態から低抵抗状態へと変化するように構成され」ること、及び「前記選択層148は、負の遷移しきい値より小さい電圧の印加時に、高抵抗状態から低抵抗状態へと変化するように構成され」ることが記載されているといえる。
(c)上記aの引用文献1の記載、引用文献1のFIG.1ないしFIG.5及びFIG.8の記載、上記(a)及び(b)、並びに当該技術分野における技術常識より、引用文献1には下記の発明(以下「引用発明1」という。)が記載されていると認められる。
「第1の電極146と、
前記第1の電極146上に形成される第2の電極150と、
前記第1の電極146と前記第2の電極150の間に配置されるRSE142と、
前記第1の電極146と前記第2の電極150の間に配置され、かつ前記第1の電極146と前記RSE142に電気的に直列接続し、かつバリア層を介して前記RSE142と接している選択層148を備え、
前記選択層148は、正の遷移しきい値より大きい電圧の印加時に、高抵抗状態から低抵抗状態へと変化するように構成され、
前記選択層148は、負の遷移しきい値より小さい電圧の印加時に、高抵抗状態から低抵抗状態へと変化するように構成される、
メモリセル、
を有するデータ記憶装置。」
(イ)引用文献2の記載事項と引用発明2
a 引用文献2の記載事項
原査定の理由において引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特表2008-503085号公報(以下「引用文献2」という。)には、図面とともに、次の事項が記載されている。
(a)「【0020】
本発明による電気デバイスを製造する方法は、第1の導電型と反対の第2の導電型の半導体材料からなる第2の層と第3の層との間に配置された、第1の導電型の半導体材料からなる第1の層を備える積層体を設けるステップと、プログラマブルな抵抗率を有する材料の層であって、半導体材料の第2および第3の層のうちの1つと電気的に接触している、プログラマブルな抵抗率を有する材料の層を設けるステップとを含む。
【0021】
積層体は、パンチスルーダイオードを構成する層を含む。積層体はパターニングすることができ、それにより、比較的コンパクトな電気デバイスが得られるパンチスルーダイオードが形成される。あるいは、パンチスルーダイオードは、設けられた層によって構成されてもよい。積層体は水平な積層体、すなわちその層が、それらが設けられる基板の主表面とほぼ平行である積層体とすることができる。あるいは、積層体は垂直な積層体、すなわちその層が、それらが設けられる基板の主表面とほぼ垂直である積層体でもよい。層は、堆積によって設けることができる。代替方法として、あるいはさらに、層は基板の領域に注入することによって設けることができ、注入された領域が層を形成する。」
(b)「【0038】
図6は、本発明による集積回路中の対称型メモリ素子の実施例を示している。図示のメモリ素子は、プログラマブル抵抗PRとパンチスルーダイオードSの直列接続を含む。
【0039】
この実施形態では、プログラマブル抵抗PRは、(溶解できる)ナノフィラメントを有する電気化学的セルである。プログラマブル抵抗素子PRは、銀上部電極PR1、Ag_(0.33)Ge_(0.20)Se_(0.47)の固体電解質PR2、および金属下部電極PR3を含む、PMCセルである。層PR2の厚さt1、すなわち層PR1とPR3の間隔は、通常30nmである。後者の電極は、TiW、TiN、Ta(N)、W、WSi_(2)のようなバリア金属を含んでもよい。銀電極PR1に正電位を印加することによって、銀イオンが還元され、上部電極に銀線が形成される。銀線が下部電極PR3に接触すると、低抵抗経路(「1」)が生成される。逆バイアスに対しては、銀線は酸化され、銀イオンが形成され、それによって高抵抗状態(「0」)が得られる。状態「1」の通常の値は50KΩである。オフ抵抗は、ずっと高い。この実施例では10MΩの値をとる。
【0040】
この実施形態でのパンチスルーダイオードSは対称型であり、第2の導電型の半導体材料からなる第2の領域S1と第2の導電型の半導体材料からなる第3の領域S3との間の、第1の導電型の半導体材料からなる第1の領域S2を含む。」
b 引用発明2
上記aの引用文献2の記載、引用文献2の【図6】の記載、及び当該技術分野における技術常識より、引用文献2には下記の発明(以下「引用発明2」という。)が記載されていると認められる。
「プログラマブル抵抗PRとパンチスルーダイオードSの直列接続を含むメモリ素子であって、
上記プログラマブル抵抗PRは、
銀上部電極PR1と、
固体電解質PR2と、
バリア金属を含む金属下部電極PR3を含み、
上記パンチスルーダイオードSは、
第2の導電型の半導体材料からなる第2の領域S1と第2の導電型の半導体材料からなる第3の領域S3との間の、第1の導電型の半導体材料からなる第1の領域S2を含む、
メモリ素子。」
ウ 本件補正発明と引用発明1との対比
(ア)引用発明1における「第1の電極146」は、本件補正発明における「第一電極」に相当するといえる。
また、当該技術分野における技術常識(上記イ(イ)a(a)参照。)より、引用発明1における「データ記憶装置」が「基板」を備えること、及び「第1の電極146」が当該「基板」上に形成されることは、明らかであるといえる。
そうすると、本件補正発明と引用発明1とは、「基板」及び「前記基板上に形成される第一電極」を備える点において共通するといえる。
(イ)引用発明1における「前記第1の電極146上に形成される第2の電極150」は、本件補正発明における「前記第一電極上に形成される第二電極」に相当するといえる。
(ウ)本願明細書の段落【0030】及び【0034】ないし【0037】の記載より、本件補正後の請求項1に記載された「スイッチング媒体」との語は、「抵抗性を選択的に様々な値にセットし、かつリセットすることができる抵抗性を示す媒体」を意味し、かつ、「高抵抗状態と低抵抗状態の2つの状態をとるもの」を包含するものと認められる。
他方、上記イ(ア)a(c)及び(e)の引用文献1の記載、並びに引用文献1のFIG.4の記載より、引用発明1における「RSE142」は、高抵抗状態又は低抵抗状態にプログラムすることが可能なものであると認められ、「抵抗性を選択的に様々な値にセットし、かつリセットすることができる抵抗性を示す媒体」であって「高抵抗状態と低抵抗状態の2つの状態をとるもの」であるといえるから、「スイッチング媒体」であるといえる。
そうすると、引用発明1における「前記第1の電極146と前記第2の電極150の間に配置されるRSE142」は、本件補正発明における「前記第一と第二電極との間に配置されるスイッチング媒体」に相当するといえる。
(エ)本願明細書の段落【0043】の記載より、本件補正後の請求項1に記載された「非線形素子」との語は、電圧に対して非線形に応答する素子を意味するものと認められる。
他方、上記イ(ア)a(d)の引用文献1の記載及び引用文献1のFIG.5の記載より、引用発明1における「選択層148」は、「電圧に対して非線形に応答する素子」であると認められるから、「非線形素子」であるといえる。
そうすると、引用発明1における「選択層148」は、後述する相違点を除き、本件補正発明における「非線形素子」に相当し、本件補正発明と引用発明1とは、「前記第一と第二電極との間に配置され且つ前記第一電極と前記スイッチング媒体に電気的に直列接続した非線形素子」を備える点において共通し、後述する相違点において相違するといえる。
(オ)引用発明1における「高抵抗状態」は、本件補正発明の「第一抵抗状態」に相当するといえる。
また、本件補正発明では、「第二抵抗状態」における非線形素子の抵抗値と、「第三抵抗状態」における非線形素子の抵抗値とが異なる値であるとは特定しておらず、さらに、本願明細書の段落【0047】の「図6Aでは、正と負のバイアス操作間の対称的I-V挙動を伴う一実施形態を示しているが、別の実施形態では、この関係は対称形でない。」と記載されていることから、本件補正発明は、「第二抵抗状態」における非線形素子の抵抗値と、「第三抵抗状態」における非線形素子の抵抗値とが同一であるものを包含するものと認められる。そうすると、引用発明1の「前記選択層148は、正の遷移しきい値より大きい電圧の印加時に、高抵抗状態から低抵抗状態へと変化するように構成され」との発明特定事項における「低抵抗状態」は、本件補正発明の「第二抵抗状態」に相当するといえ、引用発明1の「前記選択層148は、負の遷移しきい値より小さい電圧の印加時に、高抵抗状態から低抵抗状態へと変化するように構成される」との発明特定事項における「低抵抗状態」は、本件補正発明の「第三抵抗状態」に相当するといえる。
さらに、引用発明1における「正の遷移しきい値」及び「負の遷移しきい値」は、それぞれ、本件補正発明の「第一閾値電圧」及び「第二閾値電圧」に相当するといえる。
そうすると、引用発明1における「前記選択層148は、正の遷移しきい値より大きい電圧の印加時に、高抵抗状態から低抵抗状態へと変化するように構成され、前記選択層148は、負の遷移しきい値より小さい電圧の印加時に、高抵抗状態から低抵抗状態へと変化するように構成される」という発明特定事項は、本件補正発明における「前記非線形素子は、第一閾値電圧より大きい電圧の印加時に、第一抵抗状態から第二抵抗状態へと変化するように構成され、前記非線形素子は、第二閾値電圧より小さい電圧の印加時に、前記第一抵抗状態から第三抵抗状態へと変化するように構成される」という発明特定事項に相当するといえる。
(カ)引用発明1における「データ記憶装置」は、スイッチング媒体であるRSE142を備えたメモリセルを有する装置であるから、「スイッチングデバイス」であるといえる。
そうすると、本件補正発明と引用発明1とは、「スイッチングデバイス」である点において共通するといえる。
(キ)以上から、本件補正発明と引用発明1とは、下記aの点で一致し、下記bの点で相違すると認める。
a 一致点
「基板と、
前記基板上に形成される第一電極と、
前記第一電極上に形成される第二電極と、
前記第一と第二電極との間に配置されるスイッチング媒体と、
前記第一と第二電極との間に配置され且つ前記第一電極と前記スイッチング媒体に電気的に直列接続した非線形素子とを備え、
前記非線形素子は、第一閾値電圧より大きい電圧の印加時に、第一抵抗状態から第二抵抗状態へと変化するように構成され、
前記非線形素子は、第二閾値電圧より小さい電圧の印加時に、前記第一抵抗状態から第三抵抗状態へと変化するように構成される、スイッチングデバイス。」
b 相違点
本件補正発明における「非線形素子」は「スイッチング媒体と接している」のに対し、引用発明1における「非線形素子」(選択層148)は、「バリア層」を介して「スイッチング媒体」(RSE142)と接しており、「非線形素子」(選択層148)と「スイッチング媒体」(RSE142)がじかに接していない点。
エ 相違点についての検討
(ア)上記イ(ア)a(c)のとおり、引用文献1(6ページ22行ないし25行)には、「It can be appreciated that the bipolar characteristics of an RSE can be exhibited by multiple different resistive sense technologies such as, but not limited to, resistive filament formation, magnetic switching, spin-polarized magnetic switching, and ionic filament formation.(訳.RSEのバイポーラ特性は、複数の異なる抵抗検知技術によって示されることは理解できる。たとえば、抵抗フィラメント形成、磁気切換、スピン分極磁気切換、イオンフィラメント形成などを挙げることができるが、これらに限定されない。)」と記載されているから、引用発明1の実施に際し、「RSE142」を具体化するために、フィラメント形成技術を用いた公知のスイッチング媒体を採用することは、当業者であれば普通になし得たことであるといえる。
(イ)他方、上記イ(イ)bのとおり、
「プログラマブル抵抗PRとパンチスルーダイオードSの直列接続を含むメモリ素子であって、
上記プログラマブル抵抗PRは、
銀上部電極PR1と、
固体電解質PR2と、
バリア金属を含む金属下部電極PR3を含み、
上記パンチスルーダイオードSは、
第2の導電型の半導体材料からなる第2の領域S1と第2の導電型の半導体材料からなる第3の領域S3との間の、第1の導電型の半導体材料からなる第1の領域S2を含む、
メモリ素子。」(引用発明2)
は、本願の優先日前に公知であった。
そして、上記イ(イ)aの引用文献2の記載(段落【0039】)より、引用発明2における「プログラマブル抵抗PR」は、電圧を印加することによって銀イオンによるフィラメントを形成又は消滅し、低抵抗状態又は高抵抗状態とすることができるものと認められるから、フィラメント形成技術を用いたスイッチング媒体といえるものである。
(ウ)そうすると、引用発明1における「RSE142」を、引用発明2における「プログラマブル抵抗PR」に置き換えることは、当業者が容易に想到し得たことであるといえる。
(エ)ところで、上記イ(ア)a(b)及び(f)の引用文献1の記載、並びに引用文献1のFIG.3の記載より、引用発明1における「バリア層144」は「純タンタル、TiN、TaN、およびTiWの材料」からなるものであり、「RSE142」と「選択層148」との間に配置されているものと認められるところ、当該「バリア層144」が、「RSE142」と「選択層148」との間の金属イオンの移動(エレクトロマイグレーション)を抑止するために設けられるものであることは、当該技術分野における技術常識より明らかであるといえる。
また、上記イ(イ)aの引用文献2の記載(段落【0039】)及び引用文献2の【図6】の記載より、引用発明2における「金属下部電極PR3」に含まれる「バリア金属」は「TiW、TiN、Ta(N)、W、WSi_(2)」のような金属であり、「固体電解質PR2」と「第2の領域S1」との間に配置されているものと認められるところ、当該「バリア金属」が、「固体電解質PR2」と「第2の領域S1」との間の金属イオンの移動(エレクトロマイグレーション)を抑止するために設けられるものであることも、当該技術分野における技術常識より明らかであるといえる。
以上のとおり、引用発明1における「バリア層144」と、引用発明2における「金属下部電極PR3」に含まれる「バリア金属」は、いずれも金属イオンの移動(エレクトロマイグレーション)を抑止するために設けられるものであって、その材質についても、Ta、TiN、TaN、TiWが例示されている点において共通する。
そうすると、引用発明1に対して引用発明2を適用する際に、「バリア金属」を含む「金属下部電極PR3」を、金属イオンの移動(エレクトロマイグレーション)を抑止する必要のある位置、すなわち「選択層148」の側(上側)に配置し、「銀上部電極PR1」を下側に配置すべきであることは、引用文献1及び2の記載に接した当業者であれば直ちに理解しうるところである。
また、「RSE142」と「選択層148」との間に「バリア金属」を含む「金属下部電極PR3」を配置した場合には、当該「バリア金属」によって「RSE142」と「選択層148」との間の金属イオンの移動(エレクトロマイグレーション)を抑止することが可能であるから、同様の機能を有する「バリア層144」を省略してもかまわないことは、当業者には明らかであるといえる。
したがって、引用発明1における「RSE142」を引用発明2における「プログラマブル抵抗PR」に置き換える際に、「バリア金属」を含む「金属下部電極PR3」を「選択層148」の側(上側)に配置し、当該「バリア金属」と同じ機能を有する「バリア層144」を省略することは、当業者であれば適宜なし得たことであるといえる。
(オ)以上より、引用発明1における「RSE142」を引用発明2における「プログラマブル抵抗PR」に置き換え、「バリア層144」を省略することによって、上記相違点に係る構成とすることは、当業者であれば容易に想到し得たことである。
オ 本件補正発明の作用効果について
本件補正発明の奏する作用効果は、引用発明1及び2の奏する作用効果から予測される範囲内のものにすぎず、格別顕著なものということはできない。
カ 請求人の主張について
請求人は審判請求書において、
「しかしながら、以下の通り、引用文献1の発明においてはbarrier layer 144が、selection layer 148とRSE142との間に存在しており、selection layer 148は、RSE142と接触しておりません。
・・・
この点において、新請求項1に係る発明は、引用文献1には開示されていないといえます。
また、引用文献1が開示するmemory cellにおいてbarrier layer 144を取り除く、引用文献1の発明思想を没却させるような動機は当業者にはないといえます。」
との主張をしている。
しかしながら、上述のとおり、引用発明1における「RSE142」を引用発明2における「プログラマブル抵抗PR」に置き換える際に、「バリア金属」を含む「金属下部電極PR3」を「選択層148」の側(上側)に配置し、同じ機能を有する「バリア層144」を省略することは、当業者であれば容易になし得たことであり、これによって引用発明1の発明思想が没却されるとはいえないから、上記請求人の主張を採用することはできない。
キ 特許法第17条の2第6項についてのまとめ
以上から、本件補正発明は、引用発明1及び2に基づいて、当業者が容易に発明をすることができたものである。
よって、本件補正発明は、特許法第29条2項の規定により、特許出願の際独立して特許を受けることができないものであるから、本件補正は、同法第17条の2第6項において準用する同法第126条第7項の規定に違反するものである。

4 補正の却下の決定についてのむすび
以上検討したとおり、本件補正は、特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明について
1 本願発明
平成28年12月8日付けの手続補正は上記のとおり却下されたので、本願の請求項1ないし10に係る発明は、平成28年4月12日に提出された手続補正書により補正された特許請求の範囲の請求項1ないし10に記載された事項により特定されるものであり、その内の請求項1に係る発明(以下「本願発明」という。)は、次のとおりのものと認める。(再掲)
「【請求項1】
基板と、
前記基板上に形成される第一電極と、
前記第一電極上に形成される第二電極と、
前記第一と第二電極との間に配置されるスイッチング媒体と、
前記第一と第二電極との間に配置され且つ前記第一電極と前記スイッチング媒体に電気的に直列接続した非線形素子とを備え、
前記非線形素子は、第一閾値電圧より大きい電圧の印加時に、第一抵抗状態から第二抵抗状態へと変化するように構成され、
前記非線形素子は、第二閾値電圧より小さい電圧の印加時に、前記第一抵抗状態から第三抵抗状態へと変化するように構成される、スイッチングデバイス。」

2 引用文献の記載事項及び引用発明
引用文献1の記載事項は上記第2の3(4)イ(ア)aで摘記したとおりであり、引用発明1は上記第2の3(4)イ(ア)bで認定したとおりのものである。

3 本願発明と引用発明1との対比
(ア)引用発明1における「第1の電極146」は、本願発明における「第一電極」に相当するといえる。
また、当該技術分野における技術常識より、引用発明1における「データ記憶装置」が「基板」を備えること、及び「第1の電極146」が当該「基板」上に形成されることは、明らかであるといえる。
そうすると、本願発明と引用発明1とは、「基板」及び「前記基板上に形成される第一電極」を備える点において共通するといえる。
(イ)引用発明1における「前記第1の電極146上に形成される第2の電極150」は、本願発明における「前記第一電極上に形成される第二電極」に相当するといえる。
(ウ)本願明細書の段落【0030】及び【0034】ないし【0037】の記載より、本願の請求項1に記載された「スイッチング媒体」との語は、「抵抗性を選択的に様々な値にセットし、かつリセットすることができる抵抗性を示す媒体」を意味し、かつ、「高抵抗状態と低抵抗状態の2つの状態をとるもの」を包含するものと認められる。
他方、上記第2の3(4)イ(ア)a(c)及び(e)の引用文献1の記載、並びに引用文献1のFIG.4の記載より、引用発明1における「RSE142」は、高抵抗状態又は低抵抗状態にプログラムすることが可能なものであると認められ、「抵抗性を選択的に様々な値にセットし、かつリセットすることができる抵抗性を示す媒体」であって「高抵抗状態と低抵抗状態の2つの状態をとるもの」であるといえるから、「スイッチング媒体」であるといえる。
そうすると、引用発明1における「前記第1の電極146と前記第2の電極150の間に配置されるRSE142」は、本願発明における「前記第一と第二電極との間に配置されるスイッチング媒体」に相当するといえる。
(エ)本願明細書の段落【0043】の記載より、本願の請求項1に記載された「非線形素子」との語は、電圧に対して非線形に応答する素子を意味するものと認められる。
他方、上記第2の3(4)イ(ア)a(d)の引用文献1の記載及び引用文献1のFIG.5の記載より、引用発明1における「選択層148」は、「電圧に対して非線形に応答する素子」であると認められるから、「非線形素子」であるといえる。
そうすると、引用発明1における「選択層148」は、本願発明における「非線形素子」に相当し、本願発明と引用発明1とは、「前記第一と第二電極との間に配置され且つ前記第一電極と前記スイッチング媒体に電気的に直列接続した非線形素子」を備える点において共通するといえる。
(オ)引用発明1における「高抵抗状態」は、本願発明の「第一抵抗状態」に相当するといえる。
また、本願発明では、「第二抵抗状態」における非線形素子の抵抗値と、「第三抵抗状態」における非線形素子の抵抗値とが異なる値であるとは特定しておらず、さらに、本願明細書の段落【0047】の「図6Aでは、正と負のバイアス操作間の対称的I-V挙動を伴う一実施形態を示しているが、別の実施形態では、この関係は対称形でない。」と記載されていることから、本願発明は、「第二抵抗状態」における非線形素子の抵抗値と、「第三抵抗状態」における非線形素子の抵抗値とが同一であるものを包含するものと認められる。そうすると、引用発明1の「前記選択層148は、正の遷移しきい値より大きい電圧の印加時に、高抵抗状態から低抵抗状態へと変化するように構成され」との発明特定事項における「低抵抗状態」は、本願発明の「第二抵抗状態」に相当するといえ、引用発明1の「前記選択層148は、負の遷移しきい値より小さい電圧の印加時に、高抵抗状態から低抵抗状態へと変化するように構成される」との発明特定事項における「低抵抗状態」は、本願発明の「第三抵抗状態」に相当するといえる。
さらに、引用発明1における「正の遷移しきい値」及び「負の遷移しきい値」は、それぞれ、本願発明の「第一閾値電圧」及び「第二閾値電圧」に相当するといえる。
そうすると、引用発明1における「前記選択層148は、正の遷移しきい値より大きい電圧の印加時に、高抵抗状態から低抵抗状態へと変化するように構成され、前記選択層148は、負の遷移しきい値より小さい電圧の印加時に、高抵抗状態から低抵抗状態へと変化するように構成される」という発明特定事項は、本願発明における「前記非線形素子は、第一閾値電圧より大きい電圧の印加時に、第一抵抗状態から第二抵抗状態へと変化するように構成され、前記非線形素子は、第二閾値電圧より小さい電圧の印加時に、前記第一抵抗状態から第三抵抗状態へと変化するように構成される」という発明特定事項に相当するといえる。
(カ)引用発明1における「データ記憶装置」は、スイッチング媒体であるRSE142を備えたメモリセルを有する装置であるから、「スイッチングデバイス」であるといえる。
そうすると、本願発明と引用発明1とは、「スイッチングデバイス」である点において共通するといえる。
(キ)以上から、本願発明と引用発明1とは、下記の点で一致すると認める。
「基板と、
前記基板上に形成される第一電極と、
前記第一電極上に形成される第二電極と、
前記第一と第二電極との間に配置されるスイッチング媒体と、
前記第一と第二電極との間に配置され且つ前記第一電極と前記スイッチング媒体に電気的に直列接続した非線形素子とを備え、
前記非線形素子は、第一閾値電圧より大きい電圧の印加時に、第一抵抗状態から第二抵抗状態へと変化するように構成され、
前記非線形素子は、第二閾値電圧より小さい電圧の印加時に、前記第一抵抗状態から第三抵抗状態へと変化するように構成される、スイッチングデバイス。」
(ク)よって、本願発明は、引用文献1に記載された発明である。

4 まとめ
以上のとおり、本願発明は、引用文献1に記載された発明であるから、特許法第29条第1項第3号に該当し、特許を受けることができない。

第4 結言
したがって、本願の請求項1に係る発明(本願発明)は、特許法第29条第1項第3号に該当し、特許を受けることができないから、その余の請求項について検討するまでもなく、本願は拒絶されるべきものである。
よって、結論のとおり審決する。
 
審理終結日 2017-07-04 
結審通知日 2017-07-11 
審決日 2017-07-25 
出願番号 特願2014-513700(P2014-513700)
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 113- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 加藤 俊哉  
特許庁審判長 深沢 正志
特許庁審判官 小田 浩
須藤 竜也
発明の名称 非線形素子を有するスイッチングデバイス  
代理人 奥野 彰彦  
代理人 SK特許業務法人  
代理人 伊藤 寛之  

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