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審決分類 審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 G06F
審判 査定不服 特36条4項詳細な説明の記載不備 取り消して特許、登録 G06F
審判 査定不服 2項進歩性 取り消して特許、登録 G06F
管理番号 1348061
審判番号 不服2017-16827  
総通号数 231 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-03-29 
種別 拒絶査定不服の審決 
審判請求日 2017-11-13 
確定日 2019-02-12 
事件の表示 特願2016- 72577「情報処理システム,トランジスタ回路の診断方法及びプログラム」拒絶査定不服審判事件〔平成29年10月 5日出願公開,特開2017-182670,請求項の数(3)〕について,次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は,特許すべきものとする。 
理由 第1.手続の経緯
本願は,平成28年3月31日の出願であって,
平成28年3月31日付けで審査請求がなされ,平成28年12月20日付けで審査官により拒絶理由が通知され,これに対して平成29年3月3日付けで意見書が提出されると共に手続補正がなされたが,平成29年8月9日付けで審査官により拒絶査定がなされ(謄本送達;平成29年8月15日),これに対して平成29年11月13日付けで審判請求がなされると共に手続補正がなされ,平成30年1月9日付けで審査官により特許法164条3項の規定に基づく報告がなされ,平成30年8月1日付けで当審により拒絶理由が通知され,これに対して平成30年10月9日付けで意見書が提出されると共に手続補正がなされたものである。

第2.本願発明について
本願の請求項1?本願の請求項3に係る発明(以下,これを「本願発明1?本願発明3」という)は,平成30年10月9日付けの手続補正により補正された特許請求の範囲の請求項1?請求項3に記載された事項により特定されるものであり,そのうち,本願発明1は,次のとおりのものである。

「トランジスタ回路とプロセッサとを備え,
前記トランジスタ回路は,
同一構成の3つの論理回路のそれぞれに対応する3つのレジスタが出力する第1の論理値または第2の論理値を取得し,取得した前記論理値について前記第1の論理値と前記第2の論理値の何れの数量が多いか多数決を行う多数決読出部と,
前記多数決読出部が行った多数決の結果に基づいて,前記第1の論理値と前記第2の論理値の何れかを前記3つのレジスタに書き込む書込部と,
前記書込部による前記第1の論理値と前記第2の論理値の何れかの書き込みが完了するまでの間,前記3つの論理回路のうち前記数量の多い方の論理値を出力した2つの論理回路の論理値どうしが一致しているか否かを繰り返し判定する状態管理部と,
を備え,
前記プロセッサは,
前記多数決読出部が行った多数決の結果,前記3つのレジスタが出力する前記論理値が不一致である場合に,前記書込部に,前記第1の論理値と第2の論理値のうち数量の多い方の論理値を前記3つのレジスタに書き込ませ,
前記書込部による前記第1の論理値または前記第2の論理値の書き込みが完了するまでの間,前記状態管理部に2つの論理回路の論理値どうしが一致しているか否かを判定させ,
前記書込部による前記第1の論理値または前記第2の論理値の書き込みが完了するまでの間,前記状態管理部が2つの論理回路の論理値どうしが一致していると判定した場合に,前記トランジスタ回路の出力する論理値が正常であると判定し,前記書込部による前記第1の論理値または前記第2の論理値の書き込みが完了するまでの間,前記状態管理部が2つの論理回路の論理値どうしが一致しないと判定した場合に,前記トランジスタ回路の出力する論理値が異常であると判定する
情報処理システム。」

第3.引用文献に記載の事項及び引用文献に記載の発明
1.引用文献1について
(1)引用文献1の記載事項
原審の平成28年12月20日付けの拒絶理由(以下,これを「原審拒絶理由」という)に引用された「丸本耕平 他,「故障挿入によるTMRプロセッサの耐縮退故障性評価」,FIT2007 第6回情報科学技術フォーラム 一般講演論文集 第1分冊,社団法人情報処理学会、社団法人電子情報通信学会,2007年8月22日,pp.225-226」(以下,これを「引用文献1」という)には,関連する図面と共に,次の事項が記載されている。

A.「2. TMRプロセッサのモデル
本研究で評価するTMRプロセッサのアーキテクチャを図1に示す.TMRプロセッサは3個の同一のプロセッサコア,多数決器,制御回路で構成される.プロセッサコアとして, H8/300命令のサブセットが実行可能なプロセッサを用いる.3個のプロセッサコアは同一の命令を実行する.多数決器は,3個のプロセッサコアの内部レジスタと外部出力,合計260ビットの信号線の多数決を採り結果を出力する.外部出力の多数決結果は外部に出力される.制御回路は,多数決結果を基にTMRプロセッサを制御する.1個のプロセッサコアが他のプロセッサコアと異なる値を出力した場合は,プロセッサコアの内部レジスタに多数決結果を転送するリカバリ動作を実行する.リカバリはすべてのデータを並列に転送するため,1クロックで完了する.3個のプロセッサコアが互いに異なる値を出力した場合は,TMRプロセッサは動作を停止する.
本研究では,図2,3のように多数決の対象となるハードウェア単位が異なる2種類のTMRプロセッサの評価を行う.図2の方式(TMRプロセッサ(a))では,プロセッサコアの内部レジスタ(REGs)と外部出力について一括して多数決を採る.この多数決方法では,1個のプロセッサコアの誤りをマスクすることが可能であるが,2個以上のプロセッサコアが誤りを出力した場合にはマスクすることができない.図3の方式(TMRプロセッサ(b))では,プロセッサコアの内部レジスタ(REG)と外部出力についてそれぞれ個別に多数決を採る.本研究では多数決の対象となる260ビットの信号を,レジスタや外部出力の構成によって28個の組に分割にし,組ごとに独立して多数決を採ることにした.この多数決方法でも同様に,1個のプロセッサコアの誤りをマスクすることが可能である.また,2個以上のプロセッサコアが誤りを出力した場合でも,誤りが同一の多数決器に入力されなければマスク可能である.
上記の回路をレジスタ転送レベルのVerilo-HDLで記述し,シノプシス社のDesign Compilerによって論理合成を行った.プロセッサコア及び2種類のTMRプロセッサのセルエリアを表1に示す.プロセッサコア単体と比べると,どちらのTMRプロセッサも面積オーバヘッドは同程度となっている.」(225頁左欄14行?226頁左欄17行)

B.「



(2)引用文献1に記載の発明
上記引用のA,及び,Bに開示の記載内容から,引用文献1には,次の発明(以下,これを「引用発明」という)が記載されているものと認める。

「3個の同一のプロセッサコア,多数決器,制御回路で構成される,TMRプロセッサであって,
3個のプロセッサコアは同一の命令を実行し,
多数決器は,3個のプロセッサコアの内部レジスタと外部出力,合計260ビットの信号線の信号を,レジスタや外部出力の構成によって28個の組に分割にし,組ごとに独立して多数決を採り結果を出力し,
制御回路は,多数決結果を基にTMRプロセッサを制御するものであって,1個のプロセッサコアが他のプロセッサコアと異なる値を出力した場合は,プロセッサコアの内部レジスタに多数決結果を転送するリカバリ動作を実行し,3個のプロセッサコアが互いに異なる値を出力した場合は,TMRプロセッサは動作を停止するよう制御する,TMRプロセッサ。」

2.引用文献2の記載事項
原審拒絶理由に引用された「一ノ宮佳裕 他,「SRAM型FPGAの部分再構成によるソフトコアプロセッサの高信頼化」,電子情報通信学会論文誌,社団法人電子情報通信学会,2009年12月1日,第J92-D巻 第12号,pp.2105-2113」(以下,これを「引用文献2」という)には,関連する図面と共に,次の事項が記載されている。

C.「3.高信頼化システムの提案
3.1高信頼化対象回路の構成
本論文では汎用性を考慮し,μITRON4.0(Micro In-dustrial The Real-time Operating System Nucleus)準拠のRTOS(RealTime Operating System)カーネルを動作できる回路構成を高信頼化対象とする.使用したカーネルは,TOPPERS/JSP(Toyohashi OPen Platform for Embedded Real-time Systems/Just Standard Profile:以下,JSP)である[18].図1に高信頼化の対象とする回路(以下,ベースシステム)の構成を示す.また,表1に回路構成要素を示す.JSPカーネルを動作させるために,MBの設計オプションとしてバレルシフタと除算器を実装する.BRAMは,JSPカーネルを保持するために64kByte利用する.また,LMBは命令用のILMB(Instruction LMB)とデータ用のDLMB(Data LMB)の2本を実装する.なお,MBの面積最適化オプションは無効とし速度優先で実装する.
また,キャッシュに関してはMicroBlaze v6.00.bにおいてはオプション設定である.しかし,主記憶として使用しているBRAMが高速で動作するため,本システムでは利用していない.TLB(Translation Lookaside Buffer)に関しては,今回用いたMicroBlazev 6.00.bにはTLBが実装されておらず,JSPカーネルもTLBを必要としない.このような理由により,本研究ではキャッシュ及びTLBについては実装していない.
3.2提案システム構成
本論文ではTMR実装と部分再構成,そしてレジスタ情報の同期によるソフトコアプロセッサの高信頼化を図る.図2に,図1のベースシステムをTMR化した図を示す.ここではソフトコアプロセッサにおけるエラー修正のために,MicroBlaze(MB)を部分再構成領域(PRR:Partially Reconfigurable Region)としている.今回はプロセッサの同期に主眼を置くため,SEUの発生対象をMBとする.部分再構成はEA PR(Early Access Partial Reconfiguration)フローに基づいて行う[9],[10].
本システムでは,多数決回路のVOTERとエラー検出回路のDetectorを4箇所に配置している.配置場所は,MB-OPB間(OPB-VOTER,OPB-Detector),LMB-Mem_Cntrl間(DLMB/ILMB-VOTER,DLMB/ILMB-Detector),そしてUART-I/O間(DART-VOTER,UART-Detector)である.OPB-VOTERを配置することで,MBでエラーが発生してもTimerなどの周辺回路に影響しない.LMB-VOTERの場合,エラー隠ぺいだけではなくBRAMを共有しメモリ消費量を削減できる[14].詳細は3.4で述べるが,LMB-VOTERを配置することで正しいレジスタ情報をBRAMに退避することも可能となる.UART-VOTERについては,外部出力に関するエラーを隠ぺいするために配置している.
Detectorに関しては,MBにおけるエラー発生を検知するために配置している.Detector回路の論理式は以下のようになる.
EO = (^(?)RO and R1 and R2) or (RO and ^(?)R1 and ^(?)R2)
El = (RO and ^(?)R1 and R2) or (^(?)RO and R1 and ^(?)R2)
E2 = (RO and R1 and ^(?)R2) or (RO and ^(?)R1 and ^(?)R2)
(当審注;システムの都合上,表記を一部変更している。)
R0,R1,R2は三重冗長化されたモジュールからの出力である.E0,E1,E2はどのモジュールがエラーとなっているか通達する信号である.このDetectorによりエラーが発生した箇所を検出し,部分再構成を行うように信号を出力する.
3.3復旧処理対象レジスタ
同期処理の際に,MBにおいて退避・復旧の対象とするレジスタを示す.MBはハーバードアーキテクチャ構造のRISC(Reduced Instruction Set Computer)型プロセッサであり,32bitの汎用レジスタを32個(R0?R31)有する.また,特殊用途レジスタとして32bitレジスタが最大18個あるが,ユーザの利用するMBのオプションによって利用される数が異なる[19].表2にMBの特殊用途レジスタの種類とその用途を示す.提案システムではすべてのレジスタを利用しているが,プロセッサバージョンレジスタ(RPVR)を除くすべての汎用レジスタと特殊用途レジスタのみを退避させる.RPVRは,マルチプロセッサシステムのような複数のMBを区別する必要がある場合に用いられる読み込み専用レジスタである.提案システムでは複数のプロセッサを用いているが,すべてのプロセッサで同一の処理を行っている.そのため,RPVRを利用しておらず,退避・復旧の対象とはしていない.RPVRを利用する場合についても,RPVRの内容は再構成の際に初期化されると予想されるため,問題ないと考えられる.
次節に,部分再構成を含めた同期復旧処理の説明を行う.
3.4同期復旧処理手順
図3に,提案システムにおける同期復旧処理の流れを示す.図3の(1)は,すべてのMBが正常に動作している状態である.(2)でMB2に対してSEUが発生したと仮定すると,即座に(3)においてDetectorでSEU発生が検知される.続いて,Detectorから部分再構成を行う制御信号が出力される.(4)で部分再構成が行われるが,この段階ではMB間で内部状態の同期がとれていない.そのため,(5)ですべてのMBに割込みを入れ,(6)で正常動作しているMBのレジスタ情報を共有し同期を行う.具体的には,(5)で各MBにレジスタ情報を退避させるための割込みを入れる.割込みを受けたMBは,(6)でレジスタ情報退避命令をBRAMへ要求する.このとき,部分再構成直後のMB2は割込みを受け付けず,起動プロセス実行のための命令を要求している.しかし,その要求はVOTERにより隠ぺいされ,MB0,MB1からのレジスタ情報退避命令の要求が採択される.これにより,MB2を含む全MBに対して,BRAMからレジスタ情報退避命令がフェッチされる.この時点で,命令単位での同期が完了する。そして,全MBからレジスタ情報が読み出され,VOTERを介してBRAMに格納される,BRAMには,正常動作をしていたMB0,MB1のレジスタ情報が保存される.このレジスタ情報を全MBに復帰させることで内部状態の同期が行われ,MB2の復旧処理が完了する.これにより,(6)の同期処理が終了し(1)の正常動作状態に戻る.
本復旧処理において部分再構成の時間は隠ぺいされる.そのため,復旧に要する時間は(6)の同期処理にかかる時間のみである.また,この同期処理は,部分再構成の終了を起点として行うことも,周期ハンドラを用いて定期的に行うことも可能である.周期ハンドラを用いる場合は,Scrubbingと同様にSEU発生の10倍の頻度で行うことで,確実な同期が図れると考えられる[20].
本研究では実装していないが,キャッシュやTLBを必要とするシステムの場合は以下の処理を行うことで同期が実現できると考えている.まずキャッシュの同期処理については,キャッシュを一時的に使用不可とし内容をフラッシュすることで同期できると考えている.なお,ライトバックキャッシュの場合,フラッシュする前にダーティなラインを主記憶に書き戻す必要がある.この点については,キャッシュコントローラを冗長実装しておくことにより,フラッシュ前に正しい値を書き戻すことが可能と考えている.TLBを必要とする場合についても,復旧処理の際に一時的にTLBを使用不可にし,再設定することで同期が可能と考えている.キャッシュ・TLBともに,一時的に使用不可としフラッシュ・再設定することで処理速度にオーバヘッドが生じる.しかし,このオーバヘッドはSEUによるエラーの発生頻度を考慮すると無視してよいと考えられる.」(2107頁左欄1行?2109頁右欄3行)

第4.本願発明と引用発明との対比及び相違点についての判断
1.本願発明1について
(1)対比
ア.引用発明における「プロセッサコア」が,「論理回路」で構成されていることは明らかであるから,本願発明1における「論理回路」に相当し,引用発明における「制御回路」は,前記「プロセッサコア」を制御するものであるから,本願発明1における「プロセッサ」と,“制御手段”である点で共通し,
引用発明においては,「3個のプロセッサコア」が,同じ動作を行っており,当該「プロセッサコア」が,“トランジスタ”によって構成されることも明らかであるから,
引用発明において,「3個の同一のプロセッサコア,多数決器,制御回路で構成される」ことと,
本願発明1における「トランジスタ回路とプロセッサとを備え」ることとは,
“トランジスタ回路と制御手段を備える”点で共通する。

イ.引用発明は,「多数決器は,3個のプロセッサコアの内部レジスタと外部出力,合計260ビットの信号線の信号を,レジスタや外部出力の構成によって28個の組に分割にし,組ごとに独立して多数決を採り結果を出力」するものであるから,
引用発明における,上記引用の「多数決器」が,
本願発明1における「同一構成の3つの論理回路のそれぞれに対応する3つのレジスタが出力する第1の論理値または第2の論理値を取得し,取得した前記論理値について前記第1の論理値と前記第2の論理値の何れの数量が多いか多数決を行う多数決読出部」に相当する。

ウ.引用発明において,「制御回路は,多数決結果を基にTMRプロセッサを制御するものであって,1個のプロセッサコアが他のプロセッサコアと異なる値を出力した場合は,プロセッサコアの内部レジスタに多数決結果を転送するリカバリ動作を実行し,3個のプロセッサコアが互いに異なる値を出力した場合は,TMRプロセッサは動作を停止するよう制御する」ものであるから,
本願発明1における「プロセッサは,
前記多数決読出部が行った多数決の結果,前記3つのレジスタが出力する前記論理値が不一致である場合に,前記書込部に,前記第1の論理値と第2の論理値のうち数量の多い方の論理値を前記3つのレジスタに書き込ませ,
前記書込部による前記第1の論理値または前記第2の論理値の書き込みが完了するまでの間,前記状態管理部に2つの論理回路の論理値どうしが一致しているか否かを判定させ,
前記書込部による前記第1の論理値または前記第2の論理値の書き込みが完了するまでの間,前記状態管理部が2つの論理回路の論理値どうしが一致していると判定した場合に,前記トランジスタ回路の出力する論理値が正常であると判定し,前記書込部による前記第1の論理値または前記第2の論理値の書き込みが完了するまでの間,前記状態管理部が2つの論理回路の論理値どうしが一致しないと判定した場合に,前記トランジスタ回路の出力する論理値が異常であると判定する」ものと,
“制御手段は,論理値どうしが一致しないと判定した場合に,トランジスタ回路の出力する論理値が異常であると判定する”点で共通する。

エ.以上,上記ア.?ウ.において検討した事項から,本願発明1と,引用発明との,一致点,及び,相違点は,次のとおりである。

[一致点]
トランジスタ回路と制御手段を備え,
前記トランジスタ回路は,
同一構成の3つの論理回路のそれぞれに対応する3つのレジスタが出力する第1の論理値または第2の論理値を取得し,取得した前記論理値について前記第1の論理値と前記第2の論理値の何れの数量が多いか多数決を行う多数決読出部を,備え,
制御手段は,
論理値どうしが一致しないと判定した場合に,トランジスタ回路の出力する論理値が異常であると判定する,システム。

[相違点1]
“制御手段”に関して,
本願発明1においては,「プロセッサ」であるのに対して,
引用発明においては,「制御回路」である点。

[相違点2]
本願発明1においては,「トランジスタ回路」が,“多数決読出部が行った多数決の結果に基づいて,第1の論理値と第2の論理値の何れかを3つのレジスタに書き込む書込部と,前記書込部による前記第1の論理値と前記第2の論理値の何れかの書き込みが完了するまでの間,3つの論理回路のうち数量の多い方の論理値を出力した2つの論理回路の論理値どうしが一致しているか否かを繰り返し判定する状態管理部”を有するものであるのに対して,
引用発明においては,「書込部」,「状態管理部」に相当する構成についての言及がない点。

[相違点3]
“判定”に関して,
本願発明1においては,“多数決読出部が行った多数決の結果,3つのレジスタが出力する論理値が不一致である場合に,書込部に,第1の論理値と第2の論理値のうち数量の多い方の論理値を前記3つのレジスタに書き込ませ,前記書込部による前記第1の論理値または前記第2の論理値の書き込みが完了するまでの間,状態管理部に2つの論理回路の論理値どうしが一致しているか否かを判定させ,前記書込部による前記第1の論理値または前記第2の論理値の書き込みが完了するまでの間,前記状態管理部が2つの論理回路の論理値どうしが一致していると判定した場合に,トランジスタ回路の出力する論理値が正常であると判定し,前記書込部による前記第1の論理値または前記第2の論理値の書き込みが完了するまでの間,前記状態管理部が2つの論理回路の論理値どうしが一致しないと判定した場合に,前記トランジスタ回路の出力する論理値が異常であると判定する”ものであるのに対して,
引用発明においては,「書込部」,「状態管理部」に関連した一連の処理についての言及がない点。

(2)相違点についての当審の判断
事案に鑑みて,上記相違点2について先に検討すると,相違点2に係る本願発明1の構成は,上記引用文献1,及び,引用文献2には記載されておらず,本願出願前において周知技術であるともいえない。
したがって,他の相違点について判断するまでもなく,本願発明1は,当業者であっても引用発明,引用文献2に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。

2.本願発明2,及び,本願発明3について
本願発明2は,本願発明1を方法の発明としたもの,本願発明3は,本願発明1をプログラムの発明としたものであるから,本願発明1と引用発明との[相違点2]に係る構成を有するものである。
したがって,本願発明1と同様の理由により,当業者であっても,引用発明,引用文献2に記載された技術的事項に基づいて容易に発明できたものとはいえない。

第5.原査定の概要及び原査定についての判断
原査定は,本願の請求項1?本願の請求項5について上記引用文献1,2に基づいて,当業者が容易に発明できたものであるから,特許法29条2項の規定により特許を受けることができないというものである。しかしながら,平成30年10月9日付け手続補正により補正された請求項1?請求項3は,それぞれ,本願発明1と引用発明との[相違点2]に係る構成を有するものとなっており,上記のとおり,本願発明1?本願発明3は,上記引用文献1に記載された発明及び上記引用文献2に記載された技術的事項に基づいて,当業者が容易に発明できたものではない。したがって,原査定を維持することはできない。

第6.当審拒絶理由について
1.36条6項2号について
本願の請求項1に記載の,
「3つの論理回路のうち前記数量の多い方の論理値を出力した2つの論理回路の論理値どうしが一致しているか否かを判定し,当該2つの論理回路の論理値どうしが一致している場合に,前記トランジスタ回路が正常に動作すると判定し,当該2つの論理回路の論理値どうしが一致しない場合に,前記トランジスタ回路の何れかが異常である」,
は,明確でない旨の拒絶の理由を通知しているが,平成30年10月9日付けの手続補正により解消している。

2.36条4項1号について
本願の請求項1に記載の,
「3つの論理回路のうち前記数量の多い方の論理値を出力した2つの論理回路の論理値どうしが一致しているか否かを判定し,当該2つの論理回路の論理値どうしが一致している場合に,前記トランジスタ回路が正常に動作すると判定し,当該2つの論理回路の論理値どうしが一致しない場合に,前記トランジスタ回路の何れかが異常である」,
に関して,本願明細書の発明の詳細な説明は,経済産業省令で定めるところにより,その発明の属する技術分野における通常の知識を有する者がその実施をすることができる程度に明確かつ十分に記述したものでない旨の拒絶の理由を通知しているが,平成30年10月9日付けの手続補正により解消している。

第7.むすび
以上のとおり,本願発明1?本願発明3は,当業者が引用発明及び引用文献2に記載された技術的事項に基づいて容易に発明をすることができたものではない。
したがって,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。

よって,結論のとおり審決する。
 
審決日 2019-01-30 
出願番号 特願2016-72577(P2016-72577)
審決分類 P 1 8・ 537- WY (G06F)
P 1 8・ 121- WY (G06F)
P 1 8・ 536- WY (G06F)
最終処分 成立  
前審関与審査官 三坂 敏夫  
特許庁審判長 辻本 泰隆
特許庁審判官 石井 茂和
山崎 慎一
発明の名称 情報処理システム、トランジスタ回路の診断方法及びプログラム  
代理人 松沼 泰史  
代理人 森 隆一郎  
代理人 伊藤 英輔  
代理人 棚井 澄雄  

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