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審決分類 審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1367256
審判番号 不服2019-11955  
総通号数 252 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2020-12-25 
種別 拒絶査定不服の審決 
審判請求日 2019-09-10 
確定日 2020-11-04 
事件の表示 特願2017-556206「シード層上に成長層を施す方法」拒絶査定不服審判事件〔平成28年11月24日国際公開、WO2016/184523、平成30年 8月16日国内公表、特表2018-523287、請求項の数(7)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は、2015年5月21日を国際出願日とする出願であって、平成29年10月26日に特許協力条約第34条補正の翻訳文提出書が提出され、平成31年2月21日付けで拒絶理由が通知され、令和1年5月9日に意見書及び手続補正書が提出されたが、同年6月3日付けで拒絶査定(原査定)がされ、これに対して、同年9月10日に拒絶査定不服審判が請求されると同時に手続補正書が提出され、令和2年6月10日付けで拒絶理由通知がされ、同年8月6日付けで意見書及び手続補正書が提出されたものである。

第2 本願発明
本願請求項1-7に係る発明(以下、それぞれ「本願発明1」-「本願発明7」という。)は、令和2年8月6日付けの手続補正で補正された特許請求の範囲の請求項1-7に記載された事項により特定される発明であり、本願発明1は以下のとおりの発明である。

「【請求項1】
半導体素子を製造するための成長層(14)のマスキングのためのマスク(6)をシード層(2)上にインプリントし、前記シード層(2)上に前記成長層(14)を施す方法であって、
第1の工程で、シード層表面(2ｏ)を備えた第1の基板(1)の準備を行い、
第2の工程で、湿式化学的堆積方法により前記シード層表面(2ｏ)上でのマスク材料(3)の堆積を行い、
第3のプロセス工程で、前記堆積されたマスク材料(3)の上方でのインプリントスタンプ(4)の位置決めを行い、
第4のプロセス工程で、前記マスク材料(3)の構造化を行い、
第5のプロセス工程で、前記マスク材料(3)の硬化を行い、
第6のプロセス工程で、前記マスク材料(3)からの前記インプリントスタンプ(4)の離型を行い、
第7のプロセス工程で、残留層(12)が存在する場合、この種の残留層(12)のエッチングを行い、
第8のプロセス工程で、前記シード層表面(2ｏ)の到達可能な領域の被覆を行い、
第9のプロセス工程で、成長層材料をさらに供給することにより、前記成長層(14)を所望の高さにまで成長させ、
第10のプロセス工程で、前記成長層(14)の第2の基板(1’)への貼り合わせを行い、
第11のプロセス工程で、前記第1の基板(1)の除去を行い、
前記シード層(2)および/または前記成長層(14)は、シード層材料としておよび/または成長層材料として次に挙げられた材料:
Si、GaAｓ、InP、InSb、InAｓ、GaSb、AlN、InN、GaP、BeTe、ZnO、CｕInGaSe_(2)、ZnS、ZnSe、ZnTe、CdS、CdSe、CdTe、Hg_((1-x))Cd_((x))Te、BeSe、HgS、Al_(x)Ga_((1-x))Aｓ、GaS、GaSe、GaTe、InS、InSe、InTe、CｕInSe_(2)、CｕInS_(2)、CｕInGaS_(2)、SiC、SiGeの1種以上から、エピタキシャルにかつ/または単結晶に形成されている/形成される、方法。」

なお、本願発明2-7の概要は以下のとおりである。
本願発明2-7は、本願発明1を減縮した発明である。

第3 引用文献、引用発明等
1.引用文献1について
ア 原査定の拒絶の理由に引用された引用文献1(米国特許出願公開第2015/0093847号明細書)には、図面とともに次の事項が記載されている(下線は合議体が付与した。なお、日本語訳として、ファミリ文献特開2015-515146号公報の記載を用いた。日本語訳の段落番号は当該公報に記載の段落番号である。)。

「TECHNICAL FIELD
[0001] The present invention is provided to: economically manufacture a nano to micron sized pattern on a substrate of a light emitting diode including a convex section, which includes any one selected from the group consisting SiO_(2), Si_(3)N_(4), and a combination thereof, using a nano printing or nano imprinting process; efficiently form the nano to micron sized pattern on the substrate of the light emitting diode formed of sapphire monocrystal and the like, using this process; and form gallium nitride or the like having a small crystal defectthereby significantly increasing performance of the light emitting diode. 」
(「【技術分野】
【0001】
本発明は、ナノプリンティングまたはナノインプリント工程を用いてSiO_(2)、Si_(3)N_(4)及びこれらの組み合わせからなる群から選択されたいずれか1つを含む凸部を有する発光ダイオード基板にナノレベルのパターンを経済的に製造し、これを用いてサファイア単結晶などの発光ダイオード基板にナノレベルのパターンを効率的に形成し、これに結晶欠陥が少ない窒化ガリウムなどを形成させて発光ダイオードの性能を画期的に増大させるためのものである。」)

「[0003] The performance of the light emitting diode is generally determined based on internal quantum efficiency according to how many photons are generated by injected (injection) electrons and light extraction efficiency according to how many photons can be emitted to an outside of a light emitting diode device.
[0004] ・・・When light generated in a multi quantum well (MQW) region, which is an active layer (a light emitting layer) of the light emitting diode, is emitted, total reflection is generated at a boundary between the light emitting diode device, external air, and an external sealing material such as epoxy, sapphire substrate, or the like.・・・Accordingly, the light departing from the critical angle range and entering in a direction toward the outside of the device cannot advance to the outside but is totally reflected until the light is absorbed in the device, and thus, the light extraction efficiency is merely several percent(%), which is very low. In addition, this causes problems leading to generation of heat in/of the device.
[0005] In order to overcome the limitation of the nitride-based light emitting diode, a research has been attempted for effectively reducing total reflection through diffused reflection of light・・・Alternatively, when the epitaxial layer is grown on a patterned sapphire substrate (PSS), similarly, the light extraction efficiency may be effectively improved due to the diffused reflection effect of the light.・・・」
(「【0003】
発光ダイオードの性能は、多量に注入された電子がいかに多くの光子を生成するかによる内部量子効率と、生成された光子をいかに多く発光ダイオード素子の外部に放出するかによる光抽出効率と、によって決定される。
【0004】
・・・発光ダイオードの活性層(発光層)であるMQW領域(・・・)から生成した光が放出される場合、発光ダイオード素子と外部空気、外部封止材であるエポキシ、サファイア基板などとの境界で全反射が発生する。・・・よって、臨界角範囲を逸脱して素子外部方向に入射する光は外部に放出できずに、素子内部で吸収されるまで引き続き全反射され、光抽出効率はわずか数%と極めて低い。さらにこれは素子が発熱する問題を引き起こす。
【0005】
このような窒化物系発光ダイオードの限界を克服するために、素子表面の・・・光の乱反射を介して全反射を効果的に低減させようとする研究が行われてきた。・・・これに対する代案としてPSS(Paｔｔeｒned ｓaｐｐhiｒe ｓｕbｓｔｒaｔe)にエピタキシャル層を成長させた場合、同じく光の乱反射効果により光抽出効率を効果的に改善することができる。・・・」)

「[Technical Problem]
[0006] Currently, the patterned sapphire substrate (PSS) is mainly manufactured through a photolithography process and a dry and wet etching process, and specification of most of the patterns is about several microns. An extent in improvement of the light extraction efficiency of the light emitting diode due to the diffused reflection of the light is largely varied according to size, shape, cycle, or the like, of the patterns. It is known that, when a nano photonic crystal pattern is applied to a light emitting region of the light emitting diode, light extraction is largely increased. Accordingly, a diameter and cycle of the micro pattern of a conventionally commercialized PSS should be reduced to a nano grade to improve the efficiency of the light emitting device, and a shape of the pattern should (also) be optimized.
[0007] Since the photolithography, which is a patterning technique used for manufacturing of the PSS, is expensive and application of the nano to micron sized pattern increases manufacturing cost of products and significantly decreases economic feasibility, the light extraction efficiency cannot be easily improved through the conventional method and the PSS. Accordingly, in order to additionally improve efficiency of the light emitting diode, instead of the expensive photolithography, a patterning technique capable of economically manufacturing the nano to micron sized pattern is needed.
[0008] In addition, a process of coating a gallium nitride film, which has a small amount of lattice defects, on a sapphire substrate or the like having the nano to micron sized pattern is needed. As a result, total reflection in the substrate may be reduced and light emission efficiency may be improved. 」
「【発明の概要】
【発明が解決しようとする課題】
【0006】
現在、PSSの場合、主に、フォトリソグラフィ工程と乾式及び湿式エッチング工程を介して製作され、パターンのスペックはほとんどが数マイクロレベルにとどまっている。光の乱反射による発光ダイオードの光抽出効率の向上は、パターンの大きさ、形状及び周期などによってその向上値が大きく変化する。発光ダイオードの発光領域帯では、ナノレベルの光結晶パターンを適用した場合、光抽出向上値が大きく増大されるものとして知られている。したがって、発光素子の効率向上のために、既常用化されているPSSのミクロンレベルパターンの直径及び周期をナノレベルに縮小する必要があり、パターンの形状も最適化する必要があった。
【0007】
現在、PSSの製作のために用いるパターニング技術であるフォトリソグラフィは、工程コストが高価である上、ナノレベルのパターンを適用するには製品の製造単価が高く経済性がよくないため、現在の方法では、PSSによるこれ以上の光抽出効率の向上を期待することができない。したがって、発光ダイオードのさらなる効率向上のために、高価なフォトリソグラフィの代わりとなるナノレベルのパターンを経済的に製作できるパターニング技術が必要であった。
【0008】
また、ナノレベルのパターンでサファイア基板などに格子欠陥の少ない窒化ガリウム膜を加えることができる工程が要請される。これにより、基板内の全反射を低減し、発光効率を向上させることができる。」)

「[0018] The substrate may be any one selected from the group consisting of a sapphire substrate, a silicon substrate, and a quartz substrate. When the substrate is the sapphire substrate, the convex section including any one selected from the group consisting of SiO_(2), Si_(3)N_(4), and a combination thereof is formed on the substrate, and as a gallium nitride film is formed thereon, a seed is formed on the bottom section to which the sapphire substrate is exposed so that a gallium nitride crystal grows; and thus, lattice defects may be significantly reduced. 」
(「【0018】
前記基板は、サファイア基板、シリコン基板及びクオーツ基板からなる群から選択されたいずれか1つとすることができ、サファイア基板とすることができる。前記基板がサファイア基板の場合には、前記SiO_(2)、Si_(3)N_(4)、及びこれらが組み合わせからなる群から選択されたいずれか1つを含む凸部が前記基板上に形成され、これに窒化ガリウム膜が形成されながら、サファイア基板が露出している底部にシードが形成されて窒化ガリウム結晶が成長し、格子欠陥を極めて低減することができる。」)

「[Advantageous Effects of Invention]
[0021] In the present invention, as a diameter and a cycle of a pattern of a substrate for a light emitting diode are reduced to a nano grade,・・・In particular, since the patterning for the light emitting diode does not require precise alignment, the nano print (or imprint) process, which is a direct pattern transfer method, may be appropriately applied, and a sub-micron pattern may be easily formed. Accordingly, in comparison with the conventional photolithography process for manufacturing the PSS, when the nano print (or imprint) technique is applied to the PSS process, performance of the product may be further improved and economic feasibility may be accomplished, and mass production of high efficiency PSS light emitting diode becomes possible. ・・・」
(「【発明の効果】
【0021】
本発明では、発光ダイオード用基板のパターンの直径及び周期をナノレベルに縮小することを介して発光ダイオードの内部量子効率及び光抽出効率を極大化させようとする。・・・特に発光ダイオードのためのパターニングは、正確なアライメント(・・・)を必要としないために直接パターン転写方式であるナノプリント(またはインプリント)工程を適用するのに適切であり、サブミクロンレベルのパターンを容易に形成することができる。したがって、PSSを製作するための従来のフォトリソグラフィ工程と比較してナノプリント(またはインプリント)技術をPSS工程に適用した場合、製品性能がさらに向上すると共に、経済性を高めることができ、高効率PSS発光ダイオードの量産化を可能とする。・・・」)

「[0029] FIG. 1 is a schematic view showing a manufacturing a substrate for a light emitting diode according to an embodiment of the present invention. FIG. 2 is a schematic view showing a method of manufacturing a substrate for a light emitting diode according to another embodiment of the present invention. FIG. 3 is a conceptual view showing an example of various nano to micron sized patterns that may be applied to (various) embodiments of the present invention. FIG. 4 is a conceptual view of a light emitting diode including a substrate for a light emitting diode manufactured according to the embodiment(s) of the present invention.
[0030] The method of manufacturing a substrate for a light emitting diode according to the embodiment of the present invention includes a convex section forming step of forming a convex section including any one selected from the group consisting of SiO_(2), Si_(3)N_(4), and a combination thereof on one surface of a substrate, and a crystallization step of annealing the substrate including the convex section to crystallize the convex section of the nano to micron sized pattern.
[0031] The convex section forming step may include nano imprinting including a first step of forming a pattern material coating layer on the substrate using a solution including any one selected from the group consisting of a precursor of SiO_(2), a precursor of Si_(3)N_(4), and a combination thereof; and a second step of positioning and pressing a nano mold on the pattern material coating layer to form the convex section. Before forming the pattern material coating layer, the substrate may be processed through UV ozone processing, piranha solution processing, O_(2) processing, or plasma processing to improve an adhesive force between the substrate and the pattern material coating layer configured to (form) the convex section.
[0032] ・・・ as the precursor of the SiO_(2) and the precursor of the Si_(3)N_(4), ・・・
[0033] The convex section forming step may include a third step of forming a pattern material coating layer on one surface of the nano mold using any one (solution) selected from the group consisting of the precursor of SiO_(2), the precursor of Si_(3)N_(4), and the combination thereof, and a fourth step of positioning and pressing the nano mold formed on the pattern material coating layer against the substrate to form the convex section. The third step may include a step of curing the pattern material coating layer. Before forming the convex section, the substrate may be processed through UV ozone processing, piranha solution processing, O_(2) processing, or plasma processing to improve the adhesive force between the pattern material coating layer formed on the nano mold and the substrate.
[0034] The pressing of the nano printing or nano imprinting may be performed at 100 to 250 C. and 1 to 30 bars. The nano printing or nano imprinting may be effectively performed within the range of the temperature and pressure.
[0035] The nano mold may transfer the nano to micron sized pattern onto the substrate and may be a flexible replica polymer mold, which may be formed of a polymer material such as PDMS, h-PDMS, PVC, or the like.
[0036] The nano mold may be formed of a material capable of effectively absorbing the solvent of the solution that forms the pattern material coating layer. In this case, the convex section may be easily formed using the pattern material coating layer. The material may include any one polymer selected from the group consisting of PDMS, PVA, PDMS, and a combination thereof. In this case, since the nano mold is formed as a flexible polymer mold, the nano printing or nano imprinting may be easily performed. In addition, when the nano mold is formed of PDMS, solvent absorption ability of the solution that forms the pattern material coating layer may be improved due to high moisture permeability.
[0037] The nano mold may form the nano to micron sized pattern in which a lower end diameter A of the convex section formed on the substrate is 0.1 to 3 times a light emission wavelength of the light emitting diode. As shown in FIG. 4, the lower end diameter A denotes a diameter of a cross-section of the convex section of the surface of the convex section in contact with the bottom section.
[0038] The substrate may be a sapphire substrate, a silicon substrate, or a quartz substrate, which is used as an LED substrate. The substrate may include any one selected from the group consisting of Al_(2)O_(3), SiC, Si, SiO_(2), quartz, AlN, GaN, Si_(3)N_(4), and MgO. The substrate may be applied as long as gallium nitride or the like is formed and grown from the bottom section of the substrate to form a gallium nitride film or the like having a small amount of lattice defects.
[0039] An etching step may be further included between the convex section forming step and the crystallization step, and the etching step may be dry etching or wet etching. The etching step may also be plasma etching. The etching step may remove a residual material of the pattern material coating layer remaining in the convex section forming step.
[0040] In the crystallization step in which the substrate including the convex section is annealed to crystallize the convex section of the nano to micron sized pattern, the annealing may be performed at 100 to 900 ℃.
・・・
[0045] The method of manufacturing the substrate for the light emitting diode may further include a buffer layer forming step of further forming a buffer layer formed as a GaN layer or the like on the substrate on which the crystallized convex section is formed, after the crystallization step. As the buffer layer is formed on the substrate in which the GaN is nano-patterned, lattice mismatch generated when the GaN is generally formed on the substrate can be reduced, and the lattice mismatch can be more precisely reduced by the nano to micron sized pattern. In addition, since the pattern may have a uniform size and cycle according to the wavelength of the light emitting diode, the diffused reflection that lowers the light extraction efficiency may be minimized, and the light extraction efficiency of the light emitting diode may be improved.
・・・
[0048] FIG. 4 is a conceptual view of a light emitting diode of the present invention. Referring to FIG. 4, through the above-mentioned method, a substrate for a light emitting diode on which the convex section of the nano to micron sized pattern, and an n-GaN layer, an MQW layer, and p-GaN, which are formed thereon, may be sequentially formed. The convex section may be repeatedly formed, and a lower end diameter of the convex section may be 0.1 to 3 times the light emission wavelength of the light emitting diode. In addition, a formation cycle of a first convex section and a second convex section adjacent to the first convex section may be 0.2 to 6 times the light emission wavelength of the light emitting diode. The n-GaN layer may further include a buffer layer formed of GaN and formed at a lower end thereof, and the buffer layer may reduce lattice mismatch to improve light extraction efficiency. 」
(「【0024】
図1は本発明の一実施形態による発光ダイオード用基板の製造方法を示す概要図であり、図2は本発明の他の一実施形態による発光ダイオード用基板の製造方法を示す概要図であり、図3は本発明の一実施形態に適用される多様なナノパターンの例を示す概念図である。また、図4は本発明の一実施形態により製造された発光ダイオード用基板を有する発光ダイオードの概念図である。
【0025】
本発明の一実施形態による発光ダイオード用基板の製造方法は、基板の一面に、SiO_(2)、Si_(3)N_(4)及びこれらの組み合わせからなる群から選択されたいずれか1つを含む凸部を形成する凸部形成段階と、そして前記凸部を含む基板を熱処理してナノパターンの凸部を結晶化する結晶化段階とを含む。
【0026】
前記凸部形成段階は、前記基板にSiO_(2)の前駆体、Si_(3)N_(4)の前駆体及びこれらの組み合わせからなる群から選択されたいずれか1つの溶液としてパターン物質コーティング層を形成する第1段階と、そして前記パターン物質コーティング層にナノモールドを位置させ、加圧して前記凸部を形成する第2段階とを含むナノインプリンティング工程を含むことができる。前記パターン物質コーティング層を形成する前に、前記基板は、UVオゾン処理、ピラニア(ｐiｒanha)溶液処理、O_(2)処理、またはプラズマ処理をして前記凸部を形成するためのパターン物質コーティング層と基板との接着力を向上させることができる。
【0027】
前記SiO_(2)の前駆体またはSi_(3)N_(4)の前駆体としては、・・・
【0028】
前記凸部形成段階は、ナノモールドの一面に、SiO_(2)の前駆体、Si_(3)N_(4)の前駆体及びこれらの組み合わせからなる群から選択されたいずれか1つの溶液としてパターン物質コーティング層を形成する第3段階と、そして前記パターン物質コーティング層が形成されたナノモールドを前記基板に位置させ、加圧して前記凸部を形成する第4段階とを含むものとすることができる。前記第3段階は、パターン物質コーティング層をキュアリングする段階をさらに含むことができる。前記凸部を形成する前に、前記基板は、UVオゾン処理、ピラニア(ｐiｒanha)溶液処理、O_(2)処理、またはプラズマ処理をして前記ナノモールドに形成されたパターン物質コーティング層と基板との接着力を向上させることができる。
【0029】
前記ナノプリンティングまたはナノインプリンティングは、100?250℃で1?30バーで加圧したものとすることができる。前記温度と圧力の範囲でナノプリンティングまたはナノインプリンティングが効果的に行われることができる。
【0030】
前記ナノモールドは、前記基板にナノパターンを転写することができるものとして、柔軟高分子複製モールドとすることができ、PDMS、h-PDMS、PVCなどのような高分子素材からなるものとすることができる。
【0031】
前記ナノモールドは、前記パターン物質コーティング層を形成する溶液の溶媒を効果的に吸収する素材からなることができる。このような場合には、パターン物質コーティング層を用いた凸部の形成が容易とすることができる。前記素材は、PDMS、PVA、PDMS及びこれらの組み合わせからなる群から選択されたいずれか1つの高分子を含むことができる。このような場合には、前記ナノモールドが柔軟性高分子モールドからなり、ナノプリンティングまたはナノインプリンティング工程が容易に行われる。また前記モールドの素材がPDMSである場合には、高透湿性により前記パターン物質コーティング層を形成する溶液の溶媒吸収能力を向上させることができる。
【0032】
前記ナノモールドは、基板に形成された凸部の下端径(A)が発光ダイオードの発光波長の0.1?3倍であるナノパターンを形成するものとすることができる。ここで、下端径(A)は、前記図4に示すように、凸部が底部と接する面での凸部断面の直径を意味する。
【0033】
前記基板は、LED基板として活用されているサファイア基板、シリコン基板、クオーツ基板とすることができ、好ましくはサファイア基板とすることができる。前記基板は、Al_(2)O_(3)、SiC、Si、SiO_(2)、クオーツ(Qｕaｒｔｚ)、AlN、GaN、Si_(3)N_(4)及びMgOからなる群から選択されたいずれか1つを含むものとすることができる。前記基板は、該基板の底部から窒化ガリウムなどが形成されて成長しながら格子欠陥の少ない窒化ガリウム膜などを形成することができれば、適用することができる。
【0034】
前記凸部形成段階と前記結晶化段階との間には、エッチング段階がさらに含まれることができ、前記エッチング段階は乾式エッチングまたは湿式エッチングとすることができる。前記エッチングはプラズマエッチングとすることができる。前記エッチング段階では、前記凸部形成段階で残るパターン物質コーティング層の残余物を除去することができる。
【0035】
前記凸部を含む基板を熱処理してナノパターンの凸部を結晶化する結晶化段階において前記熱処理は100?900℃からなることができる。
・・・
【0040】
前記発光ダイオード用基板の製造方法は、結晶化段階以後に、前記結晶化された凸部が形成された基板にGaN層などからなるバッファ層をさらに形成するバッファ層の形成段階をさらに含むことができる。前記バッファ層は、GaNがナノパターン化された基板上に形成されながら一般的な場合には基板上にGaNが形成される際に発生する格子不整合(laｔｔice miｓmaｔch)を減少させることができ、ナノパターンで最も精巧に格子不整合を減少させることができる。それと共に、前記パターンは、ナノサイズであり、発光ダイオードの波長により所定の大きさと周期にパターン化させることができ、これにより光抽出効率を低くする乱反射を最小化させ、発光ダイオードの光抽出効率を向上させることができる。
・・・
【0043】
前記図4は本発明の発光ダイオードの概念図であって、前記図4を参照すると、前記方法によりナノパターンの凸部が形成された発光ダイオード用基板とその上部に形成されたn-GaN層、MQW層、そしてｐ-GaNが順に形成されたものとすることができる。前記凸部は繰り返し形成されるものであって、前記凸部の下端径は発光ダイオードの発光波長の0.1?3倍とすることができる。また、第1凸部と該第1凸部に隣り合う第2凸部の形成周期が発光ダイオードの発光波長の0.2?6倍とすることができる。前記n-GaN層は、下端にGaNからなるバッファ層をさらに含み、前記バッファ層は格子不整合(laｔｔice miｓmaｔch)を減少させて光抽出効率を向上させることができる。」)

図1は、「本発明の一実施形態による発光ダイオード用基板の製造方法を示す概要図」であり、以下のとおりのものである。
図1から、「1.基板」の準備を行い、「2.パターン物質をコーティング」し、「3.高分子モールド(柔軟高分子複製モールド整列及び加圧」を行い、「4.高分子モールド(柔軟高分子複製モールド)分離」を行い、「5.追加的なエッチング工程(残余層除去)」を行い、「6.熱処理工程」を行う、発光ダイオード用基板の製造方法であることが、見てとれる。



イ したがって、上記引用文献1には次の発明(以下、「引用発明」という。)が記載されていると認められる。

「発光ダイオード用基板の上部に、n-GaN層、MQW層、そしてｐ-GaNを順に形成する、発光ダイオードの製造方法であって、
前記発光ダイオード用基板の製造方法は、第1工程で基板の準備を行い、第2工程でパターン物質をコーティングし、第3工程で柔軟高分子複製モールドの整列及び加圧を行い、第4工程で柔軟高分子複製モールドの分離を行い、第5工程で追加的なエッチング工程(残余層除去)を行い、第6工程で熱処理工程を行うものであり、
第2工程?第5工程の、基板の一面に、SiO_(2)、Si_(3)N_(4)及びこれらの組み合わせからなる群から選択されたいずれか1つを含む凸部を形成する凸部形成段階と、そして、第6工程の、前記凸部を含む基板を熱処理してナノパターンの凸部を結晶化する結晶化段階とを含み、
前記凸部形成段階は、
前記基板にSiO_(2)の前駆体、Si_(3)N_(4)の前駆体及びこれらの組み合わせからなる群から選択されたいずれか1つの溶液としてパターン物質コーティング層を形成する前記第2工程と、前記パターン物質コーティング層にナノモールド(柔軟高分子複製モールド)を位置させ、加圧して前記凸部を形成する前記第3工程とを含むナノインプリンティング工程を含み、
前記基板は、LED基板として活用されているサファイア基板、シリコン基板、クオーツ基板とすることができ、前記基板は、Al_(2)O_(3)、SiC、Si、SiO_(2)、クオーツ(Qｕaｒｔｚ)、AlN、GaN、Si_(3)N_(4)及びMgOからなる群から選択されたいずれか1つを含むものとすることができ、
前記凸部形成段階と前記結晶化段階との間には、前記第5工程のエッチング段階がさらに含まれ、
前記結晶化段階以後に、前記結晶化された凸部が形成された基板にGaN層などからなるバッファ層をさらに形成するバッファ層の形成段階をさらに含むことができ、
前記方法によりナノパターンの凸部が形成された前記発光ダイオード用基板の上部に、前記n-GaN層、前記MQW層、そして前記ｐ-GaNを順に形成する、発光ダイオードの製造方法。」

2.引用文献2について
また、原査定で周知技術を示す文献として引用された引用文献2(特開2015-41750号公報)には、図面とともに次の事項が記載されている。

「【0025】
(第1の方法)
図5を参照して、第1の方法によりIII族窒化物複合基板10を準備する工程は、特に制限はないが、効率的に複合基板を製造する観点から、支持基板11を準備するサブ工程(図5(A1))と、支持基板11上に接合膜12aを形成するサブ工程(図5(A2))と、下地基板130上にIII族窒化物膜13を形成する工程(図5(B1))と、下地基板130に形成されたIII族窒化物膜13上に接合膜12bを形成するサブ工程(図5(B2))と、支持基板11に形成された接合膜12aと下地基板130に形成されたIII族窒化物膜13に形成された接合膜12bとを貼り合わせて接合基板10Lを形成する工程(図5(C))と、接合基板10Lから下地基板130を除去する工程(図5(D))と、を含むことが好ましい。」

したがって、上記引用文献2には、「下地基板130(ベース基板)上に形成したIII族窒化物膜13(GaN層)を支持基板130(他の基板)に貼り合わせにより移設する」という技術的事項が記載されていると認められる。

3.引用文献3について
また、原査定で周知技術を示す文献として引用された引用文献3(特開2014-75565号公報)には、図面とともに次の事項が記載されている。

「【0012】
本発明の実施する為の形態は、基板形成から素子形成、実装時に用いるヒートシンク材までスルーで見て、簡素な工程及び安価な材料により、高価なGaN層の使用を最小限にするものである。具体的には、パワー素子においてはヒートシンク部(図2参照)が必須であることに着目し、ヒートシンク基板を支持台としてSiベース基板を使わずに実装できるようにして、Siベース基板の使用を不要にすることである。これにより熱伝導を良くして、GaN素子の大きさを小さくするものである。10μm厚のGaN層内に形成された素子で発生する熱はSiなどの基板を無くすることにより、直接ヒートシンク基板へ伝わり、それがリードフレームへ伝わる。しかし、GaN素子の支持台となる基板(第一の基板)にGaN膜を形成するには1000℃以上の高温で処理することが必要であり、金属からなるヒートシンク基板では熱膨張係数。融点、酸化などの点から制限を受ける。その為、実装する時には支持台となるヒートシンクをGaN素子の作成工程においては支持台とすることはできない。この為にGaN膜の支持台としては高温度に耐えるサファイア基板を用いて、GaN素子の作成工程の後には、サファイア基板を除去し、ヒートシンク材に置き換える手法が考えられる。この置き換え時に、支持台であるサファイア基板(第一の基板)の除去に先立って、反対面である素子面側に安価なガラス基板(第2の基板)を貼り合わせ、仮の支持台とする。その状態で、サファイア基板(第一の基板)を除去し、ガラス基板(第二の基板)を支持台としてサファイア基板(第一の基板)を除去した面にヒートシンク基板(第3の基板)を貼り合わせる。この状態で支持台はヒートシンク基板であり、ガラス基板を除去することが可能となる。このような形態とすることによりGaN素子とヒートシンクの間の熱伝達を理想的な状態とすることができる。ガラス基板は半導体素子と熱膨張係数を合わせることが好ましく、無アルカリガラスを用いることができる。ガラス基板は研磨の後に再利用可能である。サファイア基板の除去はガラス基板を支持台としてレーザリフトオフにより容易に行うことができる。サファイア基板も研磨の後に再利用可能である。また、ヒートシンク基板として導電性で熱伝導性の良い材料と絶縁性の材料との2層構造からなら材料とすることにより、素子が実装されるリードフレームの電位とGaN素子の基板電位とを分離することができ、回路構成上の自由度が増す構造とすることが可能である。
【0013】
具体的な手順としては、Ga系化合物半導体の薄膜層(第2の薄膜)を形成したサファイア基板(ベース基板、及びベース基板上に第2の化合物半導体層を形成した基板を第1基板という)のGa系化合物半導体の薄膜面に10μm厚のGaN膜を形成して、その後GaN膜にGaN素子を形成する。サファイア基板は最近の発光ダイオード用途で実用化が進んだ、平坦度が良く安価な基板である。また、Ga系化合物半導体の薄膜層を介するのは、後にサファイア基板をレーザリフトオフ技術により剥離するのに利用するためである。Ga系の化合物半導体はのGaNでも良いが、素子形成とは別に数μm厚さの薄膜を形成する必要がある。GaN膜に形成する素子は接合ゲート型FETであり素子形成過程においては、P型領域及びN型領域の活性化のために1000以上の高温度に耐える必要があるが、サファイア基板、GaN層ともに2000℃以上の融点であり、十分に高耐熱を有する材料である。サファイア基板はこの高温に耐えるベース基板であり、レーザ光を通しやすく、後にGa系化合物半導体層において剥離のし易い材料である。接合ゲート型FETのソース、ゲート、ドレインを形成し、電極形成し(素子の形成)、その後、最終的には不要となる基板となる透明なガラス基板(第2基板)を接着剤、或いはシート材を介して接合ゲート型FETが形成されている面で貼り合せる。接着剤は紫外線照射により貼りつけたガラス基板が剥離出来る紫外光剥離材料である。ガラス接着後はこのガラス基板が支持台となりウエーハ状態で取り扱いができるため、サファイア基板を除去することができる。このサファイア基板の除去は、レーザ光を照射してレーザリフトオフにより容易にできる。(第一の基板除去)。その後、GaN薄膜を除去し、その面をメタライズ処理した後に熱電導率が良く電気的抵抗の低いヒートシンク基板(第3の基板)を基板状態で貼り合せる。一例として銅材料やモリブデン材料が挙げられる。接続には、高温半田材料などその後の標準半田づけに耐えられるような材料が好ましい。ヒートシンク基板の貼り合せにより、ガラス基板は支持台としての役割を終了する。ガラス基板側から紫外線を照射することにより接着層を剥離して、ガラス基板は除去される。これにより、ウエーハ状態でヒートシンク材を支持台とするGaN素子が完了となる。この状態では、ヒートシンク材の上に薄膜ウエーハ状態のGaN層が搭載され、素子が形成されている。この後は、素子の大きさで切りだして実装基板の上に装着される。この過程で使用したサファイア基板、ガラス基板は、表面を研磨の後、再利用することができる。」

したがって、上記引用文献3には、「サファイア基板(ベース基板)上に形成したGaN膜をガラス基板(第2基板)に貼り合せにより移設し、サファイア基板を除去し、その後、ヒートシンク基板(他の基板)を貼り合せ、ガラス基板を除去し、ヒートシンク基板にGaN膜を移設する」という技術的事項が記載されていると認められる。

4.引用文献4について
また、原査定で周知技術を示す文献として引用された引用文献4(特開2010-114112号公報)には、図面とともに次の事項が記載されている。

「【0024】
次に、前記窒化ガリウム系化合物半導体層の形成方法で得られた第1の基板(サファイア基板など)上の窒化ガリウム系化合物半導体層を他の基板へ移設する本発明の移設方法の基本的な実施形態について説明する。この基本的な実施形態は、次の工程を少なくとも含む。 前記第1の基板上の第1の層の端部を表出させる第7の工程処理により分離可能状態となる分離層を表面に有し貫通溝が存在する第2の基板を用意する第8の工程。 分離層を介して第1の基板と第2の基板を貼り合わせる第9の工程。 貼り合わせた第1及び第2の基板をエッチング液(HF溶液)に浸潤してエッチング液を前記貫通溝と前記分離溝を通して第1の層と接触させることにより、第1の層を選択的にエッチングして第1の基板上のエピタキシャル層を第2の基板に移設する第10の工程。 第2の基板に移設されたエピタキシャル層の少なくとも一部を第3の基板に接合し、第2の基板とエピタキシャル層を前記分離層で分離してエピタキシャル層を第2の基板から第3の基板に移設する第11の工程。」

したがって、上記引用文献4には、「第1の基板(ベース基板)上に形成した窒化ガリウム系化合物半導体層(GaN系層)を第2の基板(他の基板)に貼り合わせにより移設し、第2の基板に移設された窒化ガリウム系化合物半導体層(GaN系層)の少なくとも一部を第2の基板から第3の基板に移設する」という技術的事項が記載されていると認められる。

5.引用文献5について
また、原査定の拒絶の理由で引用された引用文献5(特開2003-7616号公報)には、図面とともに次の事項が記載されている。

「【0063】このとき、マスク21はGaN結晶のエピタキシャル成長を阻害する材料であるSiO_(2 )によって構成されているので、GaN膜15はマスク21の上には成長せず、GaN膜12のうちマスク21の開口部に位置する部分の上からエピタキシャル成長を始める。そして、GaN膜15がエピタキシャル成長を続けていって、マスク21の上端に達すると、マスク21の上に沿ってGaN結晶のラテラル成長が始まる。
【0064】そして、図3(d)に示すように、マスク21の開口部の上方に成長するGaN結晶と、マスク21の各開口部の上端からマスク21の上に沿ってラテラル成長するGaN結晶とが合体して、最終的に、マスク21及びその開口部全体を覆うGaN膜15が形成される。
【0065】このとき、GaN膜15のうちマスク21の開口部の上方に位置する領域においては、GaN膜12とサファイア基板11との格子不整合により生じた,垂直方向に伸びる転位などの欠陥が伝搬しているが、GaN膜15のうちマスク21の上方に位置する領域においては、GaN膜12中の転位などの欠陥の伝播は妨げられていて、ほとんど転位が存在しない。本実施形態においては、GaN膜15のうちマスク21の上方に位置する領域の転位密度は、第1の実施形態で作製したGaN膜15よりも1?2桁低い。
【0066】その後、図3(e)に示す工程で、基板温度を室温まで下げる。このとき、熱分解層14によってサファイア基板11とGaN膜12,15とが付着した状態であっても、熱分解層14は液滴を含む流動体によって構成されているので、GaN膜12,15には、サファイア基板11とGaN膜12,15との熱膨張率差による熱応力はほとんど印加されない。その後、サファイア基板11をGaN膜12,15及びマスク21から分離除去する。その結果、GaN膜12,15,マスク21及び熱分解層14により、サファイア基板11とほぼ同じ面積を有するGaN基板23(フリースタンディングの窒化物半導体ウエハ)が得られる。
【0067】本実施形態によると、第1の実施形態と同じ効果を発揮することができる。加えて、本実施形態によると、部分的に転位密度の低い領域を有するGaN基板23を得ることができる。
【0068】なお、GaN基板23の裏面,つまりサファイア基板11と接合されていた面を研磨により平坦にしてもよい。さらにSiO_(2 )からなるマスク21膜が後の工程に不都合を来たす場合などの場合には、GaN膜12及びマスク21が除去されるまで研磨を行なってもよい。」

したがって、上記引用文献5には、「シード層となるGaN膜12を除去する」という技術的事項が記載されていると認められる。

6.引用文献6について
また、原査定の拒絶の理由で引用された引用文献6(特開2002-284600号公報)には、図面とともに次の事項が記載されている。

「【0086】・・・
(実施例13)図2は本発明の窒化ガリウム結晶基板の製造方法を適用した窒化ガリウムエピタキシャル積層基板の他の実施例を示す断面図である。以下、図1に示した実施例と同様の部材には共通の符号を用いた。
【0087】出発基板としての直径50.8mm(約2インチ)の単結晶サファイアC面基板1上に、金属膜としての金の膜2を300nmの厚さに蒸着させた。この基板上に、熱CVD法によりSiO_(2 )膜6を0.5μmの厚さに堆積させ、フォトリソグラフィ工程により、SiO_(2 )膜に＜11-20＞と平行にストライプ状の窓を開け、金膜2を露出させた。窓の幅は約3μmで、マスクの幅は約7μmである。この基板をMOCVD炉内に入れ、TMAとアンモニアとを原料として、基板温度を800℃として、金膜2の表面に窒化アルミニウム膜3を100nmの厚さに成長させた。さらに、基板温度を1050℃にまで上げ、TMGとアンモニアとを原料として、基板上に窒化ガリウム膜4を1μmの厚さに成長させた。窒化ガリウムは、はじめ窓部に選択的に成長し、マスク6の窓が埋まるとマスク上では横方向成長で基板全面を覆い、最終的に平坦な表面を有する窒化ガリウム膜となった。
【0088】この基板をHVPE炉内に移し、さらに基板表面に窒化ガリウムを300μmの厚さに堆積させた。成長に用いた原料はアンモニア及び塩化ガリウムである。成長条件は、圧力が常圧で、基板温度が1050℃で、成長速度が80μm/hである。成長終了後図2に示す積層基板7が得られた。
【0089】HVPE炉から取り出した積層基板7を王水に浸漬し、金膜2を溶解除去することにより、単結晶サファイアC面基板1と窒化ガリウム膜4とを分離し、窒化ガリウム膜4の基板1側の面に埋め込まれていたSiO_(2 )マスク6をダイアモンド砥粒を用いた機械研磨で除去した。その結果、窒化ガリウム単結晶の自立基板4が得られた。」

したがって、上記引用文献6には、「シード層となる金属2を除去する」という技術的事項が記載されていると認められる。

第4 対比・判断
1.本願発明1について
(1)対比
本願発明1と引用発明とを対比すると、次のことがいえる。

ア 引用発明における「第1工程」、「第2工程」、「第3工程」、「第4工程」、「第5工程」は、それぞれ、本願発明1における「第1の工程」、「第2の工程」、「『第3のプロセス工程』ないし『第4のプロセス工程』」、「第6のプロセス工程」、「第7のプロセス工程」に対応する。

イ 引用発明における「発光ダイオード」、「基板」、「パターン物質コーティング層」、「SiO_(2)の前駆体、Si_(3)N_(4)の前駆体及びこれらの組み合わせからなる群から選択されたいずれか1つの溶液」は、それぞれ、本願発明1における「半導体素子」、「第1の基板」、「マスク」、「マスク材料」に相当する。

ウ 引用発明における「第2工程」は、「SiO_(2)の前駆体、Si_(3)N_(4)の前駆体及びこれらの組み合わせからなる群から選択されたいずれか1つの溶液としてパターン物質コーティング層を形成する」段階であるから、本願発明1における「湿式化学的堆積方法」による「堆積を行」う工程に対応する。

エ 引用発明における「第3工程」は、「柔軟高分子複製モールドの整列及び加圧を行い」、「前記パターン物質コーティング層にナノモールド(柔軟高分子複製モールド)を位置させ、加圧して前記凸部を形成する前記第3工程」であるところ、「ナノモールド(柔軟高分子複製モールド)」は、本願発明1の「インプリントスタンプ」に相当するから、本願発明1と引用発明とは、「第3のプロセス工程で、前記堆積されたマスク材料の上方でのインプリントスタンプの位置決めを行い、第4のプロセス工程で、前記マスク材料の構造化を行」うものである点で一致する。

オ 引用発明における「第4工程」は、「柔軟高分子複製モールドの分離を行」う工程であるから、本願発明1と引用発明とは、第4の工程後に「前記マスク材料からの前記インプリントスタンプの離型を行」うものである点で一致する。

カ 引用発明における「第5工程」は、「追加的なエッチング工程(残余層除去)を行」う工程であるから、本願発明1と引用発明とは、「残留層が存在する場合、この種の残留層のエッチングを行」うものである点で一致する。

キ 引用発明は、「前記方法によりナノパターンの凸部が形成された前記発光ダイオード用基板の上部に、前記n-GaN層、前記MQW層、そして前記ｐ-GaNを順に形成する」ものであるところ、「『前記方法により』『形成された』『ナノパターンの凸部』」は、本願発明1における「半導体素子を製造するための成長層(14)のマスキングのためのマスク(6)」、に相当し、また、引用発明における「前記n-GaN層、前記MQW層、そして前記ｐ-GaNを順に形成する」は、本願発明1における「被覆を行い」に相当し、かつ、引用発明における「前記n-GaN層、前記MQW層、そして前記ｐ-GaN」は、本願発明1における「成長層」に相当するといえる。
したがって、本願発明1と引用発明とは、「半導体素子を製造するための成長層のマスキングのためのマスクをインプリントし、前記成長層を施す方法」であって、「被覆を行い」、「成長層材料をさらに供給することにより、前記成長層を所望の高さにまで成長させ」るものであり、また、技術常識に照らすと、「前記成長層」は、「エピタキシャルにかつ/または単結晶に形成されている/形成される」点で一致する。

ク したがって、本願発明1と引用発明との間には、次の一致点、相違点があるといえる。

＜一致点＞
「半導体素子を製造するための成長層のマスキングのためのマスクをインプリントし、前記成長層を施す方法であって、
第1の工程で、第1の基板の準備を行い、
第2の工程で、湿式化学的堆積方法によりマスク材料の堆積を行い、
第3のプロセス工程で、前記堆積されたマスク材料の上方でのインプリントスタンプの位置決めを行い、
第4のプロセス工程で、前記マスク材料の構造化を行い、
第5のプロセス工程で、前記マスク材料からの前記インプリントスタンプの離型を行い、
第6のプロセス工程で、残留層が存在する場合、この種の残留層のエッチングを行い、
第7のプロセス工程で、被覆を行い、
第8のプロセス工程で、成長層材料をさらに供給することにより、前記成長層を所望の高さにまで成長させ、
前記成長層は、エピタキシャルにかつ/または単結晶に形成されている/形成される、方法。」

＜相違点＞
＜相違点1＞
本願発明1は、「マスク(6)をシード層(2)上にインプリントし、前記シード層(2)上に前記成長層(14)を施す方法」であって、「第1の工程で、シード層表面(2ｏ)を備えた第1の基板(1)の準備を行い」、「第2の工程で、湿式化学的堆積方法により前記シード層表面(2ｏ)上でのマスク材料(3)の堆積を行い」、「第8のプロセス工程で、前記シード層表面(2ｏ)の到達可能な領域の被覆を行い」という構成のものである。
それに対し、引用発明において、第1の工程で、準備を行う基板は、「シード層表面(2ｏ)を備えた第1の基板(1)」ではなく(以下「相違点1A」という。)、第2の工程のパターン物質コーティング層の堆積は、「前記シード層表面(2ｏ)上」での堆積ではなく(以下「相違点1B」という。)、第8のプロセス工程で行われる被覆は、「前記シード層表面(2ｏ)の到達可能な領域の被覆」ではなく(以下「相違点1C」という。)、第2工程?第5工程で、パターン物質コーティング層を「シード層(2)上」にインプリントし、「前記シード層(2)上」にn-GaN層、MQW層、そしてｐ-GaN(上記成長層)を施す方法ではない(以下「相違点1D」という。)点。

＜相違点2＞
本願発明1は、「第5のプロセス工程で、前記マスク材料(3)の硬化を行い」という構成を備えるのに対し、引用発明はそのような構成を備えていない点。

＜相違点3＞
本願発明1は、「第10のプロセス工程で、前記成長層(14)の第2の基板(1’)への貼り合わせを行い、第11のプロセス工程で、前記第1の基板(1)の除去を行い」という構成を備えるのに対し、引用発明はそのような構成を備えていない点。

＜相違点4＞
本願発明1は、「前記シード層(2)および/または前記成長層(14)は、シード層材料としておよび/または成長層材料として次に挙げられた材料:
Si、GaAｓ、InP、InSb、InAｓ、GaSb、AlN、InN、GaP、BeTe、ZnO、CｕInGaSe_(2)、ZnS、ZnSe、ZnTe、CdS、CdSe、CdTe、Hg_((1-x))Cd_((x))Te、BeSe、HgS、Al_(x)Ga_((1-x))Aｓ、GaS、GaSe、GaTe、InS、InSe、InTe、CｕInSe_(2)、CｕInS_(2)、CｕInGaS_(2)、SiC、SiGeの1種以上から、エピタキシャルにかつ/または単結晶に形成されている/形成される」という構成を備えるのに対し、引用発明は、「シード層」を備えるものではなく、また、「n-GaN層、MQW層、そしてｐ-GaN」(成長層)は、その材料として、上記のような材料から形成されている/形成されるという構成を備えていない点。

(2)相違点についての判断
ア 相違点3について
事案に鑑み、まず、相違点3について検討する。

(ア)上記第3の1.で摘記の引用文献1の発明の詳細な説明の段落[0004]?[0008]の記載を参照すると、引用文献1には、既常用化されているPSS(Paｔｔeｒned ｓaｐｐhiｒe ｓｕbｓｔｒaｔe)にエピタキシャル層を成長させた場合、生成した光が、発光ダイオード素子と基板などとの境界で発生する全反射を効果的に低減させて、光の乱反射効果により光抽出効率を効果的に改善することができた旨、及び、ナノプリント(またはインプリント)技術をPSS工程に適用する旨が記載されていると解される。
ここで、「光抽出効率」とは、同段落[0003]にもその定義が記載されているように、「活性層で生成された光子を発光ダイオード素子の外部に放出する効率」である。
したがって、引用発明で製造される発光ダイオードは、発光ダイオード素子と基板などとの境界における光の乱反射効果を利用することが前提であるといえる。

(イ)そうすると、乱反射効果を利用するために、引用発明においては、「前記方法によりナノパターンの凸部が形成された発光ダイオード用基板の上部に、前記n-GaN層、前記MQW層、そして前記ｐ-GaNを順に形成する」とともに、第1工程で準備された「基板」、並びに、「バッファ層」及び/又は「前記方法により」形成された「ナノパターンの凸部」とを除去せずに残しておく方法であることが、必須であると解される。
したがって、引用発明において、第1工程で準備された「基板」を除去する工程を追加することは、阻害要因があるといえる。
また、技術常識から、引用発明において、「前記n-GaN層、前記MQW層、そして前記ｐ-GaN」(成長層)のｐ-GaN層には、発光ダイオードのアノード電極を形成せねばならず、「前記成長層の第2の基板への貼り合わせ」を行う工程を追加することは、動機付けがない。

(ウ)ここで、引用文献2ないし引用文献4に記載されているとおり、「ベース基板上に形成したGaN層を他の基板に貼り合わせにより移設すること」が、周知技術であったといえる。
しかしながら、「ベース基板上に形成したGaN層を他の基板に貼り合わせにより移設すること」が周知技術であるとしても、上記(イ)のとおりであるから、引用発明に当該周知技術を適用することは動機付けがなく、また、引用発明において、第1工程で準備された「基板」を除去する工程を追加することは阻害要因があり、いずれも、当業者が容易になし得たということができない。
したがって、引用発明において、引用文献2-4に記載された周知技術に基づき、相違点3に係る本願発明1の構成とすることは、当業者が容易になし得たとはいえない。

イ よって、上記相違点1、2、4について判断するまでもなく、本願発明1は、当業者であっても、引用発明、引用文献2-4に記載された周知技術に基づいて容易に発明できたものであるとはいえない。

2.本願発明2-6について
本願発明2-6も、本願発明1の「第10のプロセス工程で、前記成長層(14)の第2の基板(1’)への貼り合わせを行い、第11のプロセス工程で、前記第1の基板(1)の除去を行い」と同一の構成を備えるものであるから、本願発明1と同じ理由により、当業者であっても、引用発明、引用文献2-4に記載された周知技術に基づいて容易に発明できたものであるとはいえない。

3.本願発明7について
引用文献5には、シード層となるGaN層12を除去する技術が開示されており、引用文献6には、シード層となる金属2を除去する技術が開示されているものの、本願発明7も、本願発明1の「第10のプロセス工程で、前記成長層(14)の第2の基板(1’)への貼り合わせを行い、第11のプロセス工程で、前記第1の基板(1)の除去を行い」と同一の構成を備えるものであるから、本願発明1と同じ理由により、当業者であっても、引用発明、引用文献2-4に記載された周知技術、引用文献5、6に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。

第5 原査定の概要及び原査定についての判断
原査定は、請求項1-7について、上記引用文献1に記載された発明、引用文献2-4に記載された周知技術に基づいて、当業者が容易に発明できたものであり、請求項8について、上記引用文献1に記載された発明、引用文献2-4に記載された周知技術、引用文献5、6に記載された技術的事項に基づいて、当業者が容易に発明できたものであるから、特許法第29条第2項の規定により特許を受けることができないというものであり、引用文献2-4などに記載されているように、ベース基板上に形成したGaN層を他の基板に貼りあわせにより移設することは周知技術であり、引用文献1において、当該周知技術を用いることに格別な困難性は認められないとの判断がされている。
ここで、審判請求と同時になされた手続補正(令和1年9月10日付けの手続補正)により、原査定時の請求項2は削除されており、原査定時の請求項1、8に係る発明は、本願発明1、7がそれぞれ対応する。

上記「第4」の「1.」、「2.」で検討したとおり、「ベース基板上に形成したGaN層を他の基板に貼り合わせにより移設すること」が周知技術であるとしても、引用発明に当該周知技術を適用することは動機付けがなく、また、引用発明において、第1工程で準備された「基板」を除去する工程を追加することは阻害要因があり、いずれも、当業者が容易になし得たということができず、引用発明において、引用文献2-4に記載された周知技術に基づき、相違点3に係る本願発明1の構成とすることは、当業者が容易になし得たとはいえない。
よって、本願発明1-6は、当業者であっても、引用発明、引用文献2-4に記載された周知技術に基づいて容易に発明できたものであるとはいえない。
また、上記「第4」の「3.」で検討したとおり、本願発明7は、 当業者であっても、引用発明、引用文献2-4に記載された周知技術、引用文献5、6に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。

よって、原査定を維持することはできない。

第6 当審拒絶理由について
1.特許法第36条第6項第2号について
(1)当審では、請求項1の「半導体素子を製造するためのシード層(2)上にマスキングされた成長層(14)を施す方法であって、・・・インプリントし、第1の工程で・・・」との記載は、日本語として不明りょうであるとの拒絶の理由を通知しているが、令和2年8月6日付けの手続補正において、「半導体素子を製造するための成長層(14)のマスキングのためのマスク(6)をシード層(2)上にインプリントし、前記シード層(2)上に前記成長層(14)を施す方法であって、第1の工程で・・・」と補正された結果、この拒絶の理由は解消した。

第7 むすび
以上のとおり、本願発明1-6は、当業者であっても、引用発明、引用文献2-4に記載された周知技術に基づいて容易に発明できたものであるとはいえず、また、本願発明7は、当業者であっても、引用発明、引用文献2-4に記載された周知技術、引用文献5、6に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。
したがって、原査定の理由によっては、本願を拒絶することはできない。
また、他に本願を拒絶すべき理由を発見しない。
よって、結論のとおり審決する。
 
審決日 2020-10-19 
出願番号 特願2017-556206(P2017-556206)
審決分類 P 1 8・ 537- WY (H01L)
P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 宇多川 勉  
特許庁審判長 加藤 浩一
特許庁審判官 恩田 春香
脇水 佳弘
発明の名称 シード層上に成長層を施す方法  
代理人 上島 類  
代理人 前川 純一  
代理人 アインゼル・フェリックス=ラインハルト  
代理人 二宮 浩康  

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