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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1374720
審判番号 不服2020-12196  
総通号数 259 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2021-07-30 
種別 拒絶査定不服の審決 
審判請求日 2020-08-31 
確定日 2021-06-10 
事件の表示 特願2018-557981「半導体装置および半導体装置の製造方法」拒絶査定不服審判事件〔平成30年 6月28日国際公開、WO2018/117061〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、2017年(平成29年)12月18日(パリ条約による優先権主張外国庁受理2016年(平成28年)12月19日 日本国)を国際出願日とする出願であって、その手続の経緯は以下のとおりである。
平成30年12月 3日 :手続補正書の提出
令和 2年 1月28日付け:拒絶理由通知書
令和 2年 4月 3日 :意見書の提出
令和 2年 5月14日付け:拒絶査定
令和 2年 8月31日 :審判請求書、手続補正書の提出

第2 令和2年8月31日にされた手続補正についての補正の却下の決定
[補正の却下の決定の結論]
令和2年8月31日にされた手続補正(以下「本件補正」という。)を却下する。

[理由]
1 本件補正について(補正の内容)
(1)本件補正後の特許請求の範囲の記載
本件補正により、特許請求の範囲の請求項1の記載は、次のとおり補正された。(下線部は、補正箇所である。)
「【請求項1】
シリコンよりもバンドギャップが広い半導体からなる第1導電型のワイドバンドギャップ半導体基板と、
前記ワイドバンドギャップ半導体基板のおもて面に設けられた、シリコンよりもバンドギャップが広い半導体からなる、前記ワイドバンドギャップ半導体基板より低不純物濃度の第1導電型のワイドバンドギャップ半導体層と、
前記第1導電型のワイドバンドギャップ半導体層の前記ワイドバンドギャップ半導体基板側に対して反対側の表面層に選択的に設けられた第2導電型の第1ベース領域と、
前記第1導電型のワイドバンドギャップ半導体層の内部に選択的に設けられた第2導電型の第2ベース領域と、
前記第1導電型のワイドバンドギャップ半導体層の前記ワイドバンドギャップ半導体基板に対して反対側の表面に設けられた、シリコンよりもバンドギャップが広い半導体からなる、第2導電型のワイドバンドギャップ半導体層と、
前記第2導電型のワイドバンドギャップ半導体層の内部に選択的に設けられた第1導電型のソース領域と、
前記ソース領域および前記第2導電型のワイドバンドギャップ半導体層を貫通して前記第1導電型のワイドバンドギャップ半導体層に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第2導電型のワイドバンドギャップ半導体層および前記ソース領域に接触するソース電極と、
前記ワイドバンドギャップ半導体基板の裏面に設けられたドレイン電極と、
を備え、
前記第1ベース領域は、前記トレンチの底部よりも前記ドレイン電極側に深い位置にある深い第1ベース領域および前記トレンチの底部よりも前記ソース領域側に近い位置にある浅い第1ベース領域を有し、
前記深い第1ベース領域は、前記第1ベース領域の導電型を決定する不純物に追い出された元素と結合する他の元素が、前記元素と結合するために必要な量となる所定の割合で注入され、
前記シリコンよりもバンドギャップが広い半導体は、炭化珪素であることを特徴とする半導体装置。」

(2)本件補正前の特許請求の範囲
本件補正前の、出願当初の特許請求の範囲の請求項1の記載は次のとおりである。(なお、平成30年12月3日付けの手続補正で、請求項1に係る発明は補正されていない。)
「【請求項1】
シリコンよりもバンドギャップが広い半導体からなる第1導電型のワイドバンドギャップ半導体基板と、
前記ワイドバンドギャップ半導体基板のおもて面に設けられた、シリコンよりもバンドギャップが広い半導体からなる、前記ワイドバンドギャップ半導体基板より低不純物濃度の第1導電型のワイドバンドギャップ半導体層と、
前記第1導電型のワイドバンドギャップ半導体層の前記ワイドバンドギャップ半導体基板側に対して反対側の表面層に選択的に設けられた第2導電型の第1ベース領域と、
前記第1導電型のワイドバンドギャップ半導体層の内部に選択的に設けられた第2導電型の第2ベース領域と、
前記第1導電型のワイドバンドギャップ半導体層の前記ワイドバンドギャップ半導体基板に対して反対側の表面に設けられた、シリコンよりもバンドギャップが広い半導体からなる、第2導電型のワイドバンドギャップ半導体層と、
前記第2導電型のワイドバンドギャップ半導体層の内部に選択的に設けられた第1導電型のソース領域と、
前記ソース領域および前記第2導電型のワイドバンドギャップ半導体層を貫通して前記第1導電型のワイドバンドギャップ半導体層に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第2導電型のワイドバンドギャップ半導体層および前記ソース領域に接触するソース電極と、
前記ワイドバンドギャップ半導体基板の裏面に設けられたドレイン電極と、
を備え、
前記第1ベース領域は、前記トレンチの底部よりも前記ドレイン電極側に深い位置にある深い第1ベース領域および前記トレンチの底部よりも前記ソース領域側に近い位置にある浅い第1ベース領域を有し、
前記深い第1ベース領域は、前記第1ベース領域の導電型を決定する不純物に追い出された元素と結合する他の元素が所定の割合で注入されていることを特徴とする半導体装置。」

2 補正の適否
本件補正は、本件補正前の請求項1に記載された発明を特定するために必要な事項である「前記第1ベース領域の導電型を決定する不純物に追い出された元素と結合する他の元素」が注入される「所定の割合」、及び「シリコンよりもバンドギャップが広い半導体」それぞれについて、上記のとおり限定を付加するものであって、補正前の請求項1に記載された発明と補正後の請求項1に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるから、特許法17条の2第5項第2号の特許請求の範囲の減縮を目的とするものに該当する。
そこで、本件補正後の請求項1に記載される発明(以下「本件補正発明」という。)が同条第6項において準用する同法第126条第7項の規定に適合するか(特許出願の際独立して特許を受けることができるものであるか)について、以下、検討する。

(1)本件補正発明
本件補正発明は、上記1(1)に記載したとおりのものである。

(2)引用文献の記載事項
ア 引用文献1
(ア)原査定の拒絶の理由で引用された本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献である、国際公開第2015/049838号(以下「引用文献1」という。)には、図面とともに、次の記載がある。(下線は当審で付した。)
「技術分野
[0002] 本開示は、トレンチゲートを有する炭化珪素(以下、SiCという)半導体装置に関する。」

「[0014] (第1実施形態)
本開示の第1実施形態について説明する。ここではSiC半導体装置に備えられる素子として反転型のトレンチゲート構造のMOSFETについて説明する。
[0015] まず、図1を参照して、本実施形態にかかるトレンチゲート構造のMOSFETの断面構成について説明する。この図は、MOSFETの2セル分を抽出したものに相当する。本図ではMOSFETの2セル分しか記載していないが、図1に示すMOSFETと同様の構造のMOSFETが複数列隣り合うように配置されている。
[0016] 図1に示すMOSFETは、SiC基板などによって構成されたn^(+)型層1を用いて形成されている。n^(+)型層1は、リン等のn型不純物濃度が例えば5.0×10^(18)?1.0×10^(20)/cm^(3)、厚さ100?400μmとされ、ここではn型不純物濃度を1.0×10^(19)/cm^(3)、厚さを100μmとしている。このn^(+)型層1の表面には、SiCからなるn^(-)型ドリフト層2が形成され、リン等のn型不純物濃度が例えば7.0×10^(15)?1.0×10^(16)/cm^(3)、厚さ8?12μm、ここではn型不純物濃度を8.0×10^(15)/cm^(3)、厚さを10μmとしている。n^(-)型ドリフト層2の不純物濃度は深さ方向において一定であっても良いが、濃度分布に傾斜を付け、n^(-)型ドリフト層2のうちn^(+)型層1側の方がn^(+)型層1から離れる側よりも高濃度となるようにすることもできる。このようにすると、n^(-)型ドリフト層2の内部抵抗を低減できるため、オン抵抗を低減することが可能となる。
[0017] このn^(-)型ドリフト層2の表層部にはn型電流分散層3およびp型ベース領域4が形成されており、さらに、p型ベース領域4の上層部分にはn^(+)型ソース領域5およびp^(+)型コンタクト層6が形成されている。
[0018] n型電流分散層3は、リン等のn型不純物濃度が例えば5.0×10^(16)?2.5×10^(17)/cm^(3)、厚さ0.7?1.2μm程度で構成され、ここではn型不純物濃度を1.0×10^(17)/cm^(3)、厚さを1.0μmとしている。n型電流分散層3の不純物濃度は、SiCの内部電位(約3V)においてn型電流分散層3に伸びる空乏層の距離の2倍よりも、p型ベース領域3とp型ボトム層10との間の距離の方が大きくなる濃度に設定されている。具体的には、SiCの内部電圧によってn型電流分散層に伸びる空乏層の距離Lは、数式1のように表される。数式1において、Ndは、n型電流分散層3の不純物濃度、ε_(0)は、真空の誘電率(=8.854×10^(-14)F/cm)、qは素電荷(=1.6×10^(-19)C)、Ksは炭化珪素の比誘電率(=約10)、Ψdは、炭化珪素の内部電位(=約3V)である。このため、p型ベース領域3とp型ボトム層10との間の距離の方が数式1で示されるLを2倍した値よりも大きくなるように、n型電流分散層3の不純物濃度を設定してある。例えば、Nd=1×10^(17)/cm^(3)の場合、数式1の右辺が0.364μmになる。なお、数式1は、n型電流分散層3側にのみ空乏層が伸びることを仮定した式であるため、実際に空乏層が伸びる距離は数式1よりも短くなる。
[0019] p型ベース領域4は、ボロンもしくはアルミニウム等のp型不純物濃度が例えば1.0×10^(17)?3.0×10^(17)/cm^(3)、厚さ1.0?1.4μm程度で構成され、ここではp型不純物濃度を2.0×10^(17)/cm^(3)、厚さを1.2μmとしている。
[0020] n^(+)型ソース領域5は、表層部におけるリン等のn型不純物濃度(表面濃度)が1.0×10^(20)?3.0×10^(20)/cm^(3)(ここでは1.0×10^(20)/cm^(3))、厚さ0.5μm程度で構成されている。p^(+)型コンタクト層6は、後述するソース電極12をp型ベース領域4に低抵抗で接触させるためのものであり、例えば表層部におけるボロンもしくはアルミニウム等のp型不純物濃度(表面濃度)が例えば1.0×10^(20)?1.0×10^(21)/cm^(3)(ここでは1.0×10^(20)/cm^(3))、厚さ0.7μm程度で構成されている。n^(+)型ソース領域5は、後述するトレンチゲート構造の両側に配置されており、p^(+)型コンタクト層6は、n^(+)型ソース領域5を挟んでトレンチゲート構造と反対側に備えられている。
[0021] また、p型ベース領域4およびn^(+)型ソース領域5を貫通してn型電流分散層3の厚みの途中位置に達するように、例えば幅が0.8?1.2μm、n^(+)型ソース領域5の表面からの深さが1.7?2.1μmのトレンチ7が形成されている。ここでは、トレンチ7の幅を0.8μm、深さを1.9μmとしており、例えば隣り合うトレンチ7の間の間隔(ピッチ)を4.0μmとしている。このトレンチ7の側面と接するように上述したp型ベース領域4およびn^(+)型ソース領域5が配置されている。
[0022] さらに、トレンチ7の内壁面はゲート酸化膜8にて覆われている。ゲート酸化膜8の厚みは、例えば60?80nmとされ、ここでは75nmとしている。また、トレンチ7は、ゲート酸化膜8の表面に形成されたゲート電極8によって埋め尽くされている。ゲート電極8は、不純物をドープしたPoly-Siによって構成されている。
[0023] このようにして、トレンチゲート構造が構成されている。このトレンチゲート構造は、図1の紙面垂直方向を長手方向として延設されている。そして、複数のトレンチゲート構造が図1中の左右方向において並列させられることでストライプ状とされている。また、上述したn^(+)型ソース領域5およびp^(+)型コンタクト層6もトレンチゲート構造の長手方向に沿って延設された構造とされている。
[0024] また、トレンチ7の底部を覆いつつ、p型ベース領域4の下面から所定距離離間した位置よりn^(-)型ドリフト層2に達するように、p型ボトム層10が形成されている。ここで、トレンチ7の底部を覆うとは、トレンチ7の底部におけるコーナー部を含めて覆うという意味であり、トレンチ7の底面から側面に至るようにp型ボトム層10が形成されていることを意味している。例えば、p型ボトム層10は、p型ベース領域4の底面から0.3?0.5μm離間して形成され、ここではその間隔を0.4μmとしている。また、p型ボトム層10は、例えば深さが0.8?1.0μm、幅がトレンチ7から両側に所定距離突き出す幅とされ、ここでは深さを0.9μm、幅をトレンチ7から両側に0.2μmずつ突き出す幅としている。p型ボトム層10のボロンもしくはアルミニウム等のp型不純物濃度は、例えば2.0×10^(17)?5.0×10^(17)/cm^(3)(ここでは5.0×10^(17)/cm^(3))としている。この濃度は、例えばn型電流分散層3の2倍以上の濃度とされ、逆バイアス時(後述するドレイン電極14に電圧が印加された時)にn型電流分散層3との境界部から広がる空乏層によって完全空乏化しないように、完全空乏化条件よりも高い濃度となっている。
[0025] さらに、複数本が並列されたトレンチ7のうち隣り合うもの同士の間に、p型ベース領域4の底面に接しつつn^(-)型ドリフト層2に達するように、p型層にて構成されたp型ディープ層11が形成されている。例えば、p型ディープ層11は、下面がp型ボトム層10と同じ深さとされ、ここではp型ベース領域4の下面からの深さを1.3μmとしている。p型ディープ層11におけるボロンもしくはアルミニウム等のp型不純物濃度は、p型ボトム層10と同じ濃度とされている。このため、p型ディープ層11の濃度も、逆バイアス時(後述するドレイン電極14に電圧が印加された時)にn型電流分散層3との境界部から広がる空乏層によって完全空乏化しないように、完全空乏化条件よりも高い濃度となっている。
[0026] また、n^(+)型ソース領域5およびp^(+)型コンタクト層6の表面やゲート電極9の表面には、ソース電極12やゲート配線(図示せず)が形成されている。ソース電極12およびゲート配線は、複数の金属(例えばNi/Al等)にて構成されており、少なくともn型SiC(具体的にはn^(+)型ソース領域5やnドープの場合のゲート電極9)と接触する部分はn型SiCとオーミック接触可能な金属で構成されている。また、これらのうち少なくともp型SiC(具体的にはp^(+)型コンタクト層6やpドープの場合のゲート電極9)と接触する部分はp型SiCとオーミック接触可能な金属で構成されている。なお、これらソース電極12およびゲート配線は、層間絶縁膜13上に形成されることで電気的に絶縁されており、層間絶縁膜13に形成されたコンタクトホールを通じて、ソース電極12はn^(+)型ソース領域5およびp^(+)型コンタクト層6と電気的に接触させられ、ゲート配線はゲート電極9と電気的に接触させられている。
[0027] そして、n^(+)型層1の裏面側にはn^(+)型層1と電気的に接続されたドレイン電極14が形成されている。このような構造により、nチャネルタイプの反転型のトレンチゲート構造のMOSFETが構成されている。
[0028] このような反転型のトレンチゲート構造のMOSFETは、以下のように動作する。
・・・
[0039] また、n-型ドリフト層2に到達した電子は、n^(+)型層1を通り、ドレイン電極14に到達する。このときのドリフト抵抗は、0.8Ω・cm^(2)となり、n+型層1の抵抗値は0.25Ω・cm^(2)となった。これらの抵抗は、図2、図3の構造共に同じである。
[0040] したがって、図2に示した本実施形態の構造の場合、ゲート電圧を20V、ゲート酸化膜8の厚みを75nmとしたとき、オン抵抗が2.05(=0.6+0.4+0.8+0.25)Ω・cm^(2)という低オン抵抗を達成できる。これに対して、図3の構造では、オン抵抗が2.45(=0.6+0.8+0.8+0.25)となり、図2に示した本実施形態の構造と比べて0.4Ω・cm^(2)大きくなる。このように、本実施形態のMOSFETによれば、高耐圧に加えて低オン抵抗化も実現できる。
[0041] 次に、図1に示すトレンチゲート型のMOSFETの製造方法について、図4(a)?図6(b)を参照して説明する。
[0042] 〔図4(a)に示す工程〕
まず、n^(+)型層1の上にn-型ドリフト層2が形成された構造のものを用意する。例えば、n^(+)型層1としてn^(+)型SiC基板を用意し、n-型ドリフト層2をエピタキシャル成長させる。
[0043]〔図4(b)に示す工程〕
n^(-)型ドリフト層2の表面に、n型電流分散層3の一部を形成する。例えば、n-型ドリフト層2の表層部に対してn型不純物(例えば窒素)をイオン注入すること、もしくはn^(-)型ドリフト層2のエピタキシャル成長条件を途中で変更してn型不純物濃度を高めることにより、n型電流分散層3を形成する。
[0044] 〔図4(c)に示す工程〕
n型電流分散層3の表面にLTOなどで構成されるマスク20を形成したのち、フォトリソグラフィ工程を経て、p型ボトム層10およびp型ディープ層11の形成予定領域においてマスク20を開口させる。つまり、マスク20にp型ボトム層10およびp型ディープ層11と同じストライプ状のレイアウトの開口部が形成されるようにする。そして、マスク20上からp型不純物(例えばボロンやアルミニウム)のイオン注入を行った後、活性化を行うことでp型ボトム層10を形成すると共にp型ディープ層11の一部を形成する。その後、マスク20を除去する。
[0045] 〔図5(a)に示す工程〕
再び、p型ボトム層10およびp型ディープ層11の一部が形成されたn型電流分散層3の表面にさらにエピタキシャル成長させ、n型電流分散層3の残部を形成する。
[0046] 〔図5(b)に示す工程〕
n型電流分散層3の表面にLTOなどで構成されるマスク21を形成したのち、フォトリソグラフィ工程を経て、p型ディープ層11の形成予定領域においてマスク21を開口させる。つまり、マスク21にp型ディープ層11と同じストライプ状のレイアウトの開口部が形成されるようにする。そして、マスク21上からp型不純物(例えばボロンやアルミニウム)のイオン注入を行った後、活性化を行うことでp型ディープ層11の残部を形成する。その後、マスク21を除去する。
[0047] 〔図5(c)に示す工程〕
n型電流分散層3およびp型ディープ層11の表面に、p型ベース領域4をエピタキシャル成長させる。
[0048] 〔図6(a)に示す工程〕
図示しないが、n^(+)型ソース領域5の形成予定領域が開口するマスクを形成したのち、このマスクの上からn型不純物(例えば窒素)をイオン注入し、その後、マスクを除去する。また、p^(+)型コンタクト層6の形成予定領域が開口するマスクを形成したのち、このマスクの上からp型(審決注:「n型」は誤記と認めた。)不純物(例えばボロンやアルミニウム)をイオン注入し、その後、マスクを除去する。そして、活性化を行うことで、n^(+)型ソース領域5およびp^(+)型コンタクト層6を形成する。
[0049] 〔図6(b)に示す工程〕
p型ベース領域4、n^(+)型ソース領域5およびp^(+)型コンタクト層6の上に、図示しないエッチングマスクを成膜したのち、トレンチ7の形成予定領域においてエッチングマスクを開口させる。そして、エッチングマスクを用いた異方性エッチングを行ったのち、必要に応じて等方性エッチングや犠牲酸化工程を行うことで、トレンチ7を形成する。この後、エッチングマスクを除去する。
[0050] 次に、ゲート酸化膜形成工程を行うことでゲート酸化膜8を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化(熱酸化)によりゲート酸化膜8を形成する。続いて、ゲート酸化膜8の表面にn型不純物をドーピングしたポリシリコン層を成膜したのち、エッチバック工程等を行うことにより、トレンチ7内にゲート酸化膜8およびゲート電極9を残す。
[0051] この後の工程に関しては、従来と同様であるため図示しないが、層間絶縁膜12を成膜したのち、層間絶縁膜12をパターニングしてn^(+)型ソース領域5やp^(+)型コンタクト層6に繋がるコンタクトホールを形成すると共に、ゲート電極9に繋がるコンタクトホールを別断面に形成する。続いて、コンタクトホール内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極12やゲート配線を形成する。また、n^(+)型層1の裏面側にドレイン電極14を形成する。これにより、図1に示したMOSFETが完成する。
[0052] 以上説明したように、本実施形態では、トレンチ7の底部を覆うようにp型ボトム層10を形成しつつ、p型ベース領域4とn^(-)型ドリフト層2との間にn型電流分散層3を形成している。このため、トレンチ7の底部におけるゲート酸化膜8内での電界集中を緩和することが可能となり、ゲート酸化膜8が破壊されることを防止することが可能となると共に、オン抵抗の低減を図ることが可能となる。
・・・
[0058] よって、p型ボトム層10にてトレンチ7の底部のコーナー部を覆うことはゲート酸化膜8内における電界緩和に大きな効果があり、低オン抵抗と低ゲート電界のトレードオフ改善を図ることが可能になる。
[0059] なお、上記の目標とする特性、低オン抵抗かつ低ゲート電界を得るためには、n型電流分散層3の深さがより深い方が良い。より詳しくは、ゲート酸化膜8に加わる電界強度が5MV/cm以下かつオン抵抗がp型ボトム層10にてトレンチ7の底部のコーナー部を覆っていない場合の値以下となる特性を得るためには、n型電流分散層3の深さが特にトレンチ7の底部よりも深い方が良い。さらに、p型ボトム層10よりもn型電流分散層3の深さが浅いか同じ深さまでである必要がある。」

「 請求の範囲
[請求項1] 炭化珪素からなる第1または第2導電型の基板(1)と、
前記基板の上に形成され、前記基板よりも低不純物濃度とされた第1導電型の炭化珪素からなるドリフト層(2)と、
前記ドリフト層の上に形成され、かつ、該ドリフト層よりも第1導電型不純物濃度が高くされた炭化珪素からなる電流分散層(3)と、
前記電流分散層の上に形成された第2導電型の炭化珪素からなるベース領域(4)と、
前記ベース領域の上層部に形成され、前記ドリフト層よりも高濃度の第1導電型の炭化珪素にて構成されたソース領域(5)と、
前記ソース領域の表面から前記ベース領域よりも深くまで形成され、一方向を長手方向として複数本がストライプ状に並列されたトレンチ(7)と、
前記トレンチの内壁面に形成されたゲート絶縁膜(8)と、
前記トレンチ内において、前記ゲート絶縁膜の上に形成されたゲート電極(9)と、
前記ソース領域および前記ベース領域に電気的に接続されたソース電極(12)と、
前記基板の裏面側に形成されたドレイン電極(14)と、
前記ベース領域よりも下方に配置され、前記トレンチの底部におけるコーナー部を含めて該トレンチの底部を覆い、前記電流分散層以上の深さとされた第2導電型のボトム層(10)と、を有し、
前記ゲート電極への印加電圧を制御することで前記トレンチの側面に位置する前記ベース領域の表面部に反転型のチャネル領域を形成し、前記ソース領域と前記電流分散層および前記ドリフト層を介して、前記ソース電極および前記ドレイン電極の間に電流を流す反転型のMOSFETを備えた炭化珪素半導体装置。
[請求項2] 前記電流分散層は、前記トレンチの底部よりも深い位置まで形成されている請求項1に記載の炭化珪素半導体装置。
[請求項3] 複数本が並列された前記トレンチのうち隣り合うもの同士の間において、前記ベース領域に接しつつ前記ドリフト層に達する第2導電型のディープ層(11)が備えられている請求項1または2に記載の炭化珪素半導体装置。
[請求項4] 前記ボトム層および前記ディープ層の不純物濃度は、前記ドレイン電極に対して電圧が印加される逆バイアス時に、前記電流分散層との境界部から広がる空乏層によって完全空乏化しない濃度に設定されている請求項3に記載の炭化珪素半導体装置。」

図1、4?6は、以下のとおりのものである。




(イ)上記記載から、引用文献1には、次の技術的事項が記載されているものと認められる。
a ソース電極12は、p型ベース領域4およびn^(+)型ソース領域5に接触する([0020]、[0026]、[0047]?[0048])。
b p型不純物(例えばボロンやアルミニウム)のイオン注入を行った後、活性化を行うことでp型ボトム層10を形成すると共にp型ディープ層11の一部を形成し([0044])その上に、n型電流分散層3の残部をエピタキシャル成長させて形成し([0045])、p型不純物(例えばボロンやアルミニウム)のイオン注入を行った後、活性化を行うことでp型ディープ層11の残部を形成する([0046])ものであるから、p型ディープ層11は、トレンチ7の底部よりもドレイン電極14側に深い位置にある深い第1ベース領域およびトレンチ7の底部よりもn^(+)型ソース領域5側に近い位置にある浅い第1ベース領域を有し、前記深い第1ベース領域には、p型不純物(例えばボロンやアルミニウム)がイオン注入されている(段落[0025]、[0044]?[0046]、図1、図4(c)?図5(b))。

(ウ)上記(ア)、(イ)の記載から、引用文献1には、次の発明(以下「引用発明」という。)が記載されていると認められる。

「炭化珪素からなる第1導電型の基板(1)と、
前記基板の上に形成され、前記基板よりも低不純物濃度とされた第1導電型の炭化珪素からなるドリフト層(2)と、
前記ドリフト層の上に形成され、かつ、該ドリフト層よりも第1導電型不純物濃度が高くされた炭化珪素からなる電流分散層(3)と、
前記電流分散層の上に形成された第2導電型の炭化珪素からなるベース領域(4)と、
前記ベース領域の上層部に形成され、前記ドリフト層よりも高濃度の第1導電型の炭化珪素にて構成されたソース領域(5)と、
前記ソース領域の表面から前記ベース領域よりも深くまで形成され、一方向を長手方向として複数本がストライプ状に並列されたトレンチ(7)と、
前記トレンチの内壁面に形成されたゲート絶縁膜(8)と、
前記トレンチ内において、前記ゲート絶縁膜の上に形成されたゲート電極(9)と、
前記ソース領域および前記ベース領域に接触するソース電極(12)と、
前記基板の裏面側に形成されたドレイン電極(14)と、
前記ベース領域よりも下方に、前記ベース領域(4)の下面から所定距離離間した位置より前記ドリフト層(2)に達するように配置され、前記トレンチの底部におけるコーナー部を含めて該トレンチの底部を覆い、前記電流分散層以上の深さとされた第2導電型のボトム層(10)と、を有し、
複数本が並列された前記トレンチのうち隣り合うもの同士の間において、前記ベース領域に接しつつ前記ドリフト層に達する第2導電型のディープ層(11)が備えられており、
第2導電型のディープ層(11)は、トレンチ(7)の底部よりもドレイン電極(14)側に深い位置にある深い第1ベース領域およびトレンチ(7)の底部よりもソース領域(5)側に近い位置にある浅い第1ベース領域を有し、
前記深い第1ベース領域は、第1導電型不純物(例えばボロンやアルミニウム)のイオン注入を行った後、活性化を行うことで形成されており、
前記第1導電型の基板(1)は、第1導電型不純物濃度が例えば5.0×10^(18)?1.0×10^(20)/cm^(3)であり、
前記第1導電型電流分散層(3)は、第1導電型不純物濃度が例えば5.0×10^(16)?2.5×10^(17)/cm^(3)であり、
前記ゲート電極への印加電圧を制御することで前記トレンチの側面に位置する前記ベース領域の表面部に反転型のチャネル領域を形成し、前記ソース領域と前記電流分散層および前記ドリフト層を介して、前記ソース電極および前記ドレイン電極の間に電流を流す反転型のMOSFETを備えた炭化珪素半導体装置。」

イ 引用文献2?4
(ア)引用文献2
同じく原査定に引用され、本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった特開2000-68225号公報(以下「引用文献2」という。)には、次の記載がある。
「【0001】
【発明の属する技術分野】本発明は、SiC半導体素子を製作する際行われるアクセプター原子の導入に関するものであり、アクセプター原子に加えてC原子を付加的にイオン注入することで良質なp型SiCを局所的に形成し、SiC集積回路の作製に役立てようというものである。
・・・
【0003】
【発明が解決しようとする課題】本発明は、SiCに導入したアクセプター原子の電気的活性化率を高めるとともにアクセプター原子の熱拡散を抑制し、素子製作に適する良質なp型SiCを製作するものである。
【0004】
【課題を解決するための手段】本発明は、炭化珪素半導体(SiC)に、アルミニウム(Al)及びホウ素(B)等のアクセプター原子をイオン注入により導入する時、これらの原子に加えて炭素(C)原子を付加的にイオン注入することで、SiCに注入したアクセプター原子の電気的活性化率を向上するとともに熱処理による拡散を抑制することからなる、良質なp型SiC半導体を製作する方法である。
【0005】SiCに導入したAlやBなどのアクセプター原子はSiCのSi原子位置に配置して電気的に活性化する。このため、本発明のC原子の付加的導入によりSi原子の空孔を増加させ、アクセプター原子がSi位置に配置するのを促進させることで、キャリアを発生できる有効なアクセプターの濃度を増加させることができる。
・・・
【0008】
【実施例1】(付加的C原子の注入によるアクセプター原子の電気的活性化率の向上)n型六方晶SiC単結晶にAlあるいはB原子をイオン注入した後1630℃で30分間熱処理した半導体素子(Al、B注入量5×10^(18)/cm^(3))とこれらのアクセプター原子に加えC原子を付加的に注入した後同様な熱処理を行った半導体素子(C注入量5×10^(18)/cm^(3))を製作し、これらの素子の室温での正孔濃度を比較した。」

(イ)引用文献3
同じく原査定に引用され、本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった、「宮本 直 ほか、3a-R-6 「MeV級Al、Bイオン注入による4H-SiCの深いpn接合の形成と逆方向特性」、1999年秋季 第60回応用物理学会学術講演会 講演予稿集、(社)応用物理学会、1999年 9月、No.1、p.333」(以下「引用文献3」という。)には、次の記載がある。
「[はじめに]・・・今回、MeV級のAl、Bのイオン注入により約3μmのp層を形成し、活性化率、Cの共注入の効果、・・・報告する。
[実験]n型4H-SiCオフ基板(Nd=1×10^(18)cm^(-3))上にエピタキシャル成長させたn^(-)層(Nd=7?10×10^(14)cm^(-3)、d=14cm)にAl、Bをイオン注入し、Ar雰囲気中で1500℃?1600℃、30分間のアニールを行った。・・・
[結果」Alイオン注入の場合、1600℃のアニールを行うと32%の活性化率が得られた。Bイオン注入の場合、1600℃のアニールによる活性化率は22%であった。Cとの共注入による効果では、Alイオン注入して1600℃アニールをした場合、活性化率が46%まで向上し、共注入により活性化率が1.5倍に向上した。Bイオン注入、1600℃アニールの場合に、Cとの共注入による効果では活性化率が10%に向上し、共注入により活性化率が約5倍に向上した。」

(ウ)引用文献4
同じく原査定に引用され、本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった、「木本 恒暢、「基礎講座<パワーエレクトロニクスの基礎>SiCプロセス技術」、応用物理、社団法人応用物理学会、2005年 3月、Vol. 74、 No.3、p.371-375」(以下「引用文献4」という。)には、次の記載がある。
「SiCへのAl、Bイオン注入において、Cイオン共注入の効果が複数の機関から報告されている^(13?16))、SiC中においてAlおよびB原子はSi原子位置を置換して浅いアクセプターとなる。そこで、Cイオンを共注入してイオン注入領域をC過剰とすれば、注入されたAlあるいはBのSi原子位置への置換が促進されると期待できる。Cイオン共注入は、電気的活性化率の向上やシート抵抗の低減^(13?15))だけでなく、注入されたB原子の拡散抑制に有効であると報告されている^(16))。」(p.372右欄1?9行)

(エ)引用文献2?4に記載された周知技術
上記記載から、引用文献2?4には、次の周知技術が記載されていると認められる。
「SiCへのAl、B等のアクセプター原子のイオン注入において、C原子を共注入することにより、電気的活性化率を向上させ、キャリアを発生できる有効なアクセプターの濃度を増加させることができる、良質なp型SiCを局所的に形成すること。」

(3)引用発明との対比
ア 本件補正発明と引用発明とを対比する。
(ア)引用発明の「炭化珪素半導体装置」、「炭化珪素からなる第1導電型の基板(1)」、「『第1導電型の炭化珪素からなるドリフト層(2)』と『炭化珪素からなる電流分散層(3)』」、「第2導電型の炭化珪素からなるベース領域(4)」、「第1導電型の炭化珪素にて構成されたソース領域(5)」、「トレンチ(7)」、「ゲート絶縁膜(8)」、「ゲート電極(9)」、「ソース電極(12)」、「ドレイン電極(14)」、「第2導電型のボトム層(10)」、「2導電型のディープ層(11)」は、それぞれ、本件補正発明の「半導体装置」、「シリコンよりもバンドギャップが広い半導体からなる第1導電型のワイドバンドギャップ半導体基板」、「第1導電型のワイドバンドギャップ半導体層」、「シリコンよりもバンドギャップが広い半導体からなる、第2導電型のワイドバンドギャップ半導体層」、「第1導電型のソース領域」、「トレンチ」、「ゲート絶縁膜」、「ゲート電極」、「ソース電極」、「ドレイン電極」、「第2導電型の第2ベース領域」、「反対側の表面層に選択的に設けられた第2導電型の第1ベース領域」に相当ないし対応する。

(イ)引用発明において、「第1導電型の基板(1)」、「『ドリフト層(2)』と『電流分散層(3)』」、及び「ベース領域(4)」は、いずれも「炭化珪素からなる」ものである。
したがって、本件補正発明と引用発明とは、「シリコンよりもバンドギャップが広い半導体からなる第1導電型のワイドバンドギャップ半導体基板」と、「『シリコンよりもバンドギャップが広い半導体からなる』、『第1導電型のワイドバンドギャップ半導体層』」と、「シリコンよりもバンドギャップが広い半導体からなる、第2導電型のワイドバンドギャップ半導体層」とを備え、「前記シリコンよりもバンドギャップが広い半導体は、炭化珪素である」点で一致ないし共通する。

(ウ)また、引用発明は、「前記基板の上に形成され、前記基板よりも低不純物濃度とされた第1導電型の炭化珪素からなるドリフト層(2)」と、「前記ドリフト層の上に形成され、かつ、該ドリフト層よりも第1導電型不純物濃度が高くされた炭化珪素からなる電流分散層(3)」とを有し、「前記第1導電型の基板(1)は、第1導電型不純物濃度が例えば5.0×10^(18)?1.0×10^(20)/cm^(3)」であり、「前記第1導電型電流分散層(3)は、第1導電型不純物濃度が例えば5.0×10^(16)?2.5×10^(17)/cm^(3)」であるから、ドリフト層(2)と電流分散層(3)の不純物濃度は、いずれも基板(1)より低不純物濃度とされたものである。
したがって、本件補正発明と引用発明とは、「前記ワイドバンドギャップ半導体基板のおもて面に設けられた、シリコンよりもバンドギャップが広い半導体からなる、前記ワイドバンドギャップ半導体基板より低不純物濃度の第1導電型のワイドバンドギャップ半導体層」を備える点で一致する。

(エ)引用発明は、「複数本が並列された前記トレンチのうち隣り合うもの同士の間において、前記ベース領域に接しつつ前記ドリフト層に達する第2導電型のディープ層(11)」が備えられており、「第2導電型のディープ層(11)は、トレンチ(7)の底部よりもドレイン電極(14)側に深い位置にある深い第1ベース領域およびトレンチ(7)の底部よりもソース領域(5)側に近い位置にある浅い第1ベース領域」を有するものであるから、当該「第2導電型のディープ層(11)」は、「第1導電型電流分散層(3)の基板(1)側に対して反対側の表面層に選択的に設けられた」領域であるといえる。
したがって、本件補正発明と引用発明とは、「前記第1導電型のワイドバンドギャップ半導体層の前記ワイドバンドギャップ半導体基板側に対して反対側の表面層に選択的に設けられた第2導電型の第1ベース領域」を備え、「前記第1ベース領域は、前記トレンチの底部よりも前記ドレイン電極側に深い位置にある深い第1ベース領域および前記トレンチの底部よりも前記ソース領域側に近い位置にある浅い第1ベース領域」を有する点で一致する。

(オ)引用発明は、「前記ベース領域よりも下方に、前記ベース領域(4)の下面から所定距離離間した位置より前記ドリフト層(2)に達するように配置され、前記トレンチの底部におけるコーナー部を含めて該トレンチの底部を覆い、前記電流分散層以上の深さとされた第2導電型のボトム層(10)」を有するものであるから、当該「第2導電型のボトム層(10)」は、「(第1導電型の炭化珪素からなる)ドリフト層(2)と(炭化珪素からなる)電流分散層(3)の内部に選択的に設けられた」領域であるといえる。
したがって、本件補正発明と引用発明とは、「前記第1導電型のワイドバンドギャップ半導体層の内部に選択的に設けられた第2導電型の第2ベース領域」を備える点で一致する。

(カ)引用発明は、「前記電流分散層の上に形成された第2導電型の炭化珪素からなるベース領域(4)」と、「前記ベース領域の上層部に形成され、前記ドリフト層よりも高濃度の第1導電型の炭化珪素にて構成されたソース領域(5)」を有するものであるから、本件補正発明と引用発明とは、「前記第1導電型のワイドバンドギャップ半導体層の前記ワイドバンドギャップ半導体基板に対して反対側の表面に設けられた、シリコンよりもバンドギャップが広い半導体からなる、第2導電型のワイドバンドギャップ半導体層」と、「前記第2導電型のワイドバンドギャップ半導体層の内部に選択的に設けられた第1導電型のソース領域」とを備える点で一致する。

(キ)引用発明は、「前記ソース領域の表面から前記ベース領域よりも深くまで形成され、一方向を長手方向として複数本がストライプ状に並列されたトレンチ(7)」と、「前記トレンチの内壁面に形成されたゲート絶縁膜(8)」と、「前記トレンチ内において、前記ゲート絶縁膜の上に形成されたゲート電極(9)」を有するものであるから、本件補正発明と引用発明とは、「前記ソース領域および前記第2導電型のワイドバンドギャップ半導体層を貫通して前記第1導電型のワイドバンドギャップ半導体層に達するトレンチ」と、「前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極」とを備える点で一致する。

(ク)引用発明は、「前記ソース領域および前記ベース領域に接触するソース電極(12)」と、「前記基板の裏面側に形成されたドレイン電極(14)」を有するものであるから、本件補正発明と引用発明とは、「前記第2導電型のワイドバンドギャップ半導体層および前記ソース領域に接触するソース電極」と、「前記ワイドバンドギャップ半導体基板の裏面に設けられたドレイン電極」とを備える点で一致する。

イ 以上のことから、本件補正発明と引用発明との一致点及び相違点は、次のとおりである。
<一致点>
「シリコンよりもバンドギャップが広い半導体からなる第1導電型のワイドバンドギャップ半導体基板と、
前記ワイドバンドギャップ半導体基板のおもて面に設けられた、シリコンよりもバンドギャップが広い半導体からなる、前記ワイドバンドギャップ半導体基板より低不純物濃度の第1導電型のワイドバンドギャップ半導体層と、
前記第1導電型のワイドバンドギャップ半導体層の前記ワイドバンドギャップ半導体基板側に対して反対側の表面層に選択的に設けられた第2導電型の第1ベース領域と、
前記第1導電型のワイドバンドギャップ半導体層の内部に選択的に設けられた第2導電型の第2ベース領域と、
前記第1導電型のワイドバンドギャップ半導体層の前記ワイドバンドギャップ半導体基板に対して反対側の表面に設けられた、シリコンよりもバンドギャップが広い半導体からなる、第2導電型のワイドバンドギャップ半導体層と、
前記第2導電型のワイドバンドギャップ半導体層の内部に選択的に設けられた第1導電型のソース領域と、
前記ソース領域および前記第2導電型のワイドバンドギャップ半導体層を貫通して前記第1導電型のワイドバンドギャップ半導体層に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第2導電型のワイドバンドギャップ半導体層および前記ソース領域に接触するソース電極と、
前記ワイドバンドギャップ半導体基板の裏面に設けられたドレイン電極と、
を備え、
前記第1ベース領域は、前記トレンチの底部よりも前記ドレイン電極側に深い位置にある深い第1ベース領域および前記トレンチの底部よりも前記ソース領域側に近い位置にある浅い第1ベース領域を有し、
前記シリコンよりもバンドギャップが広い半導体は、炭化珪素である半導体装置。」

<相違点1>
「前記深い第1ベース領域」について、本件補正発明は、「前記第1ベース領域の導電型を決定する不純物に追い出された元素と結合する他の元素が、前記元素と結合するために必要な量となる所定の割合で注入され」るものであるのに対し、引用発明は、「第2導電型のディープ層(11)」について、そのような特定はなされていない点。

(4)判断
以下、相違点について検討する。
ア 相違点1について
(ア)上記(2)イ(エ)のとおり、引用文献2?4には、「SiCへのAl、B等のアクセプター原子のイオン注入において、C原子を共注入することにより、電気的活性化率を向上させ、キャリアを発生できる有効なアクセプターの濃度を増加させることができる、良質なp型SiCを局所的に形成する技術。」が記載されている。
一方、引用発明は、「前記深い第1ベース領域は、第1導電型不純物(例えばボロンやアルミニウム)のイオン注入を行った後、活性化を行うことで形成されて」いるものであるところ、上記(2)ア(ア)のとおり、引用文献1には、段落[0025]に、p型ボトム層10のp型不純物濃度は、「例えばn型電流分散層3の2倍以上の濃度とされ、逆バイアス時(後述するドレイン電極14に電圧が印加された時)にn型電流分散層3との境界部から広がる空乏層によって完全空乏化しないように、完全空乏化条件よりも高い濃度となっている。」と記載されているから、引用発明において、「深い第1ベース領域」は、完全空乏化条件よりも高いp型濃度とするために、注入されたボロンやアルミニウムのp型(第1導電型)不純物の活性化を十分に行うことが望ましいことは、当業者には明らかであると認められる。
そして、引用発明と、引用文献2?4に記載された周知技術とは、いずれも、「炭化珪素に、ボロンやアルミニウムのアクセプター原子のイオン注入及び活性化を行う」ものである点で共通するから、引用発明においても、「前記深い第1ベース領域」のイオン注入を行った後の、「第1導電型不純物(例えばボロンやアルミニウム)」の活性化を十分に行うべく、引用文献2?4に記載された、「SiCへのAl、B等のアクセプター原子のイオン注入において、C原子を共注入することにより、電気的活性化率を向上させ、キャリアを発生できる有効なアクセプターの濃度を増加させることができる、良質なp型SiCを局所的に形成する技術」を採用する動機付けが認められ、当業者が普通になし得たことである。

(イ)また、そのように炭素原子を共注入することにより、電気的活性化率を向上させるならば、「良質なp型SiC」においては、当該炭素原子は、ボロンやアルミニウムにより追い出されたシリコン原子と結合されたものとなると解されるから、引用発明において、引用文献2?4に記載された技術を採用して、活性化を十分に行う際の炭素原子の注入量としては、ボロンやアルミニウム(第1ベース領域の導電型を決定する不純物)に追い出された元素である、シリコン原子と結合するために必要な量となる所定の割合とすることを要することは、当業者には明らかであると認められる。

(ウ)更に、本願明細書の発明の詳細な説明の段落【0036】には、上記「所定の割合」に関して、「ここで、所定の割合とは、アルミニウムを注入することにより追い出される珪素と結合するために必要な量である。具体的には、炭素のドープ量(D_(C))は、アルミニウムのドープ量(D_(Al))に対し0.7≦D_(C)/D_(Al)≦1.3を満たす量である。」と記載されている。
他方、引用文献2の段落【0008】には、「n型六方晶SiC単結晶にAlあるいはB原子をイオン注入した後1630℃で30分間熱処理した半導体素子(Al、B注入量5×10^(18)/cm^(3))とこれらのアクセプター原子に加えC原子を付加的に注入した後同様な熱処理を行った半導体素子(C注入量5×10^(18)/cm^(3))を製作し、これらの素子の室温での正孔濃度を比較した。」と記載されており、Al、B原子の注入量とC原子の注入量は等しい。
したがって、引用文献2に記載されたAl、B原子の注入量とC原子の注入量は、本願明細書の発明の詳細な説明に開示された「所定の割合」となっているといえる。

以上のとおりであるから、引用発明において、引用文献2?4に記載された技術に基づき、相違点1に係る本件補正発明の構成を採用することは、当業者であれば容易になし得たことである。


イ そして、本件補正発明の奏する作用効果は、引用発明及び引用文献2?4に記載された技術の奏する作用効果から予測される範囲内のものにすぎず、格別顕著なものということはできない。

ウ したがって、本件補正発明は、引用発明及び引用文献2?4に記載された技術に基づいて、当業者が容易に発明をすることができたものであり、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができないものである。

3 本件補正についてのむすび
よって、本件補正は、特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので、同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。
よって、上記補正の却下の決定の結論のとおり決定する。

第3 本願発明について
1 本願発明
令和2年8月31日にされた手続補正は、上記のとおり却下されたので、本願の請求項に係る発明は、出願当初の特許請求の範囲の請求項1ないし6に記載された事項により特定されるものであるところ、その請求項1に係る発明(以下「本願発明」という。)は、その請求項1に記載された事項により特定される、前記第2[理由]1(2)に記載のとおりのものである。

2 原査定の拒絶の理由
原査定の拒絶の理由は、この出願の請求項1?6に係る発明は、本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった下記の引用文献1に記載された発明及び引用文献2?4に記載された事項に基づいて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない、というものである。

引用文献1:国際公開第2015/049838号
引用文献2:特開2000-68225号公報
引用文献3:宮本 直 ほか、3a-R-6 「MeV級Al、Bイオン注入による4H-SiCの深いpn接合の形成と逆方向特性」、1999年秋季 第60回応用物理学会学術講演会 講演予稿集、(社)応用物理学会、1999年 9月、No.1、p.333
引用文献4:木本 恒暢、「基礎講座<パワーエレクトロニクスの基礎>SiCプロセス技術」、応用物理、社団法人応用物理学会、2005年 3月、Vol. 74、 No.3、p.371-375

3 引用文献
原査定の拒絶の理由で引用された引用文献1ないし4及びその記載事項は、前記第2の[理由]2(2)に記載したとおりである。

4 対比・判断
本願発明は、前記第2の[理由]2で検討した本件補正発明から、「前記深い第1ベース領域」は、「他の元素が所定の割合で注入されている」における「所定の割合」に係る限定事項、及び「シリコンよりもバンドギャップが広い半導体」に係る限定事項を削除したものである。
そうすると、本願発明の発明特定事項を全て含み、更に他の事項を付加したものに相当する本件補正発明が、前記第2の[理由]2(3)、(4)に記載したとおり、引用発明及び引用文献2?4に記載された技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、引用発明及び引用文献2?4に記載された技術に基づいて、当業者が容易に発明をすることができたものである。

第4 むすび
以上のとおり、本願発明は、特許法第29条第2項の規定により特許を受けることができないから、他の請求項に係る発明について検討するまでもなく、本願は拒絶されるべきものである。

よって、結論のとおり審決する。
 
審理終結日 2021-04-05 
結審通知日 2021-04-06 
審決日 2021-04-21 
出願番号 特願2018-557981(P2018-557981)
審決分類 P 1 8・ 121- Z (H01L)
P 1 8・ 575- Z (H01L)
最終処分 不成立  
前審関与審査官 綿引 隆  
特許庁審判長 辻本 泰隆
特許庁審判官 小田 浩
恩田 春香
発明の名称 半導体装置および半導体装置の製造方法  
代理人 酒井 昭徳  

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