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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1375390
審判番号 不服2020-16349  
総通号数 260 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2021-08-27 
種別 拒絶査定不服の審決 
審判請求日 2020-11-27 
確定日 2021-07-08 
事件の表示 特願2017-515531「半導体装置および半導体装置の製造方法」拒絶査定不服審判事件〔平成28年11月 3日国際公開、WO2016/175152、請求項の数(8)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は、2016年(平成28年)4月22日(優先権主張 特願2015-90576、平成27年4月27日、優先権主張 特願2015-90577、平成27年4月27日)を国際出願日とする出願であって、その手続の経緯は以下のとおりである。
令和2年 3月19日付け :拒絶理由通知書
令和2年 5月13日 :意見書、手続補正書の提出
令和2年 6月18日付け :拒絶理由(最後の拒絶理由)通知書
令和2年 8月19日 :意見書、手続補正書の提出
令和2年 8月31日付け :令和2年8月19日付けの手続補正についての補正の却下の決定、拒絶査定(原査定)
令和2年11月27日 :審判請求書、手続補正書の提出
令和3年 1月29日付け :前置報告書
令和3年 3月11日 :上申書の提出

第2 原査定の概要
原査定(令和2年8月31日付け拒絶査定)の概要は次のとおりである。
本願請求項1-14に係る発明は、引用文献1-3に記載された発明に基づいて、当業者が容易に発明できたものである。また、本願請求項15に係る発明は、引用文献1-4に記載された発明に基づいて、当業者が容易に発明できたものである。よって、本願請求項1-15に係る発明は、特許法第29条第2項の規定により特許を受けることができない。

引用文献等一覧
1.特開2010-129973号公報
2.特開2009-135360号公報
3.特開2014-187226号公報
4.特開2009-224365号公報

第3 審判請求時の補正について
審判請求時の補正は、特許法第17条の2第3項から第6項までの要件に違反しているものとはいえない。
審判請求時の補正のうち請求項1に「前記半導体層上に形成され、前記フィールドプレート、前記ソース層および前記ボディ層を露出させるコンタクトホールを有する層間絶縁膜」を含むという事項、「ソース電極」の「前記隙間」への「入り込み」が「前記コンタクトホールを介して」なされるという事項、「前記隙間は、断面視において前記フィールドプレートを挟んで対向する一対の隙間を含み、前記一対の隙間のそれぞれは、前記第2絶縁膜に接する先端部を有しており、当該先端部が先細りとなるようにラウンド形状に形成」されているという事項、「前記ソース電極は、前記コンタクトホールの内面と段差なく滑らかに連なる側面であって、前記ソース層の厚さ方向途中まで径が狭まる第1面を含む側面を有している」という事項を追加する補正事項は、特許請求の範囲の減縮を目的とするものである。
また、「前記半導体層上に形成され、前記フィールドプレート、前記ソース層および前記ボディ層を露出させるコンタクトホールを有する層間絶縁膜」については、当初明細書の段落[0052]や[図2]、[図7B]に記載されており、「ソース電極」の「前記隙間」への「入り込み」が「前記コンタクトホールを介して」なされる点については、当初明細書の段落[0053]や[図2]、[図7B]に記載されており、「前記隙間は、断面視において前記フィールドプレートを挟んで対向する一対の隙間を含み、前記一対の隙間のそれぞれは、前記第2絶縁膜に接する先端部を有しており、当該先端部が先細りとなるようにラウンド形状に形成」される点については当初明細書の段落[0076]や[図2]、[図6L]、[図7B]に記載されており、「前記ソース電極は、前記コンタクトホールの内面と段差なく滑らかに連なる側面であって、前記ソース層の厚さ方向途中まで径が狭まる第1面を含む側面を有している」ことは、当初明細書の段落[0054]や[図2]、[図7B]に記載されているから、新規事項を追加するものではないといえる。
そして、「第4 本願発明」から「第6 対比・判断」までに示すように、補正後の請求項1-8に係る発明は、独立特許要件を満たすものである。
また、審判請求時の補正のうち、請求項9-15を削除する補正事項は、特許請求の範囲の請求項の削除を目的とするものである。

第4 本願発明
本願請求項1-8に係る発明(以下、それぞれ「本願発明1」-「本願発明8」という。)は、令和2年11月27日付けの手続補正で補正された特許請求の範囲の請求項1-8に記載された事項により特定される発明であり、以下のとおりの発明である。
「【請求項1】
半導体層と、
前記半導体層に形成されたゲートトレンチと、
前記ゲートトレンチの内面に配置された第1絶縁膜と、
前記第1絶縁膜を介して前記ゲートトレンチに配置されたゲート電極と、
前記ゲートトレンチと間隔を空けて前記半導体層に形成されたフィールドプレートトレンチと、
第2絶縁膜を介して前記フィールドプレートトレンチに配置されたフィールドプレートと、
前記ゲートトレンチと前記フィールドプレートトレンチとの間に配置されたソース層、ボディ層およびドレイン層と、
前記半導体層上に形成され、前記フィールドプレート、前記ソース層および前記ボディ層を露出させるコンタクトホールを有する層間絶縁膜とを含み、
前記第1絶縁膜は、少なくとも前記ゲートトレンチの底部において前記ゲートトレンチの内面から膜厚方向に、第1部分および前記第1部分よりも膜の緻密度が低い第2部分を含み、
前記フィールドプレートと前記ボディ層との間に隙間が形成されており、
前記半導体層上に形成され、かつ前記コンタクトホールを介して前記フィールドプレートトレンチの前記隙間に入り込み、前記隙間において前記ボディ層に接続されたソース電極を含み、
前記隙間は、断面視において前記フィールドプレートを挟んで対向する一対の隙間を含み、
前記一対の隙間のそれぞれは、前記第2絶縁膜に接する先端部を有しており、当該先端部が先細りとなるようにラウンド形状に形成されており、前記ソース電極は、前記コンタクトホールの内面と段差なく滑らかに連なる側面であって、前記ソース層の厚さ方向途中まで径が狭まる第1面を含む側面を有している、半導体装置。
【請求項2】
前記ゲートトレンチにおいて、前記ゲート電極の下方に配置された埋め込み電極をさらに含み、
第1絶縁膜は、前記ゲート電極を覆い、前記ゲート電極と前記埋め込み電極を絶縁分離するゲート絶縁膜と、前記埋め込み電極を覆うライン絶縁膜とを含み、
前記第1絶縁膜の第1部分および前記第2部分は、前記ライン絶縁膜に設けられている、請求項1に記載の半導体装置。
【請求項3】
前記ゲート絶縁膜は、前記ゲートトレンチの内面から膜厚方向全体に亘って、前記第1部分と同程度の緻密度を有している、請求項2に記載の半導体装置。
【請求項4】
前記ゲート絶縁膜と前記ライン絶縁膜との境界部の膜厚が、前記ゲート絶縁膜の膜厚の75%以上である、請求項2または3に記載の半導体装置。
【請求項5】
前記第1絶縁膜は、酸化シリコンからなる、請求項1?4のいずれか一項に記載の半導体装置。
【請求項6】
前記ゲート電極は、ポリシリコンからなる、請求項1?5のいずれか一項に記載の半導体装置。
【請求項7】
前記第2絶縁膜は、少なくとも前記フィールドプレートトレンチの底部において前記フィールドプレートトレンチの内面から膜厚方向に、第1部分および前記第1部分よりも膜の緻密度が低い第2部分を含む、請求項1?6のいずれか一項に記載の半導体装置。
【請求項8】
前記フィールドプレートは、上下に絶縁分離された上部フィールドプレートおよび下部フィールドプレートを含み、
前記第2絶縁膜の前記第1部分および前記第2部分は、前記第2絶縁膜の前記下部フィールドプレートを覆う部分に設けられている、請求項1?7のいずれか一項に記載の半導体装置。」

第5 引用文献、引用発明等
1.引用文献1について
(1)原査定の拒絶の理由に引用された引用文献1には、図面とともに次の事項が記載されている。(下線は当審で付与した。)

「【0002】
近年、パワーMOS(Metal Oxide Semiconductor)等の大電流を制御できる半導体装置が開発されている。一般的に、半導体装置の高耐圧化と低オン抵抗化は、トレードオフの関係にある。このため、半導体装置では、耐圧を高めるとオン抵抗が増大し、オン抵抗を低減させると耐圧が低下する傾向が見られる。」
「【0004】
パワーMOS600のオフ時に発生する電界(V/cm)の深さ方向のプロファイルを調べると、図28の(b)に示すように、ゲート電極212の底面212aに一致する深さで1つ目のピークを持ち、不純物含有領域206の下部近傍の深さD1で2つ目のピークを持つことが分かる。不純物含有領域206が形成されていないと、ゲート電極212の底面212aに一致する深さで1つだけのピークを持つ電界強度プロファイルとなる。半導体装置の耐圧は、図28(b)のハッチに示す面積が大きいほど耐圧が高い。不純物含有領域206を配置して2つのピークが形成されるようにすると、高い耐圧を確保することができる。逆に、要求される耐圧が同じであれば、不純物含有領域206を配置することによって、ドリフト領域204の不純物の濃度を上げることができる。ドリフト領域204の不純物の濃度を上げることができれば、パワーMOS600のオン抵抗が低下する。パワーMOS600は、不純物含有領域204を備えていることによって、必要な耐圧を確保しながらオン抵抗を低下することに成功している。なお、図28(b)に破線で示す曲線Lは、半導体装置において耐圧とオン抵抗が理論限界値であるときの電界強度プロファイルを表したものである。従って、電界強度のプロファイル結果が曲線Lの形状に近づくほど、耐圧とオン抵抗が理論限界値に近づくことを示している。」
「【0010】
上記の半導体装置では、深さ方向の電界強度プロファイルにおいて、ゲート電極の底面に一致する深さと不純物含有領域の下部近傍の深さに2つのピークが形成されるとともに、浮遊電極が配置された深さにおいても、高い電界強度が保持される。浮遊電極はゲート電極と不純物含有領域の間のトレンチ内に配置されているため、2つのピークの間に形成される谷の深さを浅くすることができる。このため、プロファイル曲線に囲まれる範囲の面積を広くすることができ、半導体装置の耐圧を高めることができる。また、不純物含有領域の中心がドリフト領域の中間深さより深い位置に形成されているため、ボディ領域と不純物含有領域の間の距離が十分離れている。このため、トレンチに沿ってボディ領域を通過してきたキャリアが不純物含有領域を迂回しながら裏面電極に流れるためのキャリアの有効通過領域を十分に確保することができ、オン抵抗の増大を抑制することができる。上記の半導体装置によると、高い耐圧と低いオン抵抗を実現することができる。」
「【0011】
上記の半導体装置では、浮遊電極の側壁を被覆している絶縁膜の厚みがゲート電極の側壁を被覆している絶縁膜の厚みより厚いことが好ましい。半導体基板の材料となるシリコンなどに比して、絶縁膜の材料となる酸化シリコンなどは電気抵抗が高い。電気抵抗が高い領域では電位勾配(電界強度)が大きくなる。このため、電気抵抗の高い絶縁膜の厚みが厚いほど絶縁膜の幅方向に沿った電位差が大きくなり、絶縁膜の側方におけるシリコン層の電位差が小さくなる。絶縁膜の側方におけるシリコン層の電位差が小さくなると、絶縁膜の側方のシリコン層に発生する電界強度が緩和される。上記の構成によると、浮遊電極の側壁を被覆している絶縁膜の厚みを厚くすることによって、半導体装置のオフ時に浮遊電極の側方に発生するシリコン層(ドリフト領域)の電界の強度を緩和することができる。これによって、電界強度プロファイルの形状を、2つのピークのバランスを保ちながら図28(b)に示す曲線Lに近づけることができる。半導体装置の耐圧をさらに高めることができる。」
「【0018】
(第1実施例)
図1に、第1実施例である縦型のパワーMOS(請求項でいう半導体装置)100の断面図と、パワーMOS100における電界強度プロファイルを表すグラフを示す。
パワーMOS100は、半導体基板24の表面に配置されているソース電極(請求項でいう表面電極)18と、半導体基板24の裏面に配置されているドレイン電極(請求項でいう裏面電極)26を備えている。半導体基板24内には、ソース領域20と、ボディ領域14と、ボディコンタクト領域16と、ドリフト領域4と、ドレイン領域2が配置されている。ソース領域20は、第1導電型(n型)であり、半導体基板24の表面側に配置されており、ソース電極18に導通している。ドリフト領域4は、第1導電型(n型)であり、半導体基板24の内部に配置されており、第1導電型(n型)のドレイン領域2を介して、ドレイン電極26に導通している。ボディ領域14は、第2導電型(p型)であり、ソース領域20とドリフト領域4を分離している。ボディコンタクト領域16は、第2導電型(p型)の不純物を高濃度に含有し、ボディ領域14の電位をソース電極18の電位によって安定させる。ドレイン領域2は、第1導電型(n型)の不純物を高濃度に含有し、ドレイン電極26との接触抵抗を低下させる。半導体基板24内には、半導体基板24の表面からソース領域20とボディ領域14を貫通してドリフト領域4に達するまで伸びているトレンチ11が配置されている。トレンチ11内にはゲート電極12と浮遊電極8が配置されている。ゲート電極12の壁面は絶縁膜22で被覆されている。ゲート電極12の底面12aは、ボディ領域14の底面14aより深い位置に位置している。浮遊電極8はトレンチ11内のゲート電極12より深い位置に配置されており、壁面を絶縁膜22で被覆されている。浮遊電極8は、トレンチ11内に浮遊しており、絶縁膜22によってトレンチ10外の部材から絶縁されている。耐圧性能を向上させるために、トレンチ11の底面11aを囲む範囲に、第2導電型(p型)の不純物含有領域6が形成されている。不純物含有領域6は、ドリフト領域4内に形成されている。正確には、不純物含有領域6の中心D2の深さは、ドリフト領域4の中間深さD3より深い位置となっている。また、不純物含有領域6の上端は、ドリフト領域4の中間深さD3よりも深い位置となっている。」
「【0023】
図3?図11に、パワーMOS100を製造する方法を示す。
まず、図3に示すように、n^(-)型のシリコンを材料とする半導体基板24を準備する。次に、半導体基板24内にボロンなどのp型の不純物を注入して熱拡散させることによって、半導体基板24の表面側にボディ領域14を形成する。半導体基板24内のp型不純物が拡散していない領域はn^(-)型のドリフト領域4となる。次に、トレンチ11を形成する位置が開口しているパターンに転写したマスク(図示しない)を用いて、半導体基板24の表面からボディ領域14を貫通してドリフト領域4まで達するトレンチ11を形成する。マスクの材料としては、例えば酸化シリコンを用いることができる。トレンチ11を形成する方法としては、例えばケミカルドライエッチング法を用いることができる。これによって、半導体基板24内に側壁が平滑化されたトレンチ11を形成することができる。トレンチ11の深さは、例えば、半導体基板24の表面から3.0?3.3μmの深さにすることができる。トレンチ11の幅は、例えば0.4?0.5μmとすることができる。トレンチ11のテーパ角は、例えば86.0°?89.0°とすることができる。次に、半導体基板24の表面に熱酸化膜(図示しない)を形成する。次に、この熱酸化膜をマスクとしてトレンチ11の底部11aにp型の不純物を注入して熱拡散させることによって、トレンチ11の底面11aを囲む範囲に不純物含有領域6を形成する。次に、半導体基板24の表面上のマスクと熱酸化膜を除去する。これによって、半導体基板24の表面に清浄なシリコン面が露出する。マスクと熱酸化膜を除去する方法としては、例えばウェットエッチング法などの等方性エッチングを用いることができる。」
「【0024】
次に、図4に示すように、半導体基板24の表面とトレンチ11の壁面に第1の熱酸化膜21aを形成する。第1の熱酸化膜21aを形成する条件としては、例えば加熱温度を800℃?1100℃、ガスの種類をO_(2)又はH_(2)/O_(2)又はN_(2)で希釈したH_(2)/O_(2)とすることができる。第1の熱酸化膜21aの厚みは、例えば20nmとすることができる。」
「【0025】
次に、図5に示すように、第1の熱酸化膜21aの表面に第1のシリコン酸化膜23aを形成する。第1のシリコン酸化膜23aを形成する方法として、例えばCVD(Chemical Vapor Deposition)法を用いることができる。CVD法を用いる場合、製造後の浮遊電極8の底面8aの位置に応じて、第1のシリコン酸化膜23aの堆積量を調整する。第1のシリコン酸化膜23aの種類としては、例えばLP-SiH_(4)-SiO_(2)又はLP-TEOS-SiO_(2)又はAP-O_(3)TEOS-SiO_(2)を用いることができる。第1のシリコン酸化膜23aの厚みは、例えば55nm?65nmとすることができる。」
「【0026】
次に、図6に示すように、トレンチ11の内部に第1のポリシリコン8aを充填する。このとき、トレンチ11が第1のポリシリコン8aによって完全に埋め込まれるまで充填する。第1のポリシリコン8aは、製造後のパワーMOS100における浮遊電極8に相当する。第1のポリシリコン8の種類として、例えばSiH_(4)を用いることができる。第1のポリシリコン8aを充填する際の加熱条件は、例えば600℃とすることができる。」
「【0027】
次に、図7に示すように、第1のポリシリコン8aの一部をエッチングして除去する(エッチバックする)。このとき、製造後の浮遊電極8の上面の位置に応じて、エッチバック量を調整する。エッチングする深さは、例えば、半導体基板の表面から2.5?2.7μmの深さにすることができる。」
「【0028】
次に、図8に示すように、図7の工程でエッチングした深さと同じ深さまで、第1の熱酸化膜21aの一部および第1のシリコン酸化膜23aの一部をエッチングして除去する。エッチング方法としては、例えばウェットエッチング法又はドライエッチング法を用いることができる。」
「【0029】
次に、図9に示すように、半導体基板24の表面と露出しているトレンチ11の壁面に第2の熱酸化膜21bを形成する。次に、第2の熱酸化膜21bの表面とポリシリコン8の表面に第2のシリコン酸化膜23bを形成する。第2の熱酸化膜21bおよび第2のシリコン酸化膜23bを形成する条件は、図4、図5の工程で説明した条件と同様である。なお、第2のシリコン酸化膜23bをCVD法によって形成する場合、製造後にゲート電極12の底面となる位置に応じて、第2のシリコン酸化膜23bの堆積量を調整する。」
「【0031】
次に、図11に示すように、第2のポリシリコン12aの一部をエッチングして除去する(エッチバックする)。このとき、第2のポリシリコン12aの上面が半導体基板24の表面の高さにほぼ一致するように、エッチバック量を調整する。次に、図1に示すように、半導体基板24の表面から不純物を注入して熱拡散させることによって、半導体基板24の表面側にソース領域20およびボディコンタクト領域16を形成した後、半導体基板24の表面にソース電極18を形成する。次に、半導体基板24の裏面から不純物を注入して熱拡散させることによって、半導体基板24の裏面側にドレイン領域2を形成した後、半導体基板24の裏面にドレイン電極26を形成する。以上の工程によって、パワーMOS100が完成する。なお、図11に示す第1の熱酸化膜21a、第2の熱酸化膜21b、第1のシリコン酸化膜23aおよび第2のシリコン酸化膜23bは全て、図1に示す絶縁膜22に相当する。」
図1、4、5、9は以下のとおりのものである。
「【図1】


「【図4】


「【図5】


「【図9】



(2)上記記載から、引用文献1には、次の技術的事項が記載されているものと認められる。
ア 引用文献1に記載の技術的事項は、半導体装置の高い耐圧と低いオン抵抗を実現するためのものである。(【0010】)
イ 半導体装置はパワーMOSであり、半導体基板24の表面にソース電極18が配置されている。半導体基板24内には、半導体基板24の表面から順に、n型のソース領域20、p型のボディ領域14、n型のドリフト領域4、n型のドレイン領域2が配置されている。また、ソース電極18はボディ領域14と接続している。(【0018】、【図1】)
ウ 半導体基板24内には、半導体基板24の表面からソース領域20とボディ領域14を貫通してドリフト領域4に達するまで伸びるトレンチ11が配置されている。トレンチ11内には絶縁膜22を介してゲート電極12と浮遊電極12が配置されている。(【0018】、【図1】)
エ 半導体基板24はn^(-)型のシリコンを材料とするものである(【0023】)。トレンチ11の壁面のうち下方には、(シリコンの)第1の熱酸化膜21aが形成されており、トレンチ11の壁面のうち上方には、(シリコンの)第2の熱酸化膜21bが形成されている(【0024】、【0029】、【図4】、【図9】)。第1の熱酸化膜21aの表面にはCVD法によって第1のシリコン酸化膜23aが形成され、第2の熱酸化膜21bの表面には第2のシリコン酸化膜23bが形成されている(【0025】、【0029】、【図5】、【図9】)。
オ 【0024】に記載されている「トレンチ11の壁面」とは、トレンチ11の深さ方向の側面のみならず、底面も含まれることは明らかであるから(【図5】)、第1の熱酸化膜21a、第1のシリコン酸化膜23aは、トレンチ11の壁面(トレンチ11の深さ方向の側面及びトレンチ11の底面)のうち下方に形成されていると認められる。そして、第1の熱酸化膜21a、第1のシリコン酸化膜23a、第2の熱酸化膜21b、第2のシリコン酸化膜23bは全て、絶縁膜22に相当する(【0031】)。

(3)上記(1)、(2)から、上記引用文献1には、次の発明(以下、「引用発明」という。)が記載されていると認められる。
「半導体基板24と、
半導体基板24の表面に配置されているソース電極18、
とを備えたパワーMOS100であって、
半導体基板24内には、半導体基板24の表面から順に、n型のソース領域20、p型のボディ領域14、n型のドリフト領域4、n型のドレイン領域2が配置され、
ソース電極18はボディ領域14と接続しており、
半導体基板24の表面からソース領域20とボディ領域14を貫通してドリフト領域4に達するまで伸びるトレンチ11が配置され、
トレンチ11内には絶縁膜22を介して、ゲート電極12と、ゲート電極12より深い位置に浮遊電極8が配置され、
トレンチ11の壁面(トレンチ11の深さ方向の側面及びトレンチ11の底部)のうち下方には、第1の熱酸化膜21aが形成されており、トレンチ11の壁面のうち上方には、第2の熱酸化膜21bが形成され、
第1の熱酸化膜21aの表面には、CVD法によって第1のシリコン酸化膜23aが形成され、第2の熱酸化膜21bの表面には、第2のシリコン酸化膜23bが形成され、
第1の熱酸化膜21a、第1のシリコン酸化膜23a、第2の熱酸化膜21b、第2のシリコン酸化膜23bは全て、絶縁膜22に相当する、
パワーMOS100。」

2.引用文献2について
(1)原査定の拒絶の理由に引用された引用文献2には、図面とともに次の事項が記載されている。(下線は当審で付与した。)
「【0001】
本発明は、パワーMOSFET(Metal Oxide Semiconductor-Field Effect Transistor)の半導体装置に係わり、特に低耐圧パワーMOSFETにおいて、低オン抵抗を実現するためのデバイス構造とその製造方法に適用して有効な技術に関する。」
「【0019】
すなわち、代表的なものによって得られる効果は、ソーストレンチを作製することで、低耐圧パワーMOSFETのような微細なパワー半導体装置であってもドレイン-ソース間耐圧を維持したまま低オン抵抗化が可能となる。」
「【0021】
(実施の形態1)
本発明の実施の形態1の半導体装置を、図1?図5を用いて説明する。
【0022】
図1は、本発明の実施の形態1のRESURF構造を有する低耐圧の縦形トレンチMOSFETの構造の一例を示す。
【0023】
本実施の形態1の縦形トレンチMOSFETは、N+形基板101上に、N形エピタキシャル層102、チャネル領域103、ソース領域104、ゲート電極105、ゲート絶縁膜106、ボディコンタクト領域107、トレンチソース電極108、トレンチソース絶縁膜109などが形成され、表面にソース電極110、裏面にドレイン電極111が設けられている。
【0024】
具体的には、下面にドレイン電極111を有するN+形基板101の上面に形成されたN形エピタキシャル層102と、表面からN形エピタキシャル層102内に延在するゲートトレンチと、ゲートトレンチ内にゲート絶縁膜106を挟んで位置するゲート電極105と、ゲートトレンチに隣接し、N形エピタキシャル層102上に形成されたチャネル領域(P形)103と、ゲートトレンチに隣接し、チャネル領域103上に形成されたソース領域(N+形)104と、ソース領域104上に形成されたソース電極110と、表面からN形エピタキシャル層102内に延在するソーストレンチと、ソーストレンチ内にトレンチソース絶縁膜109を挟んで位置するトレンチソース電極108とを備えている。
【0025】
この構成において、ソース電極110がトレンチソース電極108と接触しており、さらにソース電極110がソーストレンチ内でチャネル領域103と接触しているボディコンタクト領域107と接触している。このボディコンタクト領域107は、チャネル領域103よりも不純物濃度が高い領域(P+形)である。また、表面からゲートトレンチの底までの距離よりも表面からソーストレンチの底までの距離が長く、ゲートトレンチとソーストレンチとが平行の関係で、交互に位置するように配置されている。なお、ソース電極110は、ボディコンタクト領域107と接触している構造に限らず、ソーストレンチ内でチャネル領域103と接触する構造についても適用可能である。
【0026】
すなわち、本実施の形態1の縦形トレンチMOSFETは、N+形基板101の上面にN形エピタキシャル層102、チャネル領域103、ソース領域104が順に形成され、ソース領域104はソース電極110と電気的に接続されている。ゲートトレンチは表面からN形エピタキシャル層102内に延在し、ゲート絶縁膜106を介してゲート電極105が埋め込まれている。ゲートトレンチと平行で交互にソーストレンチが表面からN形エピタキシャル層102内に延在し、トレンチソース絶縁膜109を介してトレンチソース電極108が埋め込まれている。トレンチソース電極108はソース電極110と電気的に接続されている。さらにソーストレンチ内でチャネル領域103と隣接するボディコンタクト領域107とソース電極110が電気的に接続されている。
【0027】
本実施の形態1の縦形トレンチMOSFETは、N形エピタキシャル層102内にトレンチソース絶縁膜109を介してトレンチソース電極108を有するのが特徴である。トレンチソース電極108間で水平方向の電位分担を形成してN形エピタキシャル層102とチャネル領域103の間のPN接合での電界を緩和し、ドレイン-ソース間耐圧を向上させている。」

図1は以下のとおりのものである。
「【図1】



(2)上記(1)からみて、引用文献2には、ドレイン-ソース間耐圧を維持したまま、低オン抵抗化が可能となるパワーMOSFETを提供するために、N^(+)基板の上面にN形エピタキシャル層102、チャネル領域103、ソース領域104が順に形成された縦型トレンチMOSFETにおいて、表面からN形エピタキシャル層102内に延在し、ゲートトレンチに隣接しゲートトレンチと平行なソーストレンチと、ソーストレンチ内にトレンチソース絶縁膜109を挟んでトレンチソース電極108を設ける、という技術的事項が記載されていると認められる。

3.引用文献3について
(1)原査定の拒絶の理由に引用された引用文献3には、図面とともに次の事項が記載されている。(下線は当審で付与した。)
「【0002】
近年の高効率・省エネルギー技術の要求によりMOSFETにはますます小型化、高耐圧化、低オン抵抗化、低容量化が求められている。これらの要求を満たすために、トレンチ構造内にポリシリコンからなるフィールドプレート電極を埋め込む技術が注目されている。例えば、「TOBUMOS(Tunable Oxide Bypass U-MOSFET)」は高耐圧でありながら低オン抵抗を提供することが可能である。
【0003】
ここで、トレンチ構造内のポリシリコンを電極に用いるためには高濃度の不純物を添加する必要がある。よって、H3POCl雰囲気中における熱処理によってポリシリコンにリン原子が導入される。しかしながら、この処理により一般に過剰なリン原子がポリシリコン内に導入されるため、体積膨張が生じる。この体積膨張のため、フィールドプレート電極に隣接する各層に高い応力がかかり、それらの層には転移等が発生する。また、体積膨張のため、フィールドプレート電極の上面が突出し、その上層とフィールドプレート電極との接触面積が一定とならない。」
「【0008】
以下、図1A及び図1Bを参照して、実施の形態に係る半導体装置について説明する。図1Aは実施の形態に係る半導体装置を示す断面図である。図1Bは図1Aに示す素子領域10の拡大断面図である。第1の実施の形態に係る半導体装置は、図1Aに示すように、MOSFETが形成される素子領域10と、素子領域10を挟むように隣接して設けられ且つ電界集中を緩和する一対の周辺領域20とにより構成される。
【0009】
次に、素子領域10について詳しく説明する。素子領域10は、図1A及び図1Bに示すように、ドレイン電極11、n+型の半導体基板12、及びn型のエピタキシャル層13を有する。なお、本実施の形態において、n+型はn型よりも高い不純物濃度を有するものとする。
【0010】
半導体基板12はドレイン電極11の上に設けられ、エピタキシャル層13は半導体基板12の上に設けられる。エピタキシャル層13は、MOSFETのドレインとして機能する。例えば、半導体基板12におけるヒ素(As)の濃度は2×E19cm^(-3)であり、エピタキシャル層13におけるAsの濃度は1×E16cm^(-3)である。例えば、エピタキシャル層13の膜厚は15μmである。
【0011】
更に、素子領域10は、図1A及び図1Bに示すように、p型のベース領域14、n型のソース領域15、ゲート絶縁膜16、ゲート電極17、及びソース電極18を有する。
【0012】
ベース領域14は、MOSFETのボディ(チャネル)として機能する。ベース領域14は、エピタキシャル層13の上面に形成されている。ソース領域15は、MOSFETのソースとして機能する。ソース領域15は、ベース領域14の上面に形成されている。
【0013】
ゲート電極17は、MOSFETのゲートとして機能する。ゲート絶縁膜16及びゲート電極17はトレンチT1内に設けられている。トレンチT1は、エピタキシャル層13を掘り込むように形成されている。ゲート絶縁膜16は、トレンチT1の底面及び側面に所定の厚みをもって形成されている。ゲート電極17は、ゲート絶縁膜16を介してトレンチT1に埋め込まれている。ゲート電極17は、一対のソース領域15及び一対のベース領域14に挟まれる。ソース電極18は、ソース領域15の上面に接する。
【0014】
次に、周辺領域20について説明する。周辺領域20は、図1Aに示すように、素子領域10から延びるドレイン電極11、半導体基板12、及びエピタキシャル層13を有する。周辺領域20においては、エピタキシャル層13及びベース領域14を掘り込んで形成されたトレンチT2が設けられている。例えば、トレンチT2の幅は4μmである。
【0015】
更に、周辺領域20は、図1Aに示すように、トレンチT2内に絶縁層21、22、フィールドプレート電極23、及び絶縁層24を有する。
【0016】
絶縁層21は、トレンチT2の底部(位置P1)からその底部より上方の位置P2までトレンチT2の側面に沿って形成されている。具体的に、絶縁層21は、エピタキシャル層13の位置P1から位置P2まで筒状に形成されている。絶縁層22は、位置P2からその位置P2の上方の位置P3までトレンチT2の側面に沿って形成されている。具体的に、絶縁層22は、エピタキシャル層13の位置P2から位置P3まで筒状に形成されている。そして、絶縁層22の厚みは絶縁層21の厚みよりも薄い。また、絶縁層22の内径は絶縁層21の内径よりも大きい。位置P2は、例えば、トレンチT2の1/4?1/2の深さに位置する。絶縁層21、22は、例えば酸化シリコンにて構成される。例えば、絶縁層21の膜厚は1.8μmであり、絶縁層22の膜厚は0.5μmである。すなわち、トレンチT2の下部における絶縁層21の膜厚は、トレンチT2の上部における絶縁層22の膜厚よりも厚い。
【0017】
フィールドプレート電極23は、図1Aに示す断面で表すとY字状に形成されている。換言すれば、絶縁層21は絶縁層22よりも厚く、絶縁層22の内径は絶縁層21の内径よりも大きい。このため、フィールドプレート電極23はY字状に形成されている。フィールドプレート電極23は、厚さが異なる絶縁層21、22を介してトレンチT2に接する。フィールドプレート電極23は、絶縁層21、22の内側に設けられ、上部に凹部23aを有する。フィールドプレート電極23はリン原子を含むポリシリコンにより構成される。例えば、フィールドプレート電極23の膜厚は0.5μmである。」
「【0027】
続いて、図11に示すように、絶縁層21、22の上面を覆うようにフィールドプレート電極23を形成する。具体的に、ポリシリコンを堆積させた後、POCl3雰囲気中でポリシリコン中にリン原子を拡散させることにより、フィールドプレート電極23は形成される。ここで、フィールドプレート電極23によって絶縁層21の内側を完全に埋める一方、絶縁層22の内側を完全に埋めず、フィールドプレート電極23はその上部に凹部23aを持つ。」
「【0030】
次に、図16に示すように、絶縁層22、24、及びフィールドプレート電極23を所定深さまでエッチングし、ソース領域15及びゲート電極17の上にレジスト33を形成する。そして、レジスト33を介してボロン(B)をイオン注入した後、熱処理を行う。これら工程により、ベース領域14はゲート電極17の下面よりも深い位置まで延びる。ここで、フィールドプレート電極23の上面は露出しており、ボロンイオンを注入される。しかしながら、フィールドプレート電極23は、図11に示す工程により十分にリンイオンを含んでいるため、低抵抗を保持する。
【0031】
図16に示す工程の後、レジスト33を除去し、ドレイン電極11及びソース電極18を形成する。以上の工程を経て、図1に示す半導体装置が製造される。
【0032】
以上、第1の実施の形態において、ソース電極19から電圧を印加されたフィールドプレート電極23により、MOSFETは低いオン抵抗を有するものとなる。そして、電界集中が大きくなるトレンチT2の底部において絶縁層21は絶縁層22よりも厚いため、半導体装置は高い耐圧性を有する。
【0033】
ここで、フィールドプレート電極23がY字状ではなく、トレンチT2の全体がフィールドプレート電極23により埋め込まれた形状を持つ比較例を考える。この比較例では、フィールドプレート電極23を構成するポリシリコンはリン原子を注入されることにより膨張する。この体積膨張のため、フィールドプレート電極23に隣接する絶縁層21,22及びエピタキシャル層13には高い応力がかかり、それらに転移等が発生する。また、フィールドプレート電極23の上面が突出し、ソース電極18とフィールドプレート電極23との接触面積が一定とならない。
【0034】
そこで、本実施の形態において、フィールドプレート電極23は、Y字状に形成され、上部に凹部23aを有する。そして、絶縁層24は、フィールドプレート電極23の凹部23aに設けられる。したがって、上述の比較例と比較して、絶縁層21,22及びエピタキシャル層13には応力がかからず、転移等の発生を抑制できる。また、上述の比較例と比較して、フィールドプレート電極23の上面の突出を抑制し、ソース電極18とフィールドプレート電極23との接触面積を一定にできる。よって、高い信頼性を有する。さらに、フィールドプレート電極23の直上でフィールドプレート電極23とソース電極18とが接続されるので、フィールドプレート電極23とソース電極18とを接続するための引出配線を設ける必要がなく、占有面積の縮小化が可能である。」

「【図1A】



「【図1B】



「【図16】



(2)上記(1)からみて、引用文献3には、MOSFETの小型化、高耐圧化、低オン抵抗化、低容量化といった要求を満たすためにフィールドプレート電極を埋め込む技術に関して、n+型の半導体基板12、半導体基板12の上に設けられたドレインとして機能するn型のエピタキシャル層13、ゲート絶縁膜16を介してゲート電極17が配置されたトレンチT1、トレンチT1の周囲に形成されたベース領域14及びソース領域15、トレンチT1と間隔を空けてn型のエピタキシャル層13に形成されたトレンチT2、絶縁層21、22を介して前記トレンチT2に配置されたフィールドプレート電極23、を備えたMOSFETの構造とする、という技術的事項が記載されていると認められる。
また、【0034】、図1Aからみて、当該引用文献3には、フィールドプレート電極23が絶縁層22の上面から突出し、フィールドプレート電極23(の突出部)とベース領域14の間に隙間が形成され、前記隙間は、断面視において前記フィールドプレート電極23を挟んで対向する一対の隙間を含み、前記一対の隙間のそれぞれは、前記絶縁層22に接する先端部を有していること、が記載されていると認められる。また、当該引用文献3には、トレンチT2の前記隙間に入り込み、前記隙間において前記ベース領域14に接続されたソース電極18、が記載されていると認められる。

4.引用文献4について
また、原査定の拒絶の理由に引用された上記引用文献4の段落【0016】?【0021】、【0027】、図1からみて、当該引用文献4には、ゲート電極41を覆うように形成した層間絶縁膜6、及び、層間絶縁膜6が形成されていないn型半導体領域14(ソース領域)を含んで半導体基板表面を覆うソース電極42を備えた半導体装置、が記載されていると認められる。このような半導体装置においては、ソース電極42は所々に形成された層間絶縁膜6の間に埋め込まれてn型半導体領域14(ソース領域)と接続する構造になると認められる。

5.その他の文献について
また、前置報告書において周知技術を示す文献として引用された引用文献5(特開2012-039133号公報)の段落【0032】、図1には、絶縁膜6をパターニングしてソース領域3を露出させるコンタクト孔を形成したMOSFET、が記載されていると認められる。
また、前置報告書において周知技術を示す文献として引用された引用文献6(特開2003-318129号公報)の段落【0072】?【0076】、図9には、層間絶縁膜11にN^(+)型ソース領域6を露出させるコンタクトホール15を形成した半導体装置において、形成されたコンタクトホール15が層間絶縁膜11の厚み方向において径が狭まることが示されている(特に図9)と認められる。

6.引用文献4?6に示された周知な技術的事項について
上記4及び5から、MOSFETにおいて、層間絶縁膜中にソース領域を露出する空間(引用文献4における層間絶縁膜6の間の空間、引用文献5?6におけるコンタクトホール)を形成し、当該空間にソース領域と接続するソース電極を形成した構造、は周知の技術的事項であると認められる。

第6 対比・判断
1.本願発明1について
(1)対比
本願発明1と引用発明とを対比すると、次のことがいえる。
ア 引用発明における「半導体基板24」は、本願発明1における「半導体層」に相当する。

イ 引用発明において、「トレンチ11」は「半導体基板24」に形成されていることは明らかである。
また、引用発明においては、「トレンチ11内」には「絶縁膜22を介して、ゲート電極12」が「配置」されているから、引用発明における「トレンチ11」、「絶縁膜22」、「ゲート電極12」は、それぞれ本願発明1における「ゲートトレンチ」、「第1絶縁膜」、「ゲート電極」に相当する。

ウ 引用発明における「ソース電極18」、「ソース領域20」、「ボディ領域14」、「ドレイン領域2」は、それぞれ本願発明1における「ソース電極」、「ソース層」、「ボディ層」、「ドレイン層」に相当する。

エ 引用発明においては、「トレンチ11の壁面(トレンチ11の深さ方向の側面及びトレンチ11の底面)のうち下方には、第1の熱酸化膜21aが形成」され、「第1の熱酸化膜21aの表面には、CVD法によって第1のシリコン酸化膜23aが形成され」ているから、「トレンチ11」の底部において、「第1の熱酸化膜21a」が形成され、「第1の熱酸化膜21a」の上に「第1のシリコン酸化膜23a」が堆積されているといえる。
したがって、引用発明における「第1の熱酸化膜21a」、「第1のシリコン酸化膜23a」は、それぞれ、本願発明1における「第1部分」、「第2部分」に対応する。

オ 引用発明においては、「半導体基板24の表面に配置されているソース電極18」を備え、「ソース電極18はボディ領域14と接続して」いるから、引用発明の「ソース電極18」は、本願発明1の「前記半導体上に形成され」、かつ「前記ボディ層に接続されたソース電極」に相当する。

カ したがって、本願発明1と引用発明との間には、次の一致点、相違点があるといえる。
(一致点)
「半導体層と、
前記半導体層に形成されたゲートトレンチと、
前記ゲートトレンチの内面に配置された第1絶縁膜と、
前記第1絶縁膜を介して前記ゲートトレンチに配置されたゲート電極と、
ソース層、ボディ層およびドレイン層とを含み、
前記第1絶縁膜は、少なくとも前記ゲートトレンチの底部において前記ゲートトレンチの内面から膜厚方向に、第1部分および第2部分を含み、
前記半導体層に形成され、かつ前記ボディ層に接続されたソース電極を含む、半導体装置。」

(相違点)
(相違点1)
本願発明1は、「前記ゲートトレンチと間隔を空けて前記半導体層に形成されたフィールドプレートトレンチと、第2絶縁膜を介して前記フィールドプレートトレンチに配置されたフィールドプレート」を含み、「ソース層、ボディ層およびドレイン層」は、「前記ゲートトレンチと前記フィールドプレートトレンチとの間に配置された」ものであるのに対し、引用発明はそのようなものではない点。

(相違点2)
本願発明1は、「前記半導体層上に形成され、前記フィールドプレート、前記ソース層および前記ボディ層を露出させるコンタクトホールを有する層間絶縁膜」を含むものであるのに対し、引用発明はそのようなものではない点。

(相違点3)
「前記第1絶縁膜」について、本願発明1は、「少なくとも前記ゲートトレンチの底部において」、「前記ゲートトレンチの内面から膜厚方向に、第1部分および前記第1部分よりも膜の緻密度が低い第2部分を含」むものであるのに対し、引用発明には「第1の熱酸化膜21a」と「第1のシリコン酸化膜23a」の緻密度について特定されていない点。

(相違点4)
本願発明1は、「前記フィールドプレートと前記ボディ層との間に隙間が形成されており」、「ソース電極」は、「前記コンタクトホールを介して前記フィールドプレートトレンチの前記隙間に入り込み、前記隙間において前記ボディ層に接続された」ものであり、「前記隙間は、断面視において前記フィールドプレートを挟んで対向する一対の隙間を含み、前記一対の隙間のそれぞれは、前記第2絶縁膜に接する先端部を有しており、当該先端部が先細りとなるようにラウンド形状に形成されており」、「前記ソース電極は、前記コンタクトホールの内面と段差なく滑らかに連なる側面であって、前記ソース層の厚さ方向途中まで径が狭まる第1面を含む側面を有している」という構成を備えるのに対し、引用発明の「ソース電極18」は、そのような構成を備えていない点。

(2)相違点についての判断
事案に鑑み、先ず、上記相違点4について検討する。
上記第5の3のとおり、引用文献3に記載された技術的事項は、「トレンチT1と間隔を空けてn型のエピタキシャル層13に形成されたトレンチT2」と、「絶縁層21、22を介して前記トレンチT2に配置されたフィールドプレート電極23」を含み、「フィールドプレート電極23(の突出部)とベース領域14の間に隙間」が形成されており、「トレンチT2の前記隙間に入り込み、前記隙間において前記ベース領域14に接続されたソース電極18」を含み、「前記隙間は、断面視において前記フィールドプレート電極23を挟んで対向する一対の隙間を含み、前記一対の隙間のそれぞれは、前記絶縁層22に接する先端部を有して」いるという構成であるところ、引用文献3には、ソース電極18が、「ソース領域15の厚さ方向の途中まで径が狭まる第1面を含む側面を有している」との構成は記載されていないから、当業者といえども、引用発明及び引用文献3に記載された技術的事項から、相違点4に係る、本願発明1の「前記ソース電極」は「前記ソース層の厚さ方向途中まで径が狭まる第1面を含む側面を有している」という構成を容易に想到することはできない。
また、引用文献2にはそもそもコンタクトホールを有する層間絶縁膜について記載されていない。引用文献4?6に示された周知の技術的事項については、ソース領域を露出する空間を有する層間絶縁膜が示されるのみで、相違点4に係る、本願発明1の「前記ソース電極」は「前記ソース層の厚さ方向途中まで径が狭まる第1面を含む側面を有している」という構成は開示されていない。
よって、引用発明において引用文献2?3に記載された技術的事項や、引用文献4?6に示された周知の技術的事項を適用しても、相違点4に係る、本願発明1の「前記ソース電極」は「前記ソース層の厚さ方向途中まで径が狭まる第1面を含む側面を有している」という構成を容易に想到することはできない。
したがって、上記相違点1?3について判断するまでもなく、本願発明1は、当業者であっても、引用発明、引用文献2?3に記載された技術的事項、及び引用文献4?6に記載された周知の技術的事項に基づいて容易に発明できたものであるとはいえない。

2.本願発明2?8について
本願発明2?8も、本願発明1の「前記ソース電極」は「前記ソース層の厚さ方向途中まで径が狭まる第1面を含む側面を有している」という同一の構成を備えるものであるから、本願発明1と同じ理由により、当業者であっても、引用発明、引用文献2?3に記載された技術的事項、及び引用文献4?6に示された周知の技術的事項に基づいて容易に発明できたものであるとはいえない。

第7 原査定について

1.理由1(特許法第29条第2項)について
審判請求時の補正により、本願発明1-8は「前記ソース電極」は「前記ソース層の厚さ方向途中まで径が狭まる第1面を含む側面を有している」という構成を有するものとなっており、当業者であっても、拒絶査定において引用された引用文献1-4に基づいて、容易に発明できたものとはいえない。したがって、原査定の理由1を維持することはできない。

第8 むすび
以上のとおり、原査定の理由によっては、本願を拒絶することはできない。

また、他に本願を拒絶すべき理由を発見しない。
よって、結論のとおり審決する。

 
審決日 2021-06-23 
出願番号 特願2017-515531(P2017-515531)
審決分類 P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 綿引 隆  
特許庁審判長 恩田 春香
特許庁審判官 ▲吉▼澤 雅博
渡部 博樹
発明の名称 半導体装置および半導体装置の製造方法  
代理人 特許業務法人あい特許事務所  
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