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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 G06F
管理番号 1377302
審判番号 不服2020-14334  
総通号数 262 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2021-10-29 
種別 拒絶査定不服の審決 
審判請求日 2020-10-13 
確定日 2021-09-07 
事件の表示 特願2018-561677「インテグラルポストパッケージリペア」拒絶査定不服審判事件〔平成29年12月 7日国際公開、WO2017/209781、令和 1年 7月18日国内公表、特表2019-520639、請求項の数(15)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本件審判請求に係る出願(以下,「本願」という。)は,2016年9月22日(パリ条約による優先権主張外国庁受理2016年5月28日(以下,「優先日」という。),アメリカ合衆国)を国際出願日とする特許出願であって,平成31年2月21日に手続補正書が提出され,令和元年9月20日に手続補正書が提出され,同年12月12日付けで拒絶理由が通知され,令和2年3月17日に意見書及び手続補正書が提出されたが,同年6月9日付けで拒絶査定がなされ,これに対し,同年10月13日に拒絶査定不服審判が請求されると同時に手続補正がなされたものである。

第2 原査定の概要
原査定(令和2年6月9日付け拒絶査定)の概要は次のとおりである。
請求項1-6,11-14に係る発明について,引用文献1-3に基づいて,当業者が容易に発明できたものであるとし,請求項7-10に係る発明について,引用文献1及び4に基づいて,当業者が容易に発明できたものであるとし,請求項15に係る発明について,引用文献1-4に基づいて,当業者が容易に発明できたものであるとして,いずれも,特許法29条2項の規定により特許を受けることができないというものである。

引用文献等一覧
1.特開平11-3290号公報
2.特開平5-210595号公報
3.特開2015-207329号公報
4.特開2012-198727号公報

第3 本願発明
本願請求項1-15に係る発明(以下,それぞれ「本願発明1」-「本願発明15」という。)は,令和2年10月13日にされた手続補正で補正された特許請求の範囲の請求項1-15に記載された事項により特定される発明であり,本願発明1及び本願発明7は,それぞれ以下のとおりの発明である。なお,符号「1A」?「1E」,「7A」?「7E」は,当審において付与したものであり,それぞれの構成を,「構成1A」などという。
「【請求項1】
1A ホストインタフェース(642)から受信したデータアクセス要求をダイナミックランダムアクセスメモリ(DRAM)メモリインタフェース(644)に提供される対応するメモリアクセスに変換し,前記DRAMメモリインタフェース(644)から受信した応答に応じて返送データを前記ホストインタフェース(642)に提供するメモリチャネルコントローラ(640)であって,前記応答は,返送データと,複数のエラー訂正コード(ECC)ビットと,を含む,メモリチャネルコントローラ(640)と,
1B 前記返送データ内のエラーをカウントするために前記メモリチャネルコントローラ(640)に接続された第1エラーカウンタ(652)であって,所定の状態に達したことに応じて制御信号を提供する第1エラーカウンタ(652)と,
1C 前記メモリチャネルコントローラ(640)に接続されたバックグラウンドスクラバ(624)であって,前記メモリチャネルコントローラ(640)を制御して,メモリシステム(670)の全てのメモリ位置からデータを特定のレートで順次且つ定期的に読出し,データエラーが発生したか否かを前記メモリシステム(670)のメモリ位置毎に判別し,データエラーが発生した場合に,前記データエラーがハードエラーかソフトエラーかを判別することなく前記データエラーが訂正可能か否かを判別し,訂正可能なエラーを検出したことに応じて,前記第1エラーカウンタ(652)をインクリメントして,訂正済みデータを再書込みするバックグラウンドスクラバ(624)と,
1D 前記メモリチャネルコントローラ(640)に接続されたデータプロセッサ(610)であって,前記制御信号に応じて前記メモリシステム(670)を用いてポストパッケージリペア動作を実行するデータプロセッサ(610)と,を備える,
1E ポストパッケージメモリリペアシステム(600)。」
「【請求項7】
7A ホストインタフェース(642)から受信したデータアクセス要求をダイナミックランダムアクセスメモリ(DRAM)メモリインタフェース(644)に提供される対応するメモリアクセスに変換し,前記DRAMメモリインタフェース(644)から受信した応答に応じて返送データを前記ホストインタフェース(642)に提供するメモリチャネルコントローラ(640)であって,前記応答は,返送データと,複数のエラー訂正コード(ECC)ビットと,を含み,
7B 前記メモリチャネルコントローラ(640)は,前記返送データに対応する前記複数のエラー訂正コード(ECC)ビットに基づいてエラーチェックを実行することによって前記返送データ内のエラーを検出し,前記返送データ内のエラーを検出したことに応じて第1制御信号を提供し,前記返送データ内のエラーがハードエラーかソフトエラーかを判別することなく前記返送データ内のエラーが訂正可能なエラーであることを検出したことに応じて,カウント信号を提供する,メモリチャネルコントローラ(640)と,
7C 前記カウント信号に応じて前記訂正可能なエラーをカウントするために前記メモリチャネルコントローラ(640)に接続された第1エラーカウンタ(652)であって,前記第1エラーカウンタ(652)が所定の状態に達したことに応じて第2制御信号を提供する第1エラーカウンタ(652)と,を備え,
7D 前記メモリチャネルコントローラ(640)は,前記返送データ内のエラーが訂正不可能なエラーであると判別したことに応じて第3制御信号を提供する,
7E メモリコントローラ(630)。」
また,本願発明2-6は,本願発明1を減縮した発明であり,本願発明8-10は,本願発明7を減縮した発明である。そして,本願発明11は,本願発明1に対応する方法の発明であり,本願発明12-15は,本願発明11を減縮した発明である。

第4 引用文献,引用発明等
1 引用文献1について
(1)引用文献1の記載
原査定の拒絶の理由に引用された引用文献1(特開平11-3290号公報)には,図面とともに次の事項が記載されている(下線は当審が付与した。)。
ア「【0008】
図1は,本発明の実施例を示すブロック図である。図1において,1はメモリコントローラである。2はECC制御回路であり,ECCチェック,訂正,コード生成を司る。3はカウンタ部であり,後述する分割されたメモリ領域各々に対応して,そこで発生した1ビットエラーの回数を計数するm個のカウンタc(0)?c(m-1)により構成される。4はしきい値判定回路であり,カウンタ部3で計数されたエラー数の何れかがしきい値を越えたときに,エラー信号をCPU6に通知する。5はアドレスレジスタであり,アドレスバス8の情報を保持する。7はデータバスであり,ECCコードを含んでも含まなくても良い。9はメモリ部であり,m個のある一定単位のモジュールd(0)?d(m-1)から構成されている。10はメモリデータバスであり,ECCコードを含んでいる。
【0009】
以下に,図1に示す実施例の動作について説明する。
【0010】
まず,メモリ部9からデータを読み出す場合を考える。CPU6からアクセスアドレスがアドレスバス8を通じて,メモリコントローラに伝達される。メモリコントローラは,上記アドレスに対応したメモリモジュールd(n)からデータを読み出し,該メモリデータバス10を通じてメモリコントローラ1に入力される。そして,ECC制御回路2のECC制御部でチェックされる。もし,このとき,1ビットエラーがあれば,該当メモリモジュールd(n)に対応するカウンタc(n)を1だけ増加させ,しきい値判定回路4によりしきい値に到達したかを判定する。そして,この処理を繰り返し,ECC1ビットエラーカウンタcが予め定められたしきい値を越えた場合には,メモリモジュールd(n)に不良があると判定し,判定回路4はエラー信号11を有効にし,CPU6にエラーを通知する。ECC制御回路2はエラーの発生したアドレスの情報をOSに報告し,OSはこれを受けて,以下の手順でエラーを含むメモリ領域を無効化する。
【0011】
(1)エラー伝達
(2)エラー要因解析(ECC1ビットエラー)
(3)アドレス取得
(4)空き領域判定
(5)データコピー
(6)エラー発生領域無効化
なお,OSがECC1ビットエラーを検知する方法には,ハードウェアが前述のようにOSに割り込みを上げる方法の他に,OSが定期的にポーリングして,エラーを検知する方法などがある。
【0012】
さらに,メモリ以外に補助記憶装置を備えて,これらをデータの退避先領域とすることもできる。」

イ「【図1】


(2)引用発明の認定
上記ア,イによれば,引用文献1には,次の発明(以下,「引用発明1」及び「引用発明2」という。)が記載されていると認められる。
<引用発明1>
「ECC制御回路と,カウンタ部と,しきい値判定回路とを備えたメモリコントローラが,データバス及びアドレスバスによりCPUと接続されるとともに,メモリデータバスによりメモリモジュールと接続されてなるシステムであって,
前記メモリコントローラは,前記アドレスバスを通じて前記CPUからアクセスアドレスを受信し,当該アクセスアドレスに対応した前記メモリモジュールから,前記メモリデータバスを通じてデータを読み出し,当該データを前記ECC制御回路のECC制御部がチェックして,1ビットエラーがあれば,当該メモリモジュールに対応する前記カウンタ部のカウンタを1だけインクリメントし,前記しきい値判定回路により,計数されたエラー数がしきい値に到達したか判定し,しきい値を越えたと判定されたときに,前記CPUにエラーを通知する,
システム。」
<引用発明2>
「ECC制御回路と,カウンタ部と,しきい値判定回路とを備えたメモリコントローラであって,
データバス及びアドレスバスによりCPUと接続されるとともに,
メモリデータバスによりメモリモジュールと接続されてなり,
前記アドレスバスを通じて前記CPUからアクセスアドレスを受信し,当該アクセスアドレスに対応した前記メモリモジュールから,前記メモリデータバスを通じてデータを読み出し,当該データを前記ECC制御回路のECC制御部がチェックして,1ビットエラーがあれば,当該メモリモジュールに対応する前記カウンタ部のカウンタを1だけインクリメントし,前記しきい値判定回路により,計数されたエラー数がしきい値に到達したか判定し,しきい値を越えたと判定されたときに,前記CPUにエラーを通知する,
メモリコントローラ。」

2 引用文献2-4について
(1)引用文献2に記載された技術事項
原査定の拒絶の理由に引用された引用文献2(特開平5-210595号公報)の発明の詳細な説明の段落【0008】?【0061】等の記載によれば,引用文献2には,「メモリコントローラに,スクラブ動作を行う装置を接続し,スクラビング動作中に,エラー訂正符号を読み出し,再書き込みを行うこと」が記載されていると認められる。
(2)引用文献3に記載された技術事項
原査定の拒絶の理由に引用された引用文献3(特開2015-207329号公報)の発明の詳細な説明の段落【0002】?【0006】等の記載によれば,引用文献3には,「ポストパッケージリペア動作を利用して,不良メモリセルを置き換え,不良メモリセルを利用しないように制御すること」が記載されていると認められる。
(3)引用文献4に記載された周知技術
原査定に引用された引用文献4(特開2012-198727号公報)の発明の詳細な説明の段落【0023】?【0106】等に記載のように,「メモリコントローラで,エラー訂正不可能なエラーを検出した場合に,エラー訂正不可能なエラーであることを示す信号を提供すること」は周知技術であると認められる。

第5 対比・判断
1 本願発明1について
(1)対比
本願発明1と引用発明1とを対比すると,次のことがいえる。
引用発明1において,アドレスバスを通じてCPUから受信したアクセスアドレスに対応したメモリモジュールから,メモリデータバスを通じて読み出されたデータは,データバスを通じてCPUに返送されることは自明である。したがって,引用発明1の「データ」は,本願発明1の「返送データ」に相当し,引用発明1において,「ECC制御部」が「データ」をチェックして,1ビットエラーがあれば,「カウンタ部のカウンタを1だけインクリメント」することは,エラーの内容が特定されているものの,本願発明1において,「第1エラーカウンタ」が,「返送データ内のエラーをカウント」することに対応するといえる。
また,引用発明1において,「しきい値判定回路」が,計数されたエラー数がしきい値に到達したか判定し,しきい値を超えた場合にCPUにエラーを通知することは,通知の際に何らかの信号を発生させることは自明であるから,本願発明1において,「第1エラーカウンタ」が,「所定の状態に達したことに応じて」「信号を提供する」ことに対応するといえる。
そして,引用発明1の「メモリコントローラ」は,CPUから受信したアクセスアドレスに対応したメモリモジュールからデータを読み出す機能を有する手段であるから,本願発明1の「ホストインタフェース(642)から受信したデータアクセス要求をダイナミックランダムアクセスメモリ(DRAM)メモリインタフェース(644)に提供される対応するメモリアクセスに変換し,前記DRAMメモリインタフェース(644)から受信した応答に応じて返送データを前記ホストインタフェース(642)に提供するメモリチャネルコントローラ」とは,メモリを読み出す手段を備える点で共通する。
したがって,本願発明1と引用発明1との間には,次の一致点,相違点があるといえる。

(一致点)
「メモリを読み出す手段と,エラーをカウントするためのエラーカウンタであって,所定の状態に達したことに応じて信号を提供するエラーカウンタとを備えたシステム。」

(相違点1)
本願発明1のメモリを読み出す手段は,「ホストインタフェース(642)から受信したデータアクセス要求をダイナミックランダムアクセスメモリ(DRAM)メモリインタフェース(644)に提供される対応するメモリアクセスに変換し,前記DRAMメモリインタフェース(644)から受信した応答に応じて返送データを前記ホストインタフェース(642)に提供するメモリチャネルコントローラ(640)であって,前記応答は,返送データと,複数のエラー訂正コード(ECC)ビットと,を含む,メモリチャネルコントローラ(640)」であるのに対して,引用発明1のメモリコントローラは,ホストインタフェース及びダイナミックランダムアクセスメモリ(DRAM)メモリインタフェースとともに用いられるかどうか不明な点。

(相違点2)
本願発明1では,「前記メモリチャネルコントローラ(640)に接続されたバックグラウンドスクラバ(624)であって,前記メモリチャネルコントローラ(640)を制御して,メモリシステム(670)の全てのメモリ位置からデータを特定のレートで順次且つ定期的に読出し,データエラーが発生したか否かを前記メモリシステム(670)のメモリ位置毎に判別し,データエラーが発生した場合に,前記データエラーがハードエラーかソフトエラーかを判別することなく前記データエラーが訂正可能か否かを判別し,訂正可能なエラーを検出したことに応じて,前記第1エラーカウンタ(652)をインクリメントして,訂正済みデータを再書込みするバックグラウンドスクラバ(624)」を備えるのに対して,引用発明1は,そのような構成を備えていない点。

(相違点3)
本願発明1では,「前記メモリチャネルコントローラ(640)に接続されたデータプロセッサ(610)であって,前記制御信号に応じて前記メモリシステム(670)を用いてポストパッケージリペア動作を実行するデータプロセッサ(610)」を備えるのに対して,引用発明1は,そのような構成を備えていない点。

(2)相違点についての判断
事案に鑑み,上記相違点2,3について検討する。
引用文献2には,メモリコントローラに,スクラブ動作を行う装置を接続することが記載され,また,引用文献3には,ポストパッケージリペア動作を行うことが記載されている。
しかしながら,引用発明1には,引用文献2,3に記載された技術事項を組み合わせて用いることを示唆する記載や,その契機となり得る記載はなく,引用文献2,3に記載された技術事項を組み合わせて用いることが当業者にとって自明であるということもできない。
また,たとえ,引用文献2,3に記載の技術事項を,引用発明1と組み合わせて用いるとしても,「全てのメモリ位置からデータを特定のレートで順次且つ定期的に読出し,データエラーが発生したか否かをメモリ位置毎に判別し,データエラーが発生した場合に,前記データエラーがハードエラーかソフトエラーかを判別することなく前記データエラーが訂正可能か否かを判別し,訂正可能なエラーを検出したこと」に応じて,引用発明1に備わるカウンタ部のカウントをインクリメントする構成とし,計数されたエラー数がしきい値を超えたと判定されたときに,「ポストパッケージリペア動作を実行する」構成として,上記相違点2及び3に係る構成を得ることは,当業者といえども容易に想到し得ることとはいえない。
したがって,他の相違点について判断するまでもなく,本願発明1は,当業者であっても,引用発明1及び引用文献2,3に記載された技術事項に基づいて,容易に発明できたものであるとはいえない。

2 本願発明2-6について
請求項1を引用する本願発明2-6も,引用発明1との相違点2,3に係る,本願発明1の構成1C及び1Dを備えるものであるから,本願発明1と同じ理由により,当業者であっても,引用発明1,引用文献2,3に記載された技術事項に基づいて容易に発明できたものとはいえない。

3 本願発明11-15について
本願発明11は,本願発明1に対応する方法の発明であり,本願発明1の構成1Cに相当する「前記返送データ及び前記複数のECCビットに従ってエラーについてメモリシステム(670)の全てのメモリ位置を特定のレートで定期的にバックグラウンドスクラブし,データエラーが発生したか否かを前記メモリシステム(670)のメモリ位置毎に判別し,前記データエラーがハードエラーかソフトエラーかを判別することなく前記データエラーが訂正可能か否かを判別し,訂正可能なエラーをリペアすること」との構成(以下,「構成11C」という。),及び,同1Dに相当する「前記バックグラウンドスクラブの間に,エラーカウンタ(652)が終了カウントに達するように前記メモリシステム(670)の領域内の所定数の前記データエラーをカウントしたことに応じて,前記メモリシステム上でポストパッケージリペア動作を実行すること」との構成(以下,「構成11D」という。)を備えるものであるから,本願発明1と同様の理由により,当業者であっても,引用発明1及び引用文献2,3に記載された技術事項に基づいて容易に発明できたものとはいえない。
また,請求項11を引用する本願発明12-14も,上記構成11C及び11Dを備えるものであるから,本願発明11と同様の理由により,当業者であっても,引用発明1及び引用文献2,3に記載された技術事項に基づいて容易に発明できたものとはいえない。
そして,本願発明15については,原査定において,引用発明1及び引用文献2,3に加えて,引用文献4に記載された周知技術が引用されているが,かかる周知技術は,上記構成11C及び11Dについて何ら示唆するものではないから,本願発明15も,本願発明11と同様に,当業者が容易に想到できたものということはできない。

4 本願発明7について
(1)対比
本願発明7と引用発明2とを対比すると,次のことがいえる。
引用発明2において,アドレスバスを通じてCPUから受信したアクセスアドレスに対応したメモリモジュールから,メモリデータバスを通じて読み出されたデータは,データバスを通じてCPUに返送されることは自明である。したがって,引用発明2の「データ」は,本願発明7の「返送データ」に相当し,引用発明2において,「ECC制御部」が「データ」をチェックして,1ビットエラーがあれば,「カウンタ部のカウンタを1だけインクリメント」することと,本願発明7において,メモリチャネルコントローラの提供する「カウント信号」に応じて,「第1エラーカウンタ」が「訂正可能なエラーをカウント」することとは,カウントするエラーの内容は異なるものの,「所定のエラーをカウントする」ことである点では共通する。
また,引用発明2において,「しきい値判定回路」が,計数されたエラー数がしきい値に到達したか判定し,しきい値を超えた場合にCPUにエラーを通知することは,エラーを通知する際に何らかの信号を発生させることは自明であるから,本願発明7において,「第1エラーカウンタ」が,「所定の状態に達したことに応じて」「信号を提供する」ことに対応するといえる。
そして,引用発明2の「メモリコントローラ」は,CPUから受信したアクセスアドレスに対応したメモリモジュールからデータを読み出す機能を有する手段であるから,本願発明7の「ホストインタフェース(642)から受信したデータアクセス要求をダイナミックランダムアクセスメモリ(DRAM)メモリインタフェース(644)に提供される対応するメモリアクセスに変換し,前記DRAMメモリインタフェース(644)から受信した応答に応じて返送データを前記ホストインタフェース(642)に提供するメモリチャネルコントローラ」とは,メモリを読み出す手段を備える点で共通する。
したがって,本願発明7と引用発明2との間には,次の一致点,相違点があるといえる。

(一致点)
「メモリを読み出す手段を備え,所定のエラーをカウントするためのエラーカウンタであって,所定の状態に達したことに応じて信号を提供するエラーカウンタを備えたメモリコントローラ。」

(相違点1)
本願発明7のメモリを読み出す手段は,「ホストインタフェース(642)から受信したデータアクセス要求をダイナミックランダムアクセスメモリ(DRAM)メモリインタフェース(644)に提供される対応するメモリアクセスに変換し,前記DRAMメモリインタフェース(644)から受信した応答に応じて返送データを前記ホストインタフェース(642)に提供するメモリチャネルコントローラ(640)であって,前記応答は,返送データと,複数のエラー訂正コード(ECC)ビットと,を含」むのに対して,引用発明2の「メモリコントローラ」は,ホストインタフェース及びダイナミックランダムアクセスメモリ(DRAM)メモリインタフェースとともに用いられるかどうか不明な点。

(相違点2)
本願発明7では,「前記メモリチャネルコントローラ(640)は,前記返送データに対応する前記複数のエラー訂正コード(ECC)ビットに基づいてエラーチェックを実行することによって前記返送データ内のエラーを検出し,前記返送データ内のエラーを検出したことに応じて第1制御信号を提供し,前記返送データ内のエラーがハードエラーかソフトエラーかを判別することなく前記返送データ内のエラーが訂正可能なエラーであることを検出したことに応じて,カウント信号を提供する」のに対して,引用発明2は,「エラーを検出したことに応じて,第1制御信号を提供」するものではなく,「前記返送データ内のエラーがハードエラーかソフトエラーかを判別することなく前記返送データ内のエラーが訂正可能なエラーであることを検出したことに応じて,カウント信号を提供する」ものでもない点。

(相違点3)
本願発明7では,「前記メモリチャネルコントローラ(640)は,前記返送データ内のエラーが訂正不可能なエラーであると判別したことに応じて第3制御信号を提供する」のに対して,引用発明2は,かかる機能を備えていない点。

(2)相違点についての判断
事案に鑑み,上記相違点2,3について検討する。
引用文献4に記載のように,「メモリコントローラで,エラー訂正不可能なエラーを検出した場合に,エラー訂正不可能なエラーであることを示す信号を提供すること」は周知技術であると認められる。
しかしながら,引用文献1には,メモリコントローラのECC回路のECC制御部において,1ビットエラーを検出することが記載されるに留まり,エラー訂正不可能なエラー等,その他のエラーを検出することは記載も示唆もなされておらず,当業者にとって自明であるともいえない。
そうすると,引用発明2は,相違点2に係る「返送データ内のエラーを検出したことに応じて第1制御信号を提供」する構成と,「前記返送データ内のエラーがハードエラーかソフトエラーかを判別することなく前記返送データ内のエラーが訂正可能なエラーであることを検出したことに応じて,カウント信号を提供する」構成と,相違点3に係る「返送データ内のエラーが訂正不可能なエラーであると判別したことに応じて第3制御信号を提供する」構成の全てを付加するための前提構成を欠くものであるから,上記周知技術を踏まえたとしても,相違点2及び3に係る構成の全てを付加することは,当業者が容易に想到し得るとはいえない。
したがって,他の相違点について判断するまでもなく,本願発明7は,当業者であっても,引用発明2及び引用文献4に記載の周知技術に基づいて,容易に発明できたものであるとはいえない。

5 本願発明8-10について
請求項7を引用する本願発明8-10も,引用発明2との相違点2及び3に係る,本願発明7の構成7B及び7Dを備えるものであるから,本願発明7と同じ理由により,当業者であっても,引用発明2及び引用文献4に記載された周知技術に基づいて容易に発明できたものとはいえない。

第6 原査定について
原査定は,請求項1-6,11-14に係る発明について,引用文献1-3に基づいて,当業者が容易に発明できたものであるとし,請求項7-10に係る発明について,引用文献1,4に基づいて,当業者が容易に発明できたものであるとし,請求項15に係る発明について,引用文献1-4に基づいて,当業者が容易に発明できたものであるとして,いずれも,特許法29条2項の規定により特許を受けることができないというものであるが,上記のとおり,本願発明1-15は,拒絶査定において引用された引用文献1に記載された発明及び引用文献2,3に記載された技術事項ならびに引用文献4に記載された周知技術に基づいて,当業者が容易に発明できたものではない。したがって,原査定を維持することはできない。

第7 むすび
以上のとおり,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。

 
審決日 2021-08-20 
出願番号 特願2018-561677(P2018-561677)
審決分類 P 1 8・ 121- WY (G06F)
最終処分 成立  
前審関与審査官 漆原 孝治  
特許庁審判長 田中 秀人
特許庁審判官 篠原 功一
山崎 慎一
発明の名称 インテグラルポストパッケージリペア  
代理人 村雨 圭介  
代理人 佐野 良太  
代理人 早川 裕司  
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