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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1377567
審判番号 不服2021-1738  
総通号数 262 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2021-10-29 
種別 拒絶査定不服の審決 
審判請求日 2021-02-08 
確定日 2021-09-28 
事件の表示 特願2017- 75726「半導体装置、半導体装置の製造方法、および電力変換装置」拒絶査定不服審判事件〔平成30年11月15日出願公開、特開2018-181949、請求項の数(8)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は、平成29年4月6日の出願であって、令和2年3月24日付けで拒絶理由通知がされ、同年5月20日付けで手続補正がされるとともに意見書が提出され、同年6月25日付けで最後の拒絶理由通知がされ、同年8月19日付けで手続補正がされるとともに意見書が提出され、同年11月30日付けで同年8月19日に提出された手続補正書による補正が却下されるとともに、同日付けで拒絶査定(原査定)がされ、これに対し、令和3年2月8日に拒絶査定不服審判の請求がされると同時に手続補正がされたものである。

第2 原査定の概要
原査定(令和2年11月30日付け拒絶査定)の概要は次のとおりである。

1.(進歩性)本願請求項1-9に係る発明は、以下の引用文献1-6に基いて、その発明の属する技術の分野における通常の知識を有する者(以下、「当業者」という。)が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

引用文献等一覧
1.国際公開2016/080269号
2.特開2016-111110号公報
3.特開2015-188066号公報
4.特開2014-192351号公報
5.特開2014-086431号公報
6.特開2005-276978号公報

第3 審判請求時の補正について
審判請求時の補正は、特許法第17条の2第3項から第6項までの要件に違反しているものとはいえない。

1 審判請求時の補正によって、請求項1について、「前記MOSゲート構造は、p型ベース層と、前記p型ベース層の一方主面側に設けられたp+型ベース層と、前記p型ベース層の一方主面側に設けられたn+型エミッタ層とを備え、」という事項を追加する補正は、特許請求の範囲の減縮を目的とするものである。
また、「前記MOSゲート構造は、p型ベース層と、前記p型ベース層の一方主面側に設けられたp+型ベース層と、前記p型ベース層の一方主面側に設けられたn+型エミッタ層とを備え、」という事項は、当初明細書の段落【0021】、【0025】、【0043】、図4、5に記載されているから、当該補正は新規事項を追加するものではない。

2 審判請求時の補正によって、請求項1に記載された「前記MOSゲート構造の半導体層を露出するコンタクトホール」を、「前記前記MOSゲート構造の前記p+型ベース層および前記n+型エミッタ層の上面を露出するコンタクトホール」とする補正、及び、請求項1に記載された「前記第1電極は」、「前記MOSゲート構造の半導体層と接触し」を「前記第1電極は」、「前記MOSゲート構造の前記p+型ベース層および前記n+型エミッタ層の上面と接触し」とする補正は、特許請求の範囲の減縮を目的とするものである(下線は、補正箇所である。以下、同じ。)。
また、「前記前記MOSゲート構造の前記p+型ベース層および前記n+型エミッタ層の上面を露出するコンタクトホール」という事項、及び「前記第1電極は」、「前記MOSゲート構造の前記p+型ベース層および前記n+型エミッタ層の上面と接触し」という事項は、当初明細書の段落【0025】、【0062】、【0063】、図4、5に記載されているから、当該補正は新規事項を追加するものではない。

3 審判請求時の補正によって、請求項1に記載された「前記コンタクトホールの内部に形成されたバリアメタル」を、「前記コンタクトホールの内部に形成され、タングステンプラグを介さずに前記第1電極に接触したバリアメタル」とする補正は、特許請求の範囲の減縮を目的とするものである。
また、「前記コンタクトホールの内部に形成され、タングステンプラグを介さずに前記第1電極に接触したバリアメタル」という事項は、当初明細書の段落【0042】、【0062】、【0063】、図4に記載されているから、当該補正は新規事項を追加するものではない。

そして、下記第4から第6までに示すように、補正後の請求項1-8に係る発明は、独立特許要件を満たすものである。

第4 本願発明
本願請求項1-8に係る発明(以下、それぞれ「本願発明1」-「本願発明8」という。)は、令和3年2月8日付けの手続補正で補正された特許請求の範囲の請求項1-8に記載された事項により特定される発明であり、以下のとおりの発明である。

「【請求項1】
一方主面および他方主面を有し、一方主面から他方主面にわたりトランジスタを構成するトランジスタ領域と、一方主面から他方主面にわたりダイオードを構成するダイオード領域と、を有する半導体基体と、
前記トランジスタ領域と前記ダイオード領域の上に亘り、前記半導体基体の一方主面上に形成される第1電極と、
を備える半導体装置であって、
前記半導体基体は、
前記トランジスタ領域において一方主面側にMOSゲート構造を有し、
前記ダイオード領域において、前記半導体基体の前記一方主面側に設けられたp型アノード層と、前記他方主面側で前記p型アノード層に接するn型の半導体層とを有し、
前記MOSゲート構造は、
p型ベース層と、
前記p型ベース層の一方主面側に設けられたp+型ベース層と、
前記p型ベース層の一方主面側に設けられたn+型エミッタ層とを備え、
前記半導体装置は、
前記MOSゲート構造のゲート電極を覆い、前記MOSゲート構造の前記p+型ベース層および前記n+型エミッタ層の上面を露出するコンタクトホールを有する層間絶縁膜と、
前記コンタクトホールの内部に形成され、タングステンプラグを介さずに前記第1電極に接触したバリアメタルとを備え、
前記第1電極は、前記コンタクトホールに入り込み、前記コンタクトホールの内部で前記バリアメタルを介して前記MOSゲート構造の前記p+型ベース層および前記n+型エミッタ層の上面と接触し、前記ダイオード領域では前記n型の半導体層と直接接触せずに前記p型アノード層と直接接触し、
前記第1電極と前記p型アノード層との間には、前記p型アノード層よりもp型不純物濃度が高いp型の半導体層を有さない、
半導体装置。
【請求項2】
前記半導体基体は、前記トランジスタ領域において他方主面側に第2導電型のコレクタ層を備え、
前記トランジスタ領域はIGBTを構成する、
請求項1に記載の半導体装置。
【請求項3】
前記バリアメタルは、窒化チタン、炭化チタン、またはチタンシリサイドを含む、
請求項1または2に記載の半導体装置。
【請求項4】
前記第1電極はアルミニウム合金である、
請求項1から3のいずれか1項に記載の半導体装置。
【請求項5】
前記バリアメタルは、前記MOSゲート構造の半導体層との接触界面にシリサイドを有する、
請求項1から4のいずれか1項に記載の半導体装置。
【請求項6】
(a)半導体基体の一方主面側にMOSゲート構造とダイオード構造を形成する工程と、
(b)前記MOSゲート構造と前記ダイオード構造の上に層間絶縁膜を形成する工程と、
(c)前記MOSゲート構造の上の前記層間絶縁膜に、前記MOSゲート構造の半導体層を露出させるコンタクトホールを開口する工程と、
(d)前記コンタクトホール内の前記半導体層上および前記層間絶縁膜上にバリアメタルを形成する工程と、
(e)前記ダイオード構造の上の前記層間絶縁膜と前記バリアメタルを除去する工程と、
(f)前記コンタクトホール内、および前記ダイオード構造の上にタングステンプラグを介さずに前記バリアメタルに接触する第1電極を形成する工程と、を備え、
前記ダイオード構造は、前記半導体基体の前記一方主面側に設けられたp型アノード層と、前記一方主面に対向する他方主面側で前記p型アノード層に接するn型の半導体層とを有し、
前記工程(f)は、前記第1電極を、前記n型の半導体層と直接接触せず、前記p型アノード層との間に前記p型アノード層よりもp型不純物濃度の高いp型の半導体層を設けることなく、前記p型アノード層と直接接触するように形成する工程であり、
前記工程(e)は、前記ダイオード構造の上の前記層間絶縁膜と前記バリアメタルをドライエッチングで除去する工程である、
半導体装置の製造方法。
【請求項7】
(a)半導体基体の一方主面側にMOSゲート構造とダイオード構造を形成する工程と、
(b)前記MOSゲート構造と前記ダイオード構造の上に層間絶縁膜を形成する工程と、
(c)前記MOSゲート構造の上の前記層間絶縁膜に、前記MOSゲート構造の半導体層を露出させるコンタクトホールを開口する工程と、
(d)前記コンタクトホール内の前記半導体層上および前記層間絶縁膜上にバリアメタルを形成する工程と、
(e)前記ダイオード構造の上の前記層間絶縁膜と前記バリアメタルを除去する工程と、
(f)前記コンタクトホール内、および前記ダイオード構造の上にタングステンプラグを介さずに前記バリアメタルに接触する第1電極を形成する工程と、を備え、
前記ダイオード構造は、前記半導体基体の前記一方主面側に設けられたp型アノード層と、前記一方主面に対向する他方主面側で前記p型アノード層に接するn型の半導体層とを有し、
前記工程(f)は、前記第1電極を、前記n型の半導体層と直接接触せず、前記p型アノード層との間に前記p型アノード層よりもp型不純物濃度の高いp型の半導体層を設けることなく、前記p型アノード層と直接接触するように形成する工程であり、
前記工程(e)は、
(e1)前記ダイオード構造の上の、前記バリアメタルと、前記層間絶縁膜の一部の膜厚をドライエッチングで除去する工程と、
(e2)前記工程(e1)で残った前記ダイオード構造の上の前記層間絶縁膜をウェットエッチングで除去する工程と、を備える、
請求項6に記載の半導体装置の製造方法。
【請求項8】
請求項1から5のいずれか1項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、を備える、
電力変換装置。」

第5 引用文献、引用発明等
1 引用文献1について
(1)引用文献1に記載の事項
原査定の拒絶の理由に引用された引用文献1には、図面とともに次の事項が記載されている(下線は当審が付与した。以下、同じ。)。

「[0001] この発明は、半導体装置および半導体装置の製造方法に関する。」

「[0005] また、電力変換装置全体(IGBTを含む関連チップ)の小型化を図るために、IGBTと当該IGBTに逆並列に接続されたFWDとを同一半導体チップに内蔵して一体化した構造の逆導通型IGBT(RC-IGBT:Reverse Conducting-IGBT)の開発も進んでいる。従来のRC-IGBTの構成について、フィールドストップ層を備えたIGBT(FS-IGBT)と、このFS-IGBTに逆並列に接続されたFWDとを同一半導体チップに内蔵して一体化した構成を例に説明する。図17は、従来のフィールドストップ構造のRC-IGBTの構成を示す断面図である。
[0006] 図17に示すように、従来のRC-IGBTでは、IGBT部121において、n^(-)型ドリフト層101となるn-型半導体基板のおもて面側に、トレンチゲート型のMOSゲート(金属-酸化膜-半導体からなる絶縁ゲート)構造120が設けられている。MOSゲート構造120は、p型ベース領域102、トレンチ103、ゲート酸化膜104、ゲート電極105、n^(+)型エミッタ領域106およびp^(+)型コンタクト領域107からなる。エミッタ電極108は、n^(+)型エミッタ領域106およびp^(+)型コンタクト領域107に接する。エミッタ電極108は、一般的にAl(アルミニウム)-Si(シリコン)で形成される。
[0007] p型ベース領域102、トレンチ103、エミッタ電極108および層間絶縁膜109は、IGBT部121からFWD部122にわたって設けられている。FWD部122において、p型ベース領域102およびエミッタ電極108は、それぞれFWDのp型アノード領域およびアノード電極を兼ねる。上述したようにエミッタ電極108の電極材料としてAi-Siを用いることで、IGBT部121においてp型ベース領域102との良好なオーミックコンタクト(オーミック性(直線性)を示す電気的接触)を実現することができる。また、エミッタ電極108の電極材料としてAi-Siを用いることで、FWD部122においてもp型ベース領域102(p型アノード領域)との良好なオーミックコンタクトが実現される。
[0008] n^(-)半導体基板の裏面側には、n型フィールドストップ層110、p^(+)型コレクタ領域111およびn^(+)型カソード領域112が設けられている。p^(+)型コレクタ領域111は、IGBT部121に設けられている。n^(+)型カソード領域112は、p^(+)型コレクタ領域111と並んで(並列に)、FWD部122に設けられている。p^(+)型コレクタ領域111およびn^(+)型カソード領域112は、n^(-)型半導体基板の裏面からn型フィールドストップ層110よりも浅い位置に配置されている。コレクタ電極113は、カソード電極を兼ねており、p^(+)型コレクタ領域111およびn^(+)型カソード領域112に接する。
・・・
[0010] また、別のRC-IGBTとして、FWD部やIGBT部内のFWD動作部のコンタクトホールの幅を、IGBT動作部のコンタクトホールの幅よりも広くした装置が提案されている(例えば、下記特許文献2参照。)。下記特許文献2では、IGBT部内のFWD動作部におけるp型不純物の面密度を低くし、FWD部へのホールの注入を抑制してリカバリ特性を改善している。また、従来のダイオードとして、アルミニウムにシリコンを1%含有させた合金(AlSi1%)でアノード電極を形成した装置が提案されている(例えば、下記特許文献3(第0036段落)参照。)。
[0011] ・・・
[0012] 従来のRC-IGBTでは、上述したようにアルミニウム-シリコンからなるエミッタ電極108をコンタクトホールに埋め込むことで、FWD部においてアノード領域として機能する不純物濃度の低いp型ベース領域102とのオーミックコンタクトを実現している。しかしながら、IGBTでは、デザインルール(設計基準)が微細化されるにしたがい、コンタクトホールに埋め込む電極材料としてタングステンが用いられる。タングステンとシリコンとはコンタクト(電気的接触)が良好でないため、一般的なIGBTでは、タングステン層と半導体部との間にチタン層等が形成される。
[0013] 従来のRC-IGBTでは、同一半導体チップにIGBT部とFWD部とを一体的に形成するため、IGBT部を微細化してチタン層と半導体部とのコンタクトを形成した場合、微細化していないFWD部においてもチタン層と半導体部とのコンタクトが形成される。FWD部では、チタン層によって半導体部(p型ベース領域)とのコンタクトを形成した場合、p型ベース領域とのコンタクトが劣化し、順方向電圧(Vf)特性が悪化するという問題がある。」

「[0057] (実施の形態1)
実施の形態1にかかる半導体装置の構造について説明する。図1は、実施の形態1にかかる半導体装置の構造を示す断面図である。図1に示すように、実施の形態1にかかる半導体装置は、n-型ドリフト層1となる同一のn-型半導体基板(半導体チップ)上に、IGBTを配置したIGBT部(第1素子領域)21と、FWDを配置したFWD部(第2素子領域)22とを備える。IGBT部21のIGBTとして、例えばn型フィールドストップ層10を備えたFS-IGBTを配置した場合を例に説明する。FWD部22のFWDは、IGBT部21のFS-IGBTに逆並列に接続されている。すなわち、実施の形態1にかかる半導体装置は、FS-IGBTとFWDとを同一半導体チップに内蔵して一体化したRC-IGBTである。
・・・
[0059] p型ベース領域2の、隣り合うトレンチ3に挟まれたメサ部には、n^(+)型エミッタ領域6が選択的に設けられている。n^(+)型エミッタ領域6は、トレンチ3の側壁のゲート絶縁膜4を挟んでゲート電極5に対向する位置に配置されている。また、p型ベース領域2の、隣り合うトレンチ3に挟まれたメサ部には、p^(+)型コンタクト領域7が選択的に設けられている。p^(+)型コンタクト領域7は、n^(+)型エミッタ領域6よりもメサ部中央部側に配置され、かつn^(+)型エミッタ領域6に接する。これらp型ベース領域2、トレンチ3、ゲート絶縁膜4、ゲート電極5、n^(+)型エミッタ領域6およびp+型コンタクト領域7によってトレンチゲート型のMOSゲート構造20が構成されている。n^(-)型半導体基板のおもて面には、ゲート電極5を覆うように層間絶縁膜9が設けられている。
[0060] 深さ方向に層間絶縁膜9を貫通してn^(+)型エミッタ領域6およびp^(+)型コンタクト領域7を露出する第1コンタクトホール9aが設けられている。第1コンタクトホール9aには、コンタクトプラグ(電極を取り出す部分)14が埋め込まれている。・・・」

図1、17は、以下のとおりのものである。
【図1】

【図17】


図17から、n^(-)型半導体基板のおもて面上に形成されたエミッタ電極108が見てとれる。
図17から、FWD部122において、n^(-)型ドリフト層101はp型アノード領域に接しており、エミッタ電極108は、n^(-)型ドリフト層101と直接接触せずにp型アノード領域と直接接触し、エミッタ電極108とp型アノード領域との間には、p型アノード領域よりもp型不純物濃度が高いp型の領域を有さない構成が、見てとれる。

(2)引用文献1に記載された発明
引用文献1の段落[0005]-[0008]の記載からみて、引用文献1の図17に示されたRC-IGBTにおいて、IGBT部121はIGBTを構成し、FWD部122はFWDを構成するといえる。
また、引用文献1の段落[0059]、[0060]の記載、図1、17からみて、引用文献1の図17に示されたRC-IGBTにおいて、n^(-)型半導体基板のおもて面には、ゲート電極105を覆うように層間絶縁膜109が設けられ、深さ方向に層間絶縁膜109を貫通してn^(+)型エミッタ領域106およびp^(+)型コンタクト領域107を露出する第1コンタクトホールが設けられていると認められる。

したがって、上記引用文献1には、図17に示されたRC-IGBTについて、次の発明(以下、「引用発明」という。)が記載されていると認められる。

「フィールドストップ層を備えた、IGBTと当該IGBTに逆並列に接続されたFWDとを同一半導体チップに内蔵して一体化した構造のRC-IGBT(逆導通型IGBT)であって、
IGBT部121はIGBTを構成し、FWD部122はFWDを構成し、
IGBT部121において、n^(-)型ドリフト層101となるn^(-)型半導体基板のおもて面側に、トレンチゲート型のMOSゲート(金属-酸化膜-半導体からなる絶縁ゲート)構造120が設けられ、MOSゲート構造120は、p型ベース領域102、トレンチ103、ゲート酸化膜104、ゲート電極105、n^(+)型エミッタ領域106およびp^(+)型コンタクト領域107からなり、n^(-)型半導体基板のおもて面上に形成されたエミッタ電極108は、n^(+)型エミッタ領域106およびp^(+)型コンタクト領域107に接し、
n^(-)型半導体基板のおもて面には、ゲート電極105を覆うように層間絶縁膜109が設けられ、深さ方向に層間絶縁膜109を貫通してn^(+)型エミッタ領域106およびp^(+)型コンタクト領域107を露出する第1コンタクトホールが設けられており、
p型ベース領域102、トレンチ103、エミッタ電極108および層間絶縁膜109は、IGBT部121からFWD部122にわたって設けられ、FWD部122において、p型ベース領域102およびエミッタ電極108は、それぞれFWDのp型アノード領域およびアノード電極を兼ねており、
FWD部122において、n^(-)型ドリフト層101はp型アノード領域に接しており、エミッタ電極108は、n^(-)型ドリフト層101と直接接触せずにp型アノード領域と直接接触し、
エミッタ電極108とp型アノード領域との間には、p型アノード領域よりもp型不純物濃度が高いp型の領域を有さない、RC-IGBT。」

2 引用文献2について
また、原査定の拒絶の理由に引用された引用文献2には、図面とともに次の事項が記載されている。

「【0138】
(実施の形態5)
半導体チップに、ダイオードのみでなく、絶縁ゲートバイポーラトランジスタを形成することについて、図23?図25を用いて説明する。図23本実施の形態の半導体装置を利用したインバータを示す回路図である。図24は、本実施の形態の半導体装置を示す平面図である。図25は、本実施の形態の半導体装置を示す断面図である。
【0139】
図24では、ダイオードおよびバイポーラトランジスタを含む半導体チップの平面図を示している。図24では、半導体チップにおける素子領域1Aと、素子領域1Aの周囲のターミネーション領域1Bとを示している。図25では、図の左側にトランジスタ領域1Cの断面図を示し、図の右側にダイオード領域1Dの断面図を示している。本実施の形態の半導体装置の構造において、前記実施の形態1と異なる点は、ダイオードが設けられた半導体チップにおいて、ダイオードの他にバイポーラトランジスタが設けられている点のみである。」

「【0146】
次に、図24に示す半導体チップCPについて説明する。図24に示す半導体チップCPは、図1に示す半導体チップCPと同様に、素子領域1Aと、素子領域1Aの周囲のターミネーション領域1Bとを有している。図24に示す本実施の形態の半導体チップCPでは、素子領域1A内に上記各単層のIGBT1BT(図23参照)と、当該単層のダイオードDIO(図23参照)とが設けられている。図24では、素子領域1A内に、ゲート電極GED、エミッタ電極EEDおよびアノード電極AEDを示している。ゲート電極GEDおよびエミッタ電極EEDが形成されている領域は、トランジスタ領域1C(図25参照)であり、アノード電極AEDが形成されている領域は、ダイオード領域1D(図25参照)である。
【0147】
半導体基板上に形成されたエミッタ電極EEDおよびアノード電極AEDは同一の金属膜を構成している。つまり、エミッタ電極EEDおよびアノード電極AEDは物理的・電気的に接続されている。図24では、当該金属膜のうち、ダイオードが形成されている領域と、バイポーラトランジスタが形成されている領域とを破線で区別している。
【0148】
次に、図25に示すバイポーラトランジスタTRおよびダイオードDIOについて説明する。図25に示すように、半導体基板SBには、横方向において隣り合うトランジスタ領域1Cおよびダイオード領域1Dが存在し、トランジスタ領域1Cには、バイポーラトランジスタTRが形成されており、ダイオード領域1DにはダイオードDIOが形成されている。ダイオードDIOの構造は、前記実施の形態1と同様である。
・・・
【0150】
トランジスタ領域1Cにおいて、半導体基板SB内には、N-型層MNと、N-型層MNの下に形成されたN型層CNと、N型層CNの下において半導体基板SBの裏面に形成されたコレクタP型層CLPとが形成されている。コレクタP型層CLPは、バイポーラトランジスタTRのコレクタ層を構成している。コレクタP型層CLPの下面は、半導体基板SBの裏面に接して形成された裏面電極であるコレクタ電極CLEDに接続されている。コレクタ電極CLEDとダイオード領域1Dのカソード電極CEDとは同じ工程により形成された膜により形成されており、互いに分離しておらず、電気的に接続されている。
【0151】
つまり、バイポーラトランジスタTRのエミッタはダイオードDIOのアノードに接続され、バイポーラトランジスタTRのコレクタはダイオードDIOのカソードに接続されている。すなわち、バイポーラトランジスタTRとダイオードDIOとは逆並列に接続されている。
【0152】
半導体基板SB内において、N型層CN上には、横方向に並ぶ一対のエミッタP型層EPが形成されており、当該一対のエミッタP型層EPのそれぞれの上には、半導体基板SBの主面において、P^(+)型層SPが形成されている。P^(+)型層SPは、エミッタP型層EPと、半導体基板SBの主面上のエミッタ電極との接続抵抗を低減するための高濃度半導体層である。エミッタP型層EPおよびP^(+)型層SPは、バイポーラトランジスタTRのエミッタ層を構成する。
【0153】
横方向において、隣り合う一対のエミッタP型層EPのそれぞれの間の半導体基板SB内には、一対のP型層CHPが形成されている。一対のP型層CHPのそれぞれの直上には、N^(+)型層HNが形成されている。一対のN^(+)型層HNのそれぞれの間と、一対のP型層CHPのそれぞれの間には1つの溝が形成されており、当該溝内には、絶縁膜IFを介してゲート電極GEが形成されている。つまり、ゲート電極GEは半導体基板の主面上に形成されており、ゲート電極GEは半導体基板SBに対して絶縁されている。すなわち、バイポーラトランジスタTRは、絶縁ゲートバイポーラトランジスタである。当該溝はN^(+)型層HNの上面の高さから、N^(-)型層MNの途中深さまで達している。ゲート電極GEは、絶縁膜IFにより、N^(+)型層HN、P型層CHP、N^(-)型層MNおよび半導体基板SBに対して絶縁されている。
【0154】
ゲート電極GEの上面と、一対のN^(+)型層HNのそれぞれの上面とは、絶縁膜IFにより覆われている。半導体基板SB、一対のN^(+)型層HN、ゲート電極GEおよび絶縁膜IFのそれぞれの上には、バリア金属膜BMを介してエミッタ電極EEDが形成されている。バリアメタル膜BMはP^(+)型層SPの上面に接し、N^(+)型層HNの側壁に接している。また、ゲート電極GEは、図示していない領域において、パッドとして用いられるゲート電極GED(図24参照)に接続されている。」

図23-25は、以下のとおりのものである。



引用文献2の段落【0150】、【0153】及び図25の記載からみて、引用文献2の図23-25に示された半導体装置において、IGBT1BTは、縦型MOS構造のIGBTである。

したがって、上記の記載からみて、当該引用文献2には、以下の技術的事項が記載されていると認められる。

「トランジスタ領域1C及びダイオード領域1Dを有する半導体チップCPを備える半導体装置であって、
トランジスタ領域1Cには、縦型MOS構造のIGBT1BTが設けられ、ダイオード領域1Dには、ダイオードDIOが設けられおり、
トランジスタ領域1Cにおいて、半導体基板SB、一対のN^(+)型層HN、ゲート電極GEおよび絶縁膜IFのそれぞれの上には、バリア金属膜BMを介してエミッタ電極EEDが形成され、バリアメタル膜BMはP^(+)型層SPの上面に接し、N^(+)型層HNの側壁に接している、半導体装置。」

3 引用文献3について
また、原査定の拒絶の理由に引用された引用文献3には、図面とともに次の事項が記載されている。

「【0050】
(第1の実施形態)
(半導体素子の構造)
本開示の第1の実施形態に係る半導体素子100について、図1から6を参照して説明する。図1は、本実施形態に係る半導体素子100の概略を示す平面図である。図2は、半導体素子100の第2電極160を除いた状態の概略を示す平面図である。図3は、半導体素子100における第2導電型領域及び第1電極の配置を説明するための平面図である。図4は図2におけるA-A’部分の概略を示す断面図、図5は図2におけるB-B’部分の概略を示す断面図、図6は図2におけるC-C’部分の概略を示す断面図である。
【0051】
図4から6に示すように、半導体素子100は、第1導電型の半導体基板101、及び半導体基板101の主面114上に配置された第1導電型の第1炭化珪素半導体層であるドリフト層102を備えている。ドリフト層102の表面の一部内には、複数の第2導電型領域155が配置されている。ドリフト層102上には、第1電極159及び第2電極160が配置されている。本実施形態に係る半導体素子100では、第2電極160は第1電極159上にも配置されている。第1電極159及び第2電極160は、いずれもドリフト層102とショットキー接合を形成している。第1電極159とドリフト層102との間のショットキー障壁は、第2電極160とドリフト層102との間のショットキー障壁よりも大きい。半導体基板101の主面114と対向する面である裏面上には、第3電極110が配置されている。第3電極110は、半導体基板101とオーミック接合を形成している。
【0052】
図1、2及び4に示すように、ドリフト層102の表面の一部内には、複数の第2導電型領域155を囲むように、第2導電型のガードリング領域153が配置されている。ドリフト層102の表面の一部内には、ガードリング領域153を囲むように、第2導電型の電界制限リング(Field Limiting Ring:以下、FLRと略称する)領域154が配置されている。第2電極160は、第2電極160の端がガードリング領域153上に位置するように配置されている。
【0053】
本実施形態に係る半導体素子100において、複数の第2導電型領域155は、半導体基板101の主面114に垂直な方向からみて格子状に配置されている。図2に示すように、半導体基板101の主面114に垂直な方向からみて、複数の第2導電型領域155は、縦方向及び横方向に周期的に配置されている。」

「【0105】
(第3の実施形態)
(半導体素子の構造)
次に、本開示の第3の実施形態に係る半導体素子500の構造について、図23及び24を参照して説明する。図23は、本実施形態に係る半導体素子500の概略を示す平面図である。図24は、半導体素子500の一部の概略を示す断面図である。
【0106】
本実施形態に係る半導体素子500は、一つの半導体基板101上に、SBDとして機能する第1半導体素子部502及び蓄積型MISFETとして機能する第2半導体素子部504とを備えている。第1半導体素子部502の構造は、第1の実施形態における半導体素子100と同じであるため説明を省略する。
【0107】
図23に示すように、本実施形態に係る半導体素子500において、半導体基板101の主面114に垂直な方向からみて、FLR領域154に囲まれた領域内に、第1半導体素子部502及び第2半導体素子部504が配置されている。ガードリング領域153は、第1半導体素子部502及び第2半導体素子部504の周囲、並びに第1半導体素子部502と第2半導体素子部504との間に配置されている。図24に示すように、第2半導体素子部504は複数のユニットセル506により構成されている。
・・・
【0109】
図24に示すように、第2半導体素子部504は、ドリフト層102内に配置された第2導電型のボディ領域103を備えている。ボディ領域103内には、第1導電型の不純物領域であるソース領域104と、第2導電型のコンタクト領域105とが配置されている。少なくともボディ領域103上には、第1導電型の第2炭化珪素半導体層であるチャネル層106が、ソース領域104と接するように配置されている。チャネル層106上にはゲート絶縁膜107が配置され、ゲート絶縁膜107上にはゲート電極108が配置されている。ゲート絶縁膜107は、少なくともボディ領域103の一部の上方に位置している。ソース領域104及びコンタクト領域105と電気的に接続するように、ソース電極109が配置されている。ソース電極109はソース領域104とオーミック接合を形成している。ゲート電極108を覆うように層間絶縁膜111が配置されている。層間絶縁膜111及びソース電極109の上にはバリア金属層116が配置され、バリア金属層116上には上部電極112が配置されている。上部電極112は、バリア金属層116を介してソース電極109と電気的に接続されている。
【0110】
第1半導体素子部502において、第1電極159及び第2電極160はアノードとして機能し、第3電極110はカソードとして機能する。一方、第2半導体素子部504において、上部電極112及びソース電極109はソースとして機能し、第3電極110はドレインとして機能し、ゲート電極108はゲートとして機能する。したがって、半導体素子500において、ダイオードとして機能する第1半導体素子部502とトランジスタとして機能する第2半導体素子部504とが並列に接続されている。半導体素子500は、例えば、インバータ回路におけるアームを構成する還流ダイオード及び半導体スイッチとして用いることができる。」

「【0111】
(半導体素子の製造方法)
次に、本実施形態に係る半導体素子500の製造方法について図25から29を用いて説明する。図25から29は、本実施形態に係る半導体素子500の製造方法の一部を示す断面図である。
・・・
【0119】
次に、図28(a)に示すように、ゲート電極108及びゲート絶縁膜107の表面を覆うように、例えばSiO_(2)により構成される層間絶縁膜111をCVD法によって堆積する。層間絶縁膜111の厚さは、例えば1μmである。次に、マスク(図示しない)を用いたドライエッチングにより、層間絶縁膜111及びゲート絶縁膜107に、チャネル層106に達するコンタクトホールを形成する。このとき、第1半導体素子部502における層間絶縁膜111上をマスク(図示しない)で覆うことにより、第1半導体素子部502上には層間絶縁膜111が残るようにする。次に、コンタクトホールを有する層間絶縁膜111の上方より、例えば、厚さ100nm程度のNi膜を形成後、不活性雰囲気内で950℃程度の温度で1から5分間程度熱処理を行う。これにより、コンタクトホール内で暴露されたチャネル層106の一部とNi膜とを反応させ、Niシリサイドにより構成されるソース電極109が形成される。この後、層間絶縁膜111上に形成された不要なNi膜は除去する。次に、半導体基板101の裏面に、例えばNi膜を全面に堆積後、熱処理によって半導体基板101と反応させて、第3電極110を形成する。
【0120】
次に、図28(b)に示すように、マスク(図示しない)を用いて第1半導体素子部502における層間絶縁膜111及びゲート絶縁膜107を選択的に除去することにより、第1半導体素子部502のドリフト層102の表面を露出させる。その後、第1半導体素子部502のドリフト層102上、並びに第2半導体素子部504の層間絶縁膜111上及びコンタクトホール内に、例えばTi膜を50nm程度形成する。このTi膜は、第1半導体素子部502ではショットキー電極として機能し、第2半導体素子部504では上部電極112とソース電極109との間のバリア金属層として機能する。なお、Ti膜の上にさらにTiN膜を形成していてもよい。次に、マスク(図示しない)を用いて、第1半導体素子部502上のTi膜をエッチングで除去することにより、第1電極159を形成する。また、第2半導体素子部504のTi膜のうち、不要な部分をエッチングで除去することにより、バリア金属層116を形成する。したがって、第1電極159及びバリア金属層116は同一材料により構成される。パターニングされた第1電極159を、100℃以上700℃以下の温度で熱処理してもよい。
【0121】
次に、図29に示すように、第1電極159及びバリア金属層116上に、例えばAl膜を3μm程度堆積した後、Al膜を所望の形にエッチングすることにより、半導体素子500が得られる。Al膜は、第1半導体素子部502では第2電極160として機能し、第2半導体素子部504では上部電極112として機能する。
・・・
【0123】
本実施形態に係る半導体素子500の製造方法によると、第1電極159及びバリア金属層116を同一工程で形成し、第2電極160及び上部電極112を同一工程で形成している。したがって、SBDとして機能する第1半導体素子部502及びMISFETとして機能する第2半導体素子部504を備えた半導体素子500を少ない工程数で作製することが可能となる。
【0124】
なお、本実施形態では、第1電極159及びバリア金属層116を同一工程で形成し、第2電極160及び上部電極112を同一工程で形成する例について説明したが、これに限定されない。例えば、図30に示すように、第1電極159とバリア金属層116とを別工程で形成してもよい。この変形例では、図28(a)に示す工程の後、図30(a)に示すように、第1半導体素子部502にのみ第1電極159を形成する。次に、図30(b)に示すように、第1半導体素子部502及び第2半導体素子部504にバリア金属層116及び上部電極112を形成することにより、半導体素子600が得られる。この変形例では、第1半導体素子部502に形成されたバリア金属層116及び上部電極112が第2電極260として機能する。」

図1、2、4、6、24は、以下のとおりのものである。

【図4】

【図6】


引用文献3の段落【0110】及び図24の記載からみて、引用文献3の図24-29に示された半導体素子500において、蓄積型MISFETとして機能する第2半導体素子部504は、縦型MOS構造のMISFETとして機能する。

したがって、上記の記載からみて、当該引用文献3には、以下の技術的事項が記載されていると認められる。

「一つの半導体基板101上に、SBDとして機能する第1半導体素子部502及び縦型MOS構造の蓄積型MISFETとして機能する第2半導体素子部504とを備えている半導体素子500であって、第1半導体素子部502において、複数の第2導電型領域155は、半導体基板101の主面114に垂直な方向からみて格子状に配置されており、第2半導体素子部504において、第1導電型の不純物領域であるソース領域104及び第2導電型のコンタクト領域105と電気的に接続するように、Niシリサイドにより構成されるソース電極109が配置され、ゲート電極108を覆うように層間絶縁膜111が配置され、層間絶縁膜111及びコンタクトホール内であってソース電極109の上にはバリア金属層116が配置され、バリア金属層116上には上部電極112が配置されており、上部電極112は、バリア金属層116を介してソース電極109と電気的に接続されている、半導体素子500。」

4 引用文献2、3に記載された周知技術について
上記2、3から、「トランジスタ領域及びダイオード領域を有する縦型MOS構造の半導体装置において、トランジスタ領域における上部電極と半導体層表面との間にバリアメタルを設けること。」は本願出願前の周知技術である。

第6 対比・判断
1 本願発明1について
(1)対比
本願発明1と引用発明とを対比すると、次のことがいえる。

ア 引用発明における「RC-IGBT」、「n^(-)型半導体基板」、「IGBT部121」、「FWD部122」、「MOSゲート構造120」、「(IGBT部121のMOSゲート構造120の)p型ベース領域102」、「(FWD部122の)p型ベース領域102」、「ゲート電極105」、「n^(+)型エミッタ領域106」、「p^(+)型コンタクト領域107」、「エミッタ電極108」、「層間絶縁膜109」は、それぞれ、本願発明1における「半導体装置」、「半導体基体」、「トランジスタ領域」、「ダイオード領域」、「MOSゲート構造」、「p型ベース層」、「p型アノード層」、「ゲート電極」、「n+型エミッタ層」、「p+型ベース層」、「第1電極」、「層間絶縁膜」に相当する。

イ 引用発明は、「フィールドストップ層を備えた、IGBTと当該IGBTに逆並列に接続されたFWDとを同一半導体チップに内蔵して一体化した構造のRC-IGBT(逆導通型IGBT)であって、IGBT部21はIGBTを構成し、FWD部122はFWDを構成」するものであるところ、引用発明において、「n^(-)型半導体基板のおもて面」は、本願発明1の「半導体基体」の「一方主面」に相当し、「n^(-)型半導体基板」が「おもて面」と反対側の主面を有することは当然であるから、本願発明1と引用発明とは、「一方主面および他方主面を有し、一方主面から他方主面にわたりトランジスタを構成するトランジスタ領域と、一方主面から他方主面にわたりダイオードを構成するダイオード領域と、を有する半導体基体」を備える点で一致する。

ウ 引用発明において、「n^(-)型半導体基板のおもて面上に形成されたエミッタ電極108」は、「IGBT部121からFWD部122にわたって設けられ」るものであるから、本願発明1と引用発明とは、「前記トランジスタ領域と前記ダイオード領域の上に亘り、前記半導体基体の一方主面上に形成される第1電極」を備える点で一致する。

エ 引用発明は、「IGBT部121において、n^(-)型ドリフト層101となるn^(-)型半導体基板のおもて面側に、トレンチゲート型のMOSゲート(金属-酸化膜-半導体からなる絶縁ゲート)構造120が設けられ、MOSゲート構造120は、p型ベース領域102、トレンチ103、ゲート酸化膜104、ゲート電極105、n^(+)型エミッタ領域106およびp^(+)型コンタクト領域107からな」るものであるから、本願発明1と引用発明とは、「前記半導体基体は、前記トランジスタ領域において一方主面側にMOSゲート構造を有し」、「前記MOSゲート構造は、p型ベース層と、前記p型ベース層の一方主面側に設けられたp+型ベース層と、前記p型ベース層の一方主面側に設けられたn+型エミッタ層とを備え」る点で一致する。

オ また、引用発明において、「n^(-)型半導体基板のおもて面には、ゲート電極5を覆うように層間絶縁膜9が設けられ、深さ方向に層間絶縁膜9を貫通してn^(+)型エミッタ領域6およびp^(+)型コンタクト領域7を露出する第1コンタクトホール9aが設けられて」いるから、本願発明1と引用発明とは、「前記半導体装置は、前記MOSゲート構造のゲート電極を覆い、前記MOSゲート構造の前記p+型ベース層および前記n+型エミッタ層の上面を露出するコンタクトホールを有する層間絶縁膜」を備える点で一致する。

また、引用発明では、「IGBT部121において」、「エミッタ電極108は、n^(+)型エミッタ領域106およびp^(+)型コンタクト領域107に接し」、「FWD部122において、n^(-)型ドリフト層101はp型アノード領域に接しており、エミッタ電極108は、n^(-)型ドリフト層101と直接接触せずにp型アノード領域と直接接触し、エミッタ電極108とp型アノード領域との間には、p型アノード領域よりもp型不純物濃度が高いp型の領域を有さない」ものであるから、本願発明1と引用発明とは、「前記ダイオード領域において、前記半導体基体の前記一方主面側に設けられたp型アノード層と、前記他方主面側で前記p型アノード層に接するn型の半導体層とを有し」、「前記第1電極は、前記コンタクトホールに入り込み、前記コンタクトホールの内部で前記MOSゲート構造の前記p+型ベース層および前記n+型エミッタ層の上面と接触し、前記ダイオード領域では前記n型の半導体層と直接接触せずに前記p型アノード層と直接接触し」、「前記第1電極と前記p型アノード層との間には、前記p型アノード層よりもp型不純物濃度が高いp型の半導体層を有さない」点で共通する。

カ したがって、本願発明1と引用発明との間には、次の一致点、相違点があるといえる。

<一致点>
「一方主面および他方主面を有し、一方主面から他方主面にわたりトランジスタを構成するトランジスタ領域と、一方主面から他方主面にわたりダイオードを構成するダイオード領域と、を有する半導体基体と、
前記トランジスタ領域と前記ダイオード領域の上に亘り、前記半導体基体の一方主面上に形成される第1電極と、
を備える半導体装置であって、
前記半導体基体は、
前記トランジスタ領域において一方主面側にMOSゲート構造を有し、
前記ダイオード領域において、前記半導体基体の前記一方主面側に設けられたp型アノード層と、前記他方主面側で前記p型アノード層に接するn型の半導体層とを有し、
前記MOSゲート構造は、
p型ベース層と、
前記p型ベース層の一方主面側に設けられたp+型ベース層と、
前記p型ベース層の一方主面側に設けられたn+型エミッタ層とを備え、
前記半導体装置は、
前記MOSゲート構造のゲート電極を覆い、前記MOSゲート構造の前記p+型ベース層および前記n+型エミッタ層の上面を露出するコンタクトホールを有する層間絶縁膜を備え、
前記第1電極は、前記コンタクトホールに入り込み、前記コンタクトホールの内部で前記MOSゲート構造の前記p+型ベース層および前記n+型エミッタ層の上面と接触し、前記ダイオード領域では前記n型の半導体層と直接接触せずに前記p型アノード層と直接接触し、
前記第1電極と前記p型アノード層との間には、前記p型アノード層よりもp型不純物濃度が高いp型の半導体層を有さない、
半導体装置。」

<相違点>
<相違点1>
本願発明1では、「前記トランジスタ領域と前記ダイオード領域の上に亘り、前記半導体基体の一方主面上に形成される第1電極」について、「トランジスタ領域」が有する「MOSゲート構造の前記p+型ベース層および前記n+型エミッタ層の上面を露出するコンタクトホール」は、「『前記コンタクトホールの内部に形成され、タングステンプラグを介さずに前記第1電極に接触したバリアメタル』を備え」、「『前記第1電極』は、『前記バリアメタルを介して前記p+型ベース層および前記n+型エミッタ層の上面と接触し、前記ダイオード領域では前記n型の半導体層と直接接触し』」という構成を備えるのに対し、引用発明では、「IGBT部121からFWD部122にわたって設けられ」、「FWD部122」において、「アノード電極を兼ねて」いる「エミッタ電極107」について、「『IGBT部121において』、『エミッタ電極108は、n^(+)型エミッタ領域106およびp^(+)型コンタクト領域107に接し』」、「『FWD部122において』、『エミッタ電極108』は、『p型アノード領域と直接接触し』」という構成を備えるものである点、すなわち、本願発明1では、第1電極は、トランジスタ領域においてバリアメタルを介してp+型ベース層およびn+型エミッタ層と接触し、ダイオード領域において直接接触するものであるのに対し、引用発明では、エミッタ電極108は、IGBT部121においても、FWD部122においても直接接触するものである点。

(2)相違点についての判断
ア 上記相違点1について、検討する。
相違点1に係る本願発明1の「『前記コンタクトホールの内部に形成され、タングステンプラグを介さずに前記第1電極に接触したバリアメタル』を備え」という構成、及び、「『前記第1電極』は、『前記バリアメタルを介して前記p+型ベース層および前記n+型エミッタ層の上面と接触し、前記ダイオード領域では前記n型の半導体層と直接接触し』」という構成に関連して、上記「第5」「4 引用文献2、3に記載された周知技術」に記載されているとおり、「トランジスタ領域及びダイオード領域を有する縦型MOS構造半導体装置において、トランジスタ領域における上部電極と半導体層表面との間にバリアメタルを設けること。」は、本願出願前において周知技術であったといえる。
しかしながら、引用文献2に記載の技術的事項は、「トランジスタ領域1Cにおいて、半導体基板SB、一対のN^(+)型層HN、ゲート電極GEおよび絶縁膜IFのそれぞれの上には、バリア金属膜BMを介してエミッタ電極EEDが形成され、バリアメタル膜BMはP^(+)型層SPの上面に接し、N^(+)型層HNの側壁に接している」ものであり、「N^(+)型層HN」の上面は露出しておらず、引用文献3に記載の技術的事項は、SBD領域において、「複数の第2導電型領域155は、半導体基板101の主面114に垂直な方向からみて格子状に配置されており」、「半導体基体の一方主面側に設けられたp型アノード層と、他方主面側で前記p型アノード層に接するn型の半導体層」とを有するものではない。
したがって、トランジスタ領域とダイオード領域の上に亘り形成されるエミッタ電極を備える半導体装置において、ダイオード領域において、半導体基体の一方主面側に設けられたp型アノード層を有し、バリアメタルをトランジスタ領域にのみ形成し、バリアメタルを介してp+型ベース層およびn+型エミッタ層の上面と接触するという技術的事項は、引用文献2、3には記載も示唆もされておらず、当該技術的事項が周知技術であったということはできない。

よって、「トランジスタ領域及びダイオード領域を有する縦型MOS構造半導体装置において、トランジスタ領域における上部電極と半導体層表面との間にバリアメタルを設けること。」が、本願出願前に周知技術であったとしても、引用発明に当該周知技術を適用する動機付けが当業者にあったということはできず、引用文献2、3に記載された上記周知技術を参照した当業者であっても、引用発明において、相違点1に係る本願発明1の構成を想到することはできない。

イ したがって、本願発明1は、当業者であっても引用発明、引用文献2、3に記載された上記周知技術に基づいて容易に発明できたものであるとはいえない。

2 本願発明2-5、8について
本願発明2-5、8も、本願発明1の「前記トランジスタ領域と前記ダイオード領域の上に亘り、前記半導体基体の一方主面上に形成される第1電極」について、「トランジスタ領域」が有する「MOSゲート構造の前記p+型ベース層および前記n+型エミッタ層の上面を露出するコンタクトホール」は、「『前記コンタクトホールの内部に形成され、タングステンプラグを介さずに前記第1電極に接触したバリアメタル』を備え」、「『前記第1電極』は、『前記バリアメタルを介して前記p+型ベース層および前記n+型エミッタ層の上面と接触し、前記ダイオード領域では前記n型の半導体層と直接接触し』」という事項と同一の構成を備えるものであるから、本願発明1と同じ理由により、当業者であっても、引用発明、引用文献2、3に記載された上記周知技術に基づいて容易に発明できたものであるとはいえない。

3 本願発明6、7について
本願発明6は、本願発明1に対応する方法の発明であり、本願発明1の「前記トランジスタ領域と前記ダイオード領域の上に亘り、前記半導体基体の一方主面上に形成される第1電極」について、「トランジスタ領域」が有する「MOSゲート構造の前記p+型ベース層および前記n+型エミッタ層の上面を露出するコンタクトホール」は、「『前記コンタクトホールの内部に形成され、タングステンプラグを介さずに前記第1電極に接触したバリアメタル』を備え」、「『前記第1電極』は、『前記バリアメタルを介して前記p+型ベース層および前記n+型エミッタ層の上面と接触し、前記ダイオード領域では前記n型の半導体層と直接接触し』」という事項に対応する構成を備えるものであるから、本願発明1と同様の理由により、当業者であっても、引用発明、引用文献2、3に記載された技術的事項及び上記周知技術に基づいて容易に発明できたものであるとはいえない。

第7 原査定について
1 理由1(特許法第29条第2項)について
審判請求時の補正により、本願発明1-8は、「前記半導体装置は、『前記コンタクトホールの内部に形成され、タングステンプラグを介さずに前記第1電極に接触したバリアメタル』を備え」という構成、又は、当該構成に対応する構成を有するものとなっている。
したがって、当業者であっても、拒絶査定において引用された引用文献1-6に基づいて、容易に発明できたものであるとはいえない。
よって、原査定の理由1を維持することはできない。

第8 むすび
以上のとおり、原査定の理由によっては、本願を拒絶することはできない。
また、他に本願を拒絶すべき理由を発見しない。
よって、結論のとおり審決する。
 
審決日 2021-09-07 
出願番号 特願2017-75726(P2017-75726)
審決分類 P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 恩田 和彦  
特許庁審判長 辻本 泰隆
特許庁審判官 小川 将之
恩田 春香
発明の名称 半導体装置、半導体装置の製造方法、および電力変換装置  
代理人 吉竹 英俊  
代理人 有田 貴弘  
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