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審決分類 審判 査定不服 1項3号刊行物記載 取り消して特許、登録 H03K
審判 査定不服 2項進歩性 取り消して特許、登録 H03K
管理番号 1379565
審判番号 不服2021-1889  
総通号数 264 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2021-12-24 
種別 拒絶査定不服の審決 
審判請求日 2021-02-10 
確定日 2021-11-26 
事件の表示 特願2018- 51613「デジタル時間変換器及び情報処理装置」拒絶査定不服審判事件〔令和 1年 9月26日出願公開,特開2019-165330,請求項の数(4)〕について,次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は,特許すべきものとする。 
理由
第1 手続の経緯

本願は,平成30年3月19日の出願であって,令和2年6月29日付けで拒絶理由が通知され,令和2年8月31日に意見書が提出されると共に手続補正がされ,令和2年12月2日付けで拒絶査定(原査定)がされ,これに対し,令和3年2月10日に拒絶査定不服審判の請求がされると同時に手続補正がされたものである。


第2 原査定の概要

原査定(令和2年12月2日付け拒絶査定)の概要は次のとおりである。

1.(新規性)この出願の下記の請求項に係る発明は,その出願前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから,特許法第29条第1項第3号に該当し,特許を受けることができない。

2.(進歩性)この出願の下記の請求項に係る発明は,その出願前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

●理由1(特許法第29条第1項第3号)について
・請求項 1
・引用文献等 1

●理由2(特許法第29条第2項)について
・請求項 1
・引用文献等 1
・請求項 1
・引用文献等 1-2
・請求項 2
・引用文献等 1-2
・請求項 3-5
・引用文献等 1-4
・請求項 6
・引用文献等 1-5

<引用文献等一覧>
1.特開平06-077791号公報
2.米国特許出願公開第2004/0263266号明細書
3.特表2002-502172号公報(周知技術を示す文献)
4.特開2009-290857号公報(周知技術を示す文献)
5.特開平06-232699号公報(周知技術を示す文献)
6.特開昭62-195569号公報


第3 本願発明

本願請求項1-4に係る発明(以下,それぞれ「本願発明1」-「本願発明4」という。)は,令和3年2月10日の手続補正で補正された特許請求の範囲の請求項1-4に記載された事項により特定される発明である。

「 【請求項1】
起動信号に同期して発振動作を行う発振器と,
前記起動信号が入力されたタイミングで前記発振器の発振回数のカウントを開始し,前記発振器から出力された発振信号をデジタル入力信号に応じた基準発振回数に到達するまでカウントし,前記基準発振回数に到達するタイミングに同期して前記起動信号を遅延させた第1遅延起動信号を出力するカウント回路と,
前記第1遅延起動信号を前記デジタル入力信号に応じた遅延時間分遅延させた第2遅延起動信号を出力する遅延付加回路と,
前記起動信号と前記第2遅延起動信号とに基づいて,前記デジタル入力信号に応じたパルス幅のパルス信号を出力するパルス出力回路と,
前記起動信号を,前記発振器及び前記カウント回路に基づく信号遅延と,前記遅延付加回路に基づく信号遅延と,に応じて遅延させる遅延調整回路と,を備え,
前記カウント回路は,前記デジタル入力信号の上位側ビットに基づいて前記基準発振回数を設定し,
前記遅延付加回路は,前記デジタル入力信号の少なくとも下位側ビットに応じた遅延時間分前記第1遅延起動信号を遅延させた前記第2遅延起動信号を出力し,
前記パルス出力回路は,前記遅延調整回路にて前記起動信号を遅延させた信号と前記第2遅延起動信号とに基づいて,前記パルス信号を出力し,
前記第2遅延起動信号は,前記起動信号を前記デジタル入力信号に応じた遅延時間分遅延させた信号であるデジタル時間変換器。
【請求項2】
前記遅延付加回路は,それぞれ遅延量が相違し直列接続される複数の遅延回路を有し,
前記直列接続された複数の遅延回路のうち初段の遅延回路には前記第1遅延起動信号が入力され,
前記下位側ビットに基づいて,前記複数の遅延回路のそれぞれで遅延させるか否かが選択される,請求項1に記載のデジタル時間変換器。
【請求項3】
前記発振器は,リング状に縦続接続される複数の第1論理反転素子を有し,
前記遅延付加回路は,前記複数の第1論理反転素子と同一の遅延時間を有する2以上の第2論理反転素子を有する,請求項1又は2に記載のデジタル時間変換器。
【請求項4】
請求項1又は2に記載のデジタル時間変換器と,
前記パルス信号のパルス幅の期間に発振動作を行い,前記期間が終わった時点の位相状態を保持する選択的発振器と,
前記位相状態を含むデジタル出力信号を出力する読出部と,を備える,情報処理装置。」


第4 引用文献,引用発明等

1.引用文献1について

原査定の拒絶の理由に引用された,特開平06-077791号公報(以下,「引用文献1」という。下線は当審が付与。)には,

「【0001】
【産業上の利用分野】本発明は,遅延時間をデジタル制御可能な遅延装置,該遅延装置を構成するのに好適なプログラム可能遅延線,及び該遅延装置を用いて発振周波数をデジタル制御可能な発振装置に関する。
【0002】
【従来の技術】従来より,デジタル制御可能な遅延装置として,例えば特開平2?296410号公報に開示されている如く,積分回路や反転回路(インバータ)からなる多数の遅延素子を縦続接続し,第1段目の遅延素子に遅延すべき信号を入力して,各遅延素子からの出力をデータセレクタを介して選択的に取り出すようにした遅延装置が知られている。
【0003】
【発明が解決しようとする課題】しかし,こうした従来の遅延装置は,縦続接続した遅延素子の中から遅延信号を取り出す遅延素子を選択することにより,遅延時間を変更するものであるため,遅延時間の可変範囲を増加すればする程,遅延素子の数が増加することとなり,遅延時間の可変範囲を増加するには限界があった。
【0004】本発明は,こうした問題に鑑みなされたもので,遅延素子の数を増加させることなく遅延時間を広範囲にデジタル制御することのできる遅延装置を提供すると共に,その遅延装置を構成するのに好適なプログラム可能遅延線,及びその遅延装置を用いて発振周波数をデジタル制御可能な発振装置を提供することを目的としている。」

「【0016】
【実施例】以下に本発明の実施例を図面と共に説明する。まず図1は本発明が適用されたデジタル制御発振装置全体の構成を表すブロック図である。
【0017】図1に示す如く,本実施例のデジタル制御発振装置は,外部から入力されるパルス信号の出力周期を表すデジタル制御データ(2進デジタル信号)CDIをラッチし,そのデジタル制御データCDIを下位5ビットの下位ビットデータCDLと下位6ビット目から上の上位ビットデータCDHとに分けて出力するデータラッチ回路2と,外部から入力される制御パルスPTがHighレベルであるとき,所定の時間間隔Tで発振パルスCLKを出力する発振器4と,発振器4から出力される発振パルスCLKをカウントし,そのカウント値がデータラッチ回路2から出力される上位ビットデータCDHに対応した値となったときに検出信号TCPを出力するダウンカウンタ6と,ダウンカウンタ6から検出信号TCPが出力されているときに発振パルスCLKを取り込みパルス信号DIを出力するパルス発生回路8と,パルス発生回路8からのパルス信号DIをデータラッチ回路2から出力される下位ビットデータCDLに対応した遅延時間だけ遅延させるプログラム可能遅延線10と,プログラム可能遅延線10から出力される遅延パルスPOをそのまま又は信号処理して出力する出力回路12と,パルス発生回路8から出力されるパルス信号DI及びプログラム可能遅延線10から出力される遅延パルスPOを受け,パルス信号DIの入力時に発振器4の発振動作を停止し,遅延パルスPOの入力時に発振器4の発振動作を再開させるフィードバック回路14と,当該装置を発振装置として動作させるか遅延装置として動作させるかを切り換えるセレクタ16とから構成されている。
【0018】ここで,フィードバック回路14は,電源投入時にセットされ,パルス信号DIによりリセットされ,遅延パルスPOによりセットされるR-Sフリップフロップにより構成されており,R-SフリップフロップがセットされているときにR-Sフリップフロップから出力されるHighレベルの信号を,発振器4の発振動作制御信号PSとして出力する。
【0019】また,セレクタ16は,マルチプレクサから構成されており,外部から入力される動作モード切り換え用の選択信号SEMDを受けて,選択信号SEMDが当該装置を発振装置として動作させる旨を表すHighレベルであるとき,フィードバック回路14から出力される発振動作制御信号PSを制御パルスPTとして発振器4に入力し,選択信号SEMDが当該装置を遅延装置として動作させる旨を表すLow レベルであるとき,外部から入力される基準パルスPIを制御パルスPTとして発振器4に入力する。」
【図1】


「【0025】次に,この発振器4からの発振パルスCLKをカウントするダウンカウンタ6及びパルス発生回路8は,本発明のカウント手段に相当するものであり,図3に示す如く構成され,図4に示す如く動作する。即ち,ダウンカウンタ6は,図4に示す如く,デジタル制御データCDIの上位ビットデータCDHによりカウント値nが初期設定され,発振パルスCLKによりカウントダウンを行い,そのカウント値が0になっているときに,検出信号TCPを発生するものであり,上位ビットデータCDHの各ビットに対応した1段は,図3に示すように,マルチプレクサMPXとDフリップフロップD-FFの組みあわせで構成されている。そして,当該ダウンカウンタ6は,検出信号TCP出力後の最初の発振パルスCLKによってプリセットされて,カウント動作を開始する。
【0026】なお,このダウンカウンタ6の段数は,デジタル制御データCDIの上位ビットデータCDHのビット数に対応させればよいが,このダウンカウンタ6の段数及び上位ビットデータCDHのビット数を多くすることにより,当該装置の発振周期及び遅延時間をより広い範囲に設定することができる。
【0027】一方,パルス発生回路8は,図3に示す如く,ダウンカウンタ6から出力される検出信号TCPをインバータの16段分の遅延時間で遅延させるディレイラインDLと,このディレイラインDLを通過した信号TCPDと発振パルスCLKとの論理積をとるアンドゲートANDとから構成されており,図4に示す如く,検出信号TCPDが出力されているときにのみ,発振パルスCLKを取り込み,パルス信号DIを出力する。
【0028】次に,プログラム可能遅延線10は,図5に示す如く構成されており,上記パルス発生回路8から出力されるパルス信号DIに対して,デジタル制御データCDIの下位ビットデータCDL(CD1?CD5)に相当する時間の遅延を行い,遅延パルスPOを出力する。以下,このプログラム可能遅延線10について詳しく説明する。」
【図3】

【図5】


「【0040】そして,各マルチプレクサMPXは,その入力データが「0」であるとき基本経路K1を選択し,入力データが「1」であるとき遅延経路K2を選択する。従って,当該プログラム可能遅延線10においては,遅延時間を,インバータINVの1個分の遅延時間を1単位として,下位ビットデータCDLに応じて,32段階に切り換えることができるようになる。」

「【0047】一方,データラッチ回路2は,図6に示す如く,プログラム可能遅延線10から出力される遅延パルスPOの立上がりタイミングでデジタル制御データCDIの各ビットデータを夫々ラッチする,デジタル制御データCDIのビット数に対応した個数のDフリップフロップD-FFからなるラッチ回路2aと,インバータINVを介してプログラム可能遅延線10からの遅延パルスPOを受け,遅延パルスPOの立下がりタイミングで,ラッチ回路2a内にてデジタル制御データCDIの下位5ビットをラッチしたDフリップフロップD-FFの出力をラッチする5個のDフリップフロップD-FFからなるラッチ回路2bとから構成されており,ラッチ回路2bを構成する5個のDフリップフロップD-FFの出力をデジタル制御データCDIの下位ビットデータCDLとして出力し,ラッチ回路2aを構成するDフリップフロップD-FFの内,デジタル制御データCDIの下位5ビット分を除くDフリップフロップD-FFの出力をデジタル制御データCDIの上位ビットデータCDHとして出力する。
【0048】即ち,データラッチ回路2は,図7に示す如く,ラッチ回路2aが,遅延パルスPOの立上がりタイミングで,デジタル制御データCDIをラッチし,ラッチ回路2bが,遅延パルスPOの立下がりタイミングで,ラッチ回路2aがラッチしたデジタル制御データCDIの内の下位ビットデータCDLをラッチすることにより,各ラッチ回路2a,2bが,デジタル制御データCDIの上位ビットデータCDH,下位ビットデータCDLを夫々出力する。
【0049】次に,出力回路12は,図8(a)に示す如く構成され,図8(b)に示す如く動作する。即ち,出力回路12は,プログラム可能遅延線10からの遅延パルスPOにより出力レベルが反転するトグルフリップフロップT-FFと,外部から入力される選択信号SEOにより,遅延パルスPOをそのまま出力パルスPOUT として出力するか,トグルフリップフロップT-FFにて生成されたパルスデューティが50%の信号PQを出力パルスPOUT として出力するかを選択するマルチプレクサからなるセレクタ12aと,により構成されている。
【0050】これは,遅延パルスPOをそのまま出力パルスPOUT として出力すると,出力パルスPOUT のパルス巾が余りにも微小すぎて,この出力パルスPOUT を受ける回路負荷が大きい場合に,出力パルスPOUT の立ち上がりがなまって,信号が消失することがあるためである。つまり,このような場合に,トグルフリップフロップT-FFを選択することにより,遅延パルスPOの微小なパルス巾を,パルス巾の広いパルス信号PQに変換して,出力できるようにしているのである。」
【図8】


「【0052】図9に示す如く,制御パルスPTを初期状態(PT=0)から立ち上げると,制御パルスPTが発振器4のリングオシレータを周回することにより,発振器4から,インバータINVの32個分の遅延時間に相当する所定の時間間隔で発振パルスCLKが出力され,ダウンカウンタ6がこの発振パルスのダウンカウントを行う。
【0053】そして例えば当該装置にデジタル制御データCDIとして,上位ビットデータが「00011」,下位ビットデータが「00000」となるデジタル制御データ「0001100000」が入力されている場合には,ダウンカウンタ6に,カウント値として値「3」がセットされるため,ダウンカウンタ6は,発振器4から発振パルスCLKが3個出力されたときに,検出信号TCPを出力し,パルス発生回路8からはその次に発振器4から出力される発振パルスCLKに同期したパルス信号DIが出力される。なお,ダウンカウンタ6は,検出信号TCP出力後の最初の発振パルスCLKによってプリセットされるため,このパルス信号DIと同期したタイミングでプリセットされることとなる。
【0054】次に,パルス発生回路8から出力されたパルス信号DIは,プログラム可能遅延線10にて,所定時間遅延され,遅延パルスPOとして出力される。上記のように下位ビットデータが「00000」である場合には,プログラム可能遅延線10の全遅延段10a?10eにおいて基本経路K1が選択されるため,プログラム可能遅延線10の遅延時間は最短となる。そしてこの遅延パルスPOは,出力回路12に入力されて,出力パルスPOUT として外部に出力される。」

の記載があるから,

「遅延素子の数を増加させることなく遅延時間を広範囲にデジタル制御することのできる遅延装置であって,
外部から入力されるパルス信号の出力周期を表すデジタル制御データ(2進デジタル信号)CDIをラッチし,そのデジタル制御データCDIを下位5ビットの下位ビットデータCDLと下位6ビット目から上の上位ビットデータCDHとに分けて出力するデータラッチ回路2と,外部から入力される制御パルスPTがHighレベルであるとき,所定の時間間隔Tで発振パルスCLKを出力する発振器4と,発振器4から出力される発振パルスCLKをカウントし,そのカウント値がデータラッチ回路2から出力される上位ビットデータCDHに対応した値となったときに検出信号TCPを出力するダウンカウンタ6と,ダウンカウンタ6から検出信号TCPが出力されているときに発振パルスCLKを取り込みパルス信号DIを出力するパルス発生回路8と,パルス発生回路8からのパルス信号DIをデータラッチ回路2から出力される下位ビットデータCDLに対応した遅延時間だけ遅延させるプログラム可能遅延線10と,プログラム可能遅延線10から出力される遅延パルスPOをそのまま又は信号処理して出力する出力回路12と,パルス発生回路8から出力されるパルス信号DI及びプログラム可能遅延線10から出力される遅延パルスPOを受け,パルス信号DIの入力時に発振器4の発振動作を停止し,遅延パルスPOの入力時に発振器4の発振動作を再開させるフィードバック回路14と,当該装置を発振装置として動作させるか遅延装置として動作させるかを切り換えるセレクタ16とから構成され,
この発振器4からの発振パルスCLKをカウントするダウンカウンタ6
は,デジタル制御データCDIの上位ビットデータCDHによりカウント値nが初期設定され,発振パルスCLKによりカウントダウンを行い,そのカウント値が0になっているときに,検出信号TCPを発生するものであり,
パルス発生回路8は,ダウンカウンタ6から出力される検出信号TCPをインバータの16段分の遅延時間で遅延させるディレイラインDLと,このディレイラインDLを通過した信号TCPDと発振パルスCLKとの論理積をとるアンドゲートANDとから構成されており,検出信号TCPDが出力されているときにのみ,発振パルスCLKを取り込み,パルス信号DIを出力し,
プログラム可能遅延線10は,上記パルス発生回路8から出力されるパルス信号DIに対して,デジタル制御データCDIの下位ビットデータCDL(CD1?CD5)に相当する時間の遅延を行い,遅延パルスPOを出力し,従って,当該プログラム可能遅延線10においては,遅延時間を,インバータINVの1個分の遅延時間を1単位として,下位ビットデータCDLに応じて,32段階に切り換えることができるようになり,
出力回路12は,プログラム可能遅延線10からの遅延パルスPOにより出力レベルが反転するトグルフリップフロップT-FFと,外部から入力される選択信号SEOにより,遅延パルスPOをそのまま出力パルスPOUT として出力するか,トグルフリップフロップT-FFにて生成されたパルスデューティが50%の信号PQを出力パルスPOUT として出力するかを選択するマルチプレクサからなるセレクタ12aと,により構成され,遅延パルスPOをそのまま出力パルスPOUT として出力すると,出力パルスPOUT のパルス巾が余りにも微小すぎて,この出力パルスPOUT を受ける回路負荷が大きい場合に,トグルフリップフロップT-FFを選択することにより,遅延パルスPOの微小なパルス巾を,パルス巾の広いパルス信号PQに変換して,出力できるようにしている,
遅延装置。」(以下,「引用発明1」という。)

が記載されていると認められる。

2.引用文献2について

また,原査定の拒絶の理由に引用された米国特許出願公開第2004/0263266号明細書(以下,「引用文献2」という。下線は当審が付与。)には,

「[0008] FIG.1 shows a block schematic diagram of illustrating a ring-based digital delay line incorporating the present invention.
DESCRIPTION OF PREFERRED EMBODIMENT
[0009] The infinite delay, high precision and low distortion digital delay line arrangement 100 includes a ring oscillator 110 constituted by an inverting AND gate 111 having an input for receiving a start count signal, i.e., the signal to be delayed. The output of the AND gate 111 is connected to a serially-coupled line of inverters 112-119, the output of the inverter 119 being connected to another input of the AND gate 111 and to the output of the oscillator.
[0010] The output of the oscillator is connected to a counter 120. The output of the counter is connected to an input of a comparator 130, of which another input is arranged to receive the most significant bits (MSB) of a binary word constituting the delay value. The output of the comparator 130 is connected to the data input of a flip-flop 140, whose clock input is connected to the output of the oscillator 110.
[0011] The output of the flip-flop 140 is connected to a line of serially coupled inverters, of which ten (150-153 and 154-159) are shown. The output of the inverter 159, together with outputs of others of the inverters, are connected to respective inputs of a multiplexer 160. Control inputs of the multiplexer are connected to receive the four least significant bits (LSB) of the delay value word. The output of the multiplexer 160 is connected to the output of the delay line arrangement, from which the delayed signal is produced.
[0012] In use, the delay line arrangement of FIG.1 operates as follows:
[0013] A start count signal, that is actually the edge of the signal to be delayed, is applied to the AND gate of the ring oscillator 110 and enables the ring to start oscillating. The number of taps to delay is the input word that should be ready before the counting starts.
[0014] The counter 120 counts the number of ring periods and this number is compared, in the comparator 130, with the MSB of the delay value word. When the number of ring periods is equal to the MSB of the delay value word, the second stage of the arrangement is activated and a signal is propagated through the line of inverters 150-159 and the MUX 160, controlled by the LSB of the delay value word, selects the delay point.
[0015] It will be appreciated that the ring oscillator 110 uses an odd number (nine) of inverting elements in order for the ring to oscillate (a ring of an even number of inverter elements would have a stable state and would not oscillate). Thus, (i) when the upper input of the NAND gate 111 is set to ZERO the output is stable as ONE (regardless of the NAND gate's lower input) and the ring is in stable mode and will not oscillate, and (ii) when the upper input to the NAND gate changes to ONE the ring will start to oscillate (the NAND gate being logically equal to an inverter because the NAND gate's lower input determines the output).
[0016] It will also be appreciated that the line of inverters 150-159 uses a number of inverters equal to 2^LSB (LSB being the number of LSB control bits applied to the MUX 160), which in the present case is 2^4=16.
[0017] It will be understood that this combination of ring 110, counter 120 and inverter line 150-159 allows any desired delay to be provided. Considering, for example, a ring of 7 inverter elements and a line of 16 inverters. If it is desired to have a delay of 53 (00110101) inverter delays then the LSB is 0101 and the MSB is 0011. Since every ring cycle is 14 and not 16 delay units, and since the MSB is 3, then 3*(16-14) should be added to the desired delay value 53 so that the new delay is 59 which is (00111011); now if the ring oscillates for 0011 (MSB) cycles and the MUX will select the 1011^(th) (LSB) element then the resultant delay will be 3*14+11=53 cycles. All the calculation is done before the delay starts, so once the desired delay is known the delay line will be given a different number that will produce the resultant desired delay.
[0018] It will be understood that the digital delay line scheme described above allows a high precision and low distortion digital delay line with infinite delay to be provided.
[0019] It will also be understood that, compared with previous clocking schemes which (i) use a clock of high frequency requiring high-resolution delay regulation with big total delay and (ii) occupy large large silicon area and introduce significant signal distortion, the digital delay line scheme described above allows both of these problems to be solved as follows:
[0020] high resolution is obtained through use of the ring oscillator, a small self-delay basic component.
[0021] small silicon area is obtained through use of the decoding scheme using the rings number to produce large delays.
[0022] It will be further understood that the digital delay line scheme described above can be easily implemented as a digital block in integrated circuit design using a standard cells library for building the ring and the decoder (although some pre-placements may be needed).」
FIG.1

(当審訳:
[0008] 図1は,本発明を組み込んだリングベースのデジタル遅延線を示すブロック概略図を示す。
好ましい実施形態の説明
[0009] 無限遅延,高精度,低歪みのデジタル遅延線構成100は,開始カウント信号,すなわち遅延される信号を受信するための入力を有する反転ANDゲート111によって構成されるリングオシレータ110を含む。ANDゲート111の出力は,インバータ112?119の直列結合されたラインに接続され,インバータ119の出力は,ANDゲート111の別の入力と発振器の出力,に接続される。
[0010] 発振器の出力は,カウンタ120に接続されている。カウンタの出力は,その別の入力が遅延値を構成するバイナリワードの最上位ビット(MSB)を受信するように構成されている比較器130の入力に接続されている。比較器130の出力は,フリップフロップ140のデータ入力に接続され,フリップフロップ140のクロック入力は,発振器110の出力に接続される。
[0011] フリップフロップ140の出力は,直列に結合されたインバータのラインに接続され,そのうちの10個(150?153および154?159)が示されている。インバータ159の出力は,他のインバータの出力と共に,マルチプレクサ160のそれぞれの入力に接続されている。マルチプレクサの制御入力は,遅延値ワードの4つの最下位ビット(LSB)を受信するように接続されています。マルチプレクサ160の出力は,遅延信号が生成される遅延線構成の出力に接続されている。
[0012] 使用中,図1の遅延線配置は,以下のように動作します。
[0013] 開始カウント信号,つまり実際に遅延される信号のエッジは,リングオシレータ110のANDゲートに適用され,リングが発振を開始できるようにします。遅延するタップ数は入力ワードで,入力ワードはカウントを開始する前に準備ができている必要があります。
[0014] カウンタ120は,リング周期の数をカウントし,この数は,比較器130において,遅延値ワードのMSBと比較されます。リング周期の数が遅延値ワードのMSBに等しいとき,配置の第2段階がアクティブ化され,信号は,遅延ワード値のLSBによって制御され遅延点を選択するインバータ150?159のラインおよびマルチプレクサ160を介して伝搬されます。
[0015] リング発振器110は,リングを振動させるために奇数(9)の反転要素を使用することが理解されよう(偶数のインバータ要素のリングは安定した状態を有し,振動しない)。したがって,(i)NANDゲート111の上部入力が0に設定されている場合,(NANDゲートの下部入力に関係なく)出力は1として安定し,リングは安定モードにあり発振しません。(ii)NANDゲートへの上部入力が1に変わると,リングが発振し始めます(NANDゲートの下部入力が出力を決定するため,NANDゲートは論理的にインバーターと同じです)。
[0016] インバータ150?159のラインは,2^LSB(LSBは,マルチプレクサ160に適用されるLSB制御ビットの数である)に等しい数のインバータを使用することも理解されよう。今回の場合,2^4=16。
[0017] リング110,カウンタ120,およびインバータライン150?159のこの組み合わせは,任意の所望の遅延を提供することを可能にすることが理解されよう。たとえば,7つのインバータ要素のリングと16のインバータのラインを考えます。もし,53(00110101)インバーター遅延の遅延が必要な場合,LSBは0101で,MSBは0011です。すべてのリングサイクルは16遅延単位ではなく14であり,MSBは3であるため,3*(16-14)を目的の遅延値53に追加する必要があり,新しい遅延が59(00111011)になります。ここで,リングが0011(MSB)サイクルで発振し,マルチプレクサが1011番目(LSB)要素を選択する場合,結果として生じる遅延は3*14+11=53サイクルになります。すべての計算は遅延が始まる前に終了するため,目的の遅延がわかると,遅延ラインに異なる番号が与えられ,結果として目的の遅延が生成されます。
[0018] 上記のデジタル遅延線方式により,無限遅延を伴う高精度で低歪みのデジタル遅延線を提供できることが理解されよう。
[0019] また,(i)大きな総遅延を伴う高分解能遅延調整を必要とする高周波のクロックの使用,(ii)とても大きなシリコン領域を占有し,大きな信号歪みが導入,という従来のクロック方式と比較して,デジタル遅延線方式が,これらの問題の両方を次のように解決できることも理解されます。
[0020] 小さな自己遅延基本部品であるリングオシレータを使用することで,高分解能が得られます。
[0021] 小さなシリコン領域が,大きな遅延を生成するためのリング番号を使用するデコード方式を使用することによって得られます。
[0022] 上記のデジタル遅延線方式は,リングおよびデコーダを構築するための標準セルライブラリを使用した集積回路設計のデジタルブロックとして容易に実装できることがさらに理解されよう(ただし,いくつかの事前配置が必要な場合がある)。)」

の記載があるから,上記引用文献2には,

「無限遅延,高精度,低歪みのデジタル遅延線構成100は,開始カウント信号,すなわち遅延される信号を受信するための入力を有する反転ANDゲート111によって構成されるリングオシレータ110を含み,ANDゲート111の出力は,インバータ112?119の直列結合されたラインに接続され,インバータ119の出力は,ANDゲート111の別の入力と発振器の出力,に接続され,
発振器の出力は,カウンタ120に接続され,カウンタの出力は,その別の入力が遅延値を構成するバイナリワードの最上位ビット(MSB)を受信するように構成されている比較器130の入力に接続され,比較器130の出力は,フリップフロップ140のデータ入力に接続され,フリップフロップ140のクロック入力は,発振器110の出力に接続され,
フリップフロップ140の出力は,直列に結合されたインバータのラインに接続され,インバータ159の出力は,他のインバータの出力と共に,マルチプレクサ160のそれぞれの入力に接続され,マルチプレクサの制御入力は,遅延値ワードの4つの最下位ビット(LSB)を受信するように接続され,マルチプレクサ160の出力は,遅延信号が生成される遅延線構成の出力に接続され,
開始カウント信号は,リングオシレータ110のANDゲートに適用され,リングが発振を開始できるようにし,
カウンタ120は,リング周期の数をカウントし,比較器130において,遅延値ワードのMSBと比較され,リング周期の数が遅延値ワードのMSBに等しいとき,配置の第2段階がアクティブ化され,信号は,遅延ワード値のLSBによって制御され遅延点を選択するインバータ150?159のラインおよびマルチプレクサ160を介して伝搬される,
遅延線構成100。
」(以下,「引用文献2記載事項」という。)

が記載されていると認められる。

3.引用文献3について

原査定の拒絶の理由に引用された特表2002-502172号公報(以下,「引用文献3」という。下線は当審が付与。)には,

「 【0015】
タップ信号TAP_(1)-TAP_(32)は,13ビットの制御データ値M_(N)の上位5ビットであるFによって制御されるマルチプレクサ38に入力を提供する。マルチプレクサ38は,その入力信号TAP_(1)-TAP_(32)のうちの一つを選択してそれを入力信号T_(S)としてプログラム可能な遅延回路40に提供する。遅延回路40はT_(S)信号を0から28までの「遅延単位」ずつに遅延するが,単位遅延はP_(0)/(L*N_(MAX))である。遅延回路40によって提供された遅延量は,制御データM_(N)の下位8ビットであるGによって選択される。したがって,13ビットのデータ値M_(N)は,P_(0)/(L*N_(MAX))の分解能でT_(0)とT_(OUT)間の位相偏移を制御する。
【0016】
好ましくは,10ビットの入力制御データ値Nによってアドレスされるランダムアクセスメモリである参照テーブル42は,Nのそれぞれの値に対して13ビットの遅延制御データ値M_(N)を記憶して読み出す。Nのそれぞれの値に対するM_(N)の特定の値は,従来のコンピュータバス44を経由して参照テーブル34にその値を書き込むことによって調節される。
【0017】
移相器30は校正されて,Nのそれぞれの値に対してテーブル42内のM_(N)の値を適切に調整することによって線型関数となる位相偏移をT_(0)とT_(OUT)間に提供することができる。校正は,オシロスコープを用いてT_(0)とT_(OUT)間の位相差を監視する,一方,移相器30がNのそれぞれの値に対して所望の位相偏移を発生するまでNのそれぞれの値に対してテーブル42に保存されたM_(N)の値を繰り返し調節することによって行われる。しかし,手動的に移相器30を校正することは,冗長であり時間を浪費する。」

の記載があるから,

「タップ信号TAP_(1)-TAP_(32)は,13ビットの制御データ値M_(N)の上位5ビットであるFによって制御されるマルチプレクサ38に入力を提供し,マルチプレクサ38は,その入力信号TAP_(1)-TAP_(32)のうちの一つを選択してそれを入力信号T_(S)としてプログラム可能な遅延回路40に提供し,遅延回路40はT_(S)信号を0から28までの「遅延単位」ずつに遅延するが,単位遅延はP_(0)/(L*N_(MAX))であり,遅延回路40によって提供された遅延量は,制御データM_(N)の下位8ビットであるGによって選択されるから,13ビットのデータ値M_(N)は,P_(0)/(L*N_(MAX))の分解能でT_(0)とT_(OUT)間の位相偏移を制御する」(以下,「引用文献3記載事項」という。)

ことが記載されている。

4.引用文献4について

原査定の拒絶の理由に引用された特開2009-290857号公報(以下,「引用文献4」という。下線は当審が付与。)には,

「【0091】
[第5の実施形態]
図15は,本発明の第5の実施形態に係るデジタルPWM回路81の構成を例示する模式図である。
【0092】
デジタルPWM回路81は補償器5から送られるデューティ指令値dに応じて,ゲート制御信号を生成する。ゲート制御信号Out_mx2およびdl1_clkはフリップフロップ71を動作させハイサイドのスイッチング素子Q1をオンオフするゲート信号を生成する。ゲート制御信号Out_mx3およびOut_mx4はフリップフロップ72を動作させローサイドのスイッチング素子Q2をオンオフするゲート信号を生成する。
【0093】
また,デジタルPWM回路81は,図示しないクロック発生回路もさらに有する。このクロック発生回路は,前述した実施形態と同様に,複数の遅延素子をリング状に縦続接続させたリングオシレータ構造となっており,このクロック発生回路が生成するクロック信号(clock)に同期してデジタルPWM回路81は動作する。また,そのクロック発生回路における遅延素子と,図15に示す各遅延回路61?63が有する遅延素子Dとは,同じ半導体基板に同じ構成で形成された遅延素子である。
【0094】
図16は,デジタルPWM回路81における主要な信号のタイミングチャートである。
【0095】
カウンタ46は,クロック発生回路が発生するclock(図16(a))を1個(1周期分)ずつ,図16(b)に示すようにカウントし,例えば3ビットのカウント値として各コンパレータ48,49,57,58に供給する。
【0096】
図14に示す補償器5で計算されたデューティ指令値(デジタル信号)dのうちの上位数ビット(MSB)は,入力レジスタ47を介してコンパレータ48,57,58に供給される。デューティ指令値dのうちの下位数ビット(LSB)は,入力レジスタ47を介して,複数入力1出力の選択回路であるマルチプレクサMUXA,MUXB,MUXCに供給される。
【0097】
コンパレータ48は,カウント値とMSBとが一致するタイミングで,クロック1周期分のパルス幅の信号dl2_clk(図16(d))を遅延回路61に出力する。この信号dl2_clkは,各遅延素子Dを初段から順に伝達していき,各遅延素子Dの出力信号の立ち上がりタイミングに遅延が生じる。
【0098】
各遅延素子Dの出力信号は,マルチプレクサMUXAに入力する。マルチプレクサMUXAは信号LSBに基づいて各遅延素子Dの出力信号のうち1つ(図16(e))を選択して,フリップフロップ71のリセット端子Rに出力する。
【0099】
コンパレータ49は,カウント値が例えば“000”に一致するタイミングで,クロック1周期分のパルス幅の信号dl1_clk(図16(c))を,フリップフロップ71のセット端子Sに出力する。
【0100】
フリップフロップ71は,図16(f)に示すパルス信号を出力端子Qから出力する。この出力信号は,セット端子Sに入力する信号dl1_clk(図16(c))がローレベルからハイレベルに切り替わるタイミングでローレベルからハイレベルに切り替わり,リセット端子Rに入力されるマルチプレクサMUXAの出力信号Out_mx2(図16(e))がローレベルの間はハイレベルを保持し,そのリセット端子Rに入力する信号Out_mx2がローレベルからハイレベルに切り替わるタイミングでハイレベルからローレベルに切り替わる。フリップフロップ71の出力信号(図16(f))は,ハイサイドスイッチング素子Q1の制御端子(ゲート)に供給され,これに基づいてスイッチング素子Q1はオンオフされる。
【0101】
すなわち,ハイサイドスイッチング素子Q1をオンオフするスイッチングパルスの立ち上がりタイミングはクロック信号(clock)に同期したタイミングで設定され,立ち下がりタイミングは,遅延回路61における信号遅延を利用して,クロック信号(clock)より細かい時間分解能で設定される。
【0102】
ローサイドのスイッチング素子Q2をオンオフさせるスイッチングパルスについては,前述したデッドタイム調整の精度を高めるため,立ち上がりと立ち下がりの両タイミングを,遅延回路62,63を用いてクロック信号(clock)より細かい時間分解能で設定している。
【0103】
すなわち,コンパレータ57は,カウント値とMSBとが一致するタイミングで,クロック1周期分のパルス幅の信号dl3_clk(図16(i))を遅延回路62に出力する。この信号dl3_clkは,各遅延素子Dを初段から順に伝達していき,各遅延素子Dの出力信号
の立ち上がりタイミングに遅延が生じる。
【0104】
遅延回路62における各遅延素子Dの出力信号は,マルチプレクサMUXBに入力する。マルチプレクサMUXBは信号LSBに基づいて各遅延素子Dの出力信号のうち1つ(図16(j))を選択して,フリップフロップ72のリセット端子Rに出力する。
【0105】
コンパレータ58は,カウント値とMSBとが一致するタイミングで,クロック1周期分のパルス幅の信号dl4_clk(図16(g))を遅延回路63に出力する。この信号dl4_clkは,遅延回路63の各遅延素子Dを初段から順に伝達していき,各遅延素子Dの出力信号の立ち上がりタイミングに遅延が生じる。
【0106】
遅延回路63における各遅延素子Dの出力信号は,マルチプレクサMUXCに入力する。マルチプレクサMUXCは信号LSBに基づいて各遅延素子Dの出力信号のうち1つ(図16(h))を選択して,フリップフロップ72のセット端子Sに出力する。
【0107】
フリップフロップ72は,図16(k)に示す信号を出力端子Qから出力する。この出力信号は,セット端子Sに入力されるマルチプレクサMUXCの出力信号Out_mx4(図16(h))がローレベルからハイレベルに切り替わるタイミングでローレベルからハイレベルに切り替わり,リセット端子Rに入力されるマルチプレクサMUXBの出力信号Out_mx3(図16(j))信号がローレベルの間はハイレベルを保持し,そのリセット端子Rに入力する信号Out_mx3がローレベルからハイレベルに切り替わるタイミングでハイレベルからローレベルに切り替わる。このフリップフロップ72の出力信号(図16(k))は,ローサイドスイッチング素子Q2の制御端子(ゲート)に供給され,これに基づいてスイッチング素子Q2はオンオフされる。」

の記載があるから,

「デジタルPWM回路81は,クロック発生回路を有し,クロック発生回路は,複数の遅延素子をリング状に縦続接続させたリングオシレータ構造となっており,このクロック発生回路が生成するクロック信号(clock)に同期してデジタルPWM回路81は動作し,そのクロック発生回路における遅延素子と,各遅延回路61?63が有する遅延素子Dとは,同じ半導体基板に同じ構成で形成された遅延素子であり,
遅延回路62における各遅延素子Dの出力信号は,マルチプレクサMUXBに入力し,マルチプレクサMUXBは信号LSBに基づいて各遅延素子Dの出力信号のうち1つを選択して,フリップフロップ72のリセット端子Rに出力し,
遅延回路63における各遅延素子Dの出力信号は,マルチプレクサMUXCに入力し,マルチプレクサMUXCは信号LSBに基づいて各遅延素子Dの出力信号のうち1つを選択して,フリップフロップ72のセット端子Sに出力し,
フリップフロップ72は,セット端子Sに入力されるマルチプレクサMUXCの出力信号がローレベルからハイレベルに切り替わるタイミングでローレベルからハイレベルに切り替わり,そのリセット端子Rに入力する信号がローレベルからハイレベルに切り替わるタイミングでハイレベルからローレベルに切り替わる信号を出力端子から出力する。」(以下,「引用文献4記載技術」という。)

ことが記載されている。

5.引用文献5について

原査定の理由に用いられた特開平06-232699号公報(以下,「引用文献5」という。下線は当審が付与。)には,

「【0007】
【実施例】以下,本発明を図示する実施例に基づいて説明する。図1は,本発明の一実施例に係るパルス発生装置の基本構成を示すブロック図である。この装置は,最小パルス幅に対応する所定の固定値dと与えられた設定値nとの加算を行う加算器1と,与えられたトリガー信号に同期して所定のクロック信号に対する計数を開始するカウンタ2と,このカウンタ2の計数値が加算器1による加算結果(d+n)に一致したことを示す一致検出信号を出力する一致検出回路3と,トリガー信号に同期した前端エッジと一致検出信号に同期した後端エッジとをもつパルスを出力するパルス出力回路4と,によって構成されている。
【0008】ここでは,より具体的に,設定値nとして任意の6ビットの値を用意し,固定値d=8とした例について説明を行う。加算器1は,与えられた6ビットの設定値nと固定値d(=8)との加算を行い,その加算結果(d+n)を7ビット(6ビットの設定値と固定値「8」との加算による桁上がりを考慮して7ビットとする)の信号として一致検出回路3の一方の入力端子に与える。一方,カウンタ2は7ビットのカウンタであり,トリガー信号のパルス入力を受けた時点において,計数値を0にリセットするとともにクロック信号のパルス数の計数動作(カウントアップ動作)を開始する。そして,その計数値を7ビットの信号として一致検出回路3のもう一方の入力端子に与える。一致検出回路3は,2つの入力端子に与えられた信号値が一致した場合に,一致検出信号を出力する。パルス出力回路4は,この実施例ではRSフリップフロップによって構成されており,セット端子Sにはトリガー信号が与えられ,リセット端子Rには一致検出信号が与えられる。したがって,このパルス出力回路4からは,トリガー信号に同期した前端エッジと一致検出信号に同期した後端エッジとを有するパルスが出力される。別言すれば,このパルス出力回路4からの出力パルスのパルス幅は,トリガー信号が与えられた時点から一致検出回路3により一致検出された時点までの時間に相当する。
【0009】設定値nは,たとえば,図2(a) または(b) に示すような回路によって用意される。図2(a) は,信号線をクランプする形式の設定回路で,6本の信号線のそれぞれについて,+5VまたはGNDのいずれかを選択的に接続することにより,6ビットの設定値nを用意することができる。図2(b) は,外部のマイクロコンピュータなどのデータバスに出力されたデジタルデータを,そのままレジスタに書き込み,このレジスタ内のデータを設定値nとするものである。設定値nは,このほかどのような方法で用意してもかまわない。
【0010】続いて,この装置の動作を,図1に示すブロック図および図3に示すタイムチャートを参照しながら説明する。ここでは,設定値n=4が与えられた場合の動作を一例として説明する。いま,時刻t0において,n=4なる設定値が与えられた場合を考える。加算器1は,この与えられた設定値nと固定値dとの加算を行う。固定値d=8とすれば,(d+n)=12なる加算結果が加算器1の出力として得られる。ここで,時刻t1において,トリガー信号が立ち上がったとする。このトリガー信号は,7ビットカウンタ2の計数を開始させるとともに,パルス出力回路(RSフリップフロップ)4をセットする。したがって,カウンタ2は時刻t1よりクロック信号に対する計数を開始し,パルス出力回路4は時刻t1において立ち上がるパルスを出力する。加算器1の出力である加算結果「12」は,一致検出回路3の一方の入力端子に与えられるので,7ビットカウンタ2の計数値が「12」に一致した時点,すなわち時刻t3において,一致検出回路3が一致検出信号を出力する。この一致検出信号は,パルス出力回路4をリセットするので,パルス出力回路4の出力は時刻t3において立ち下がる。こうして,パルス出力回路4からは,(d+n)=12に対応するパルス幅のパルスが出力されることになる。続いて,時刻t4において,トリガー信号が再び立ち上がると,次のパルスを出力するために同様の動作が繰り返される。
【0011】この回路から出力されるパルスの最小パルス幅は,固定値dによって定められる。すなわち,設定値n=0を与えた場合には,加算器1の加算結果出力は固定値「8」となり,カウンタ2が8まで計数した時刻t2においてパルス出力は立ち下がることになる。このように,この回路では,固定値dに対応する時間幅を最小パルス幅とし,6ビットで表すことのできる任意の設定値nに応じたパルス幅をもったパルスを,トリガー信号に同期したタイミングで発生させることができる。しかも用いるカウンタは7ビットカウンタ2のみであり,カウンタを2つ用いる従来のパルス発生装置に比べてハードウエア構成は単純化される。また,設定値nを与える信号線は,従来装置と同様に6ビットですむ。」

の記載があるから,

「パルス出力回路4は,RSフリップフロップによって構成されており,セット端子Sにはトリガー信号が与えられ,リセット端子Rには一致検出信号が与えられ,パルス出力回路4からの出力パルスのパルス幅は,トリガー信号が与えられた時点から一致検出回路3により一致検出された時点までの時間に相当する」(以下,「引用文献5記載技術」という。)

ことが記載されている。

6.引用文献6について

原査定の理由で用いられた特開昭62-195569号公報(以下,「引用文献6」という。下線は当審が付与。)には,

「 第1図は本発明の一実施例に係るIC測定装置のブロック回路図である。
従来例に係る第3図と同様,第1図においても,1はIC,2はクロックパルスCLを出力する発振回路,3はIC1の出力と発振回路2の出力とを入力するANDゲート,4はIC1の出力のパルス幅や周波数をカウントするカウンタ回路である。
本発明では従来例のD/A変換回路5に代えてROM(読み出し専用メモリ)6を用い,このROM6にカウンタ回路4からのデジタル信号S_(2)を入力し,良品を示すデータD_(1)あるいは不良品を示すデータD_(2)をDCテスタ(図示せず)によって読み取らせるように構成している。
ROM6は,ある一群のアドレスに良品を示すデータD_(1)が格納され,他の一群のアドレスに不良品を示すデータD_(2)が格納されている。そして,良品を示すデータD_(1)が格納されたアドレスは,カウンタ回路4からのデジタル信号S_(2)のデジタル値が所定値以下のときに指定され,不良品を示すデータD_(2)が格納されたアドレスは,デジタル信号S_(2)のデジタル値が所定値を超えるときに指定されるように構成されている。
その他の構成は従来例と同様であるので,同一部分,同一部品に同一符号を付すにとどめ,説明を省略する。
次に,この実施例の動作を第2図に基づいて説明する。
このIC測定装置の駆動を開始すると,ROM6は,従来例のD/A変換回路5とは違って直ちに動作可能な状態に移行する。
そして,従来例の場合と同様,発振回路2からのクロックパルスCLは常時的に出力されているため,IC1からパルス信号PSが出力されいる期間TのみANDゲート3が導通し,その出力信号S_(1)の周波数はクロックパルスCLの周波数と同一となる。
カウンタ回路4は,出力信号S_(1)のパルスを1つずつカウンタ回路4でカウントし,出力信号S_(1)の最後のパルスのカウントが終了すると,そのカウント値に対応したデジタル信号S_(2)を出力した後,初期化する。このデジタル信号S_(2)は,IC1からのパルス信号PSの出力期間即ちパルス幅Tに対応した情報をもつ。即ち,パルス幅Tが大きいほどデジタル信号S_(2)のデジタル値は大きくなる。」(3頁左上欄13行?左下欄18行)

の記載があるから,

「 発振回路2からのクロックパルスCLは常時的に出力されているため,IC1からパルス信号PSが出力されている期間TのみANDゲート3が導通し,その出力信号S_(1)の周波数はクロックパルスCLの周波数と同一となり,
カウンタ回路4は,出力信号S_(1)のパルスを1つずつカウンタ回路4でカウントし,出力信号S_(1)の最後のパルスのカウントが終了すると,そのカウント値に対応したデジタル信号S_(2)を出力した後,初期化し,このデジタル信号S_(2)は,IC1からのパルス信号PSの出力期間即ちパルス幅Tに対応した情報をもち,パルス幅Tが大きいほどデジタル信号S_(2)のデジタル値は大きくなり,
ROM6にカウンタ回路4からのデジタル信号S_(2)を入力し,良品を示すデータD_(1)あるいは不良品を示すデータD_(2)をDCテスタによって読み取らせるように構成しており,
ROM6は,ある一群のアドレスに良品を示すデータD1が格納され,他の一群のアドレスに不良品を示すデータD2が格納されており,良品を示すデータD1が格納されたアドレスは,カウンタ回路4からのデジタル信号S2のデジタル値が所定値以下のときに指定され,不良品を示すデータD2が格納されたアドレスは,デジタル信号S2のデジタル値が所定値を超えるときに指定されるように構成されている,
IC測定装置。」(以下,「引用文献6記載技術」という。)

ことが記載されている。


第5 対比・判断

1.本願発明1について

(1)対比

本願発明1と引用発明1とを対比する。

ア.引用発明1の発振器4は,「外部から入力される制御パルスPTがHighレベルであるとき,所定の時間間隔Tで発振パルスCLKを出力する」から,制御パルスPTに同期して発振動作を行っているといえ,制御パルスPTを起動信号と呼ぶことは任意である。

イ.引用発明1のダウンカウンタ6は,「発振器4から出力される発振パルスCLKをカウントし」ているから,「前記発振器から出力された発信信号を」カウントしているといえ,「そのカウント値がデータラッチ回路2から出力される上位ビットデータCDHに対応した値となったときに検出信号TCPを出力する」から,「前記発振器から出力された発信信号を所定の回数に達するまでカウントし」ている。ここで,「デジタル制御データCDI」は外部から入力されるパルス信号の出力周期を表すデジタル制御データであるから,「デジタル入力信号」であり,所定の回数は,CDH,すなわち,デジタル制御データCDIの下位6ビット目から上の上位ビットデータであるから「デジタル入力信号に応じた回数」であるといえ,該回数を「基準発信回数」と呼ぶことは任意である。
そうすると,引用発明1のダウンカウンタは,「前記発振器から出力された発信信号をデジタル入力信号に応じた基準発信回数に到達するまでカウント」する回路である。
引用発明1のパルス発生回路8は,ダウンカウンタ6の出力である検出信号TCPDが出力されているときにのみ,発振パルスCLKを取り込み,パルス信号DIを出力するものである。
結局,引用発明1のダウンカウンタ6とパルス発生回路8は,「前記発振器から出力された発信信号をデジタル入力信号に応じた基準発信回数に到達するまでカウント」した出力信号を遅延させた信号が出力されているときに,発信パルスを取り込んでパルス信号DIを出力する回路である。

ウ.引用発明1のプログラム可能遅延線10は,「パルス発生回路8から出力されるパルス信号DIに対して,デジタル制御データCDIの下位ビットデータCDL(CD1?CD5)に相当する時間の遅延を行い,遅延パルスPOを出力」するものであって,CDLは,そのデジタル制御データCDIの下位5ビットの下位ビットデータであるから,「デジタル入力信号に応じた遅延時間分遅延させる」「遅延付加回路」であるといえ,「前記デジタル入力信号の少なくとも下位側ビットに応じた遅延時間分」遅延させているといえる。

エ.引用発明1の出力回路12は,プログラム可能遅延線10からの遅延パルスPOをそのまま出力パルスPOUT として出力するか,遅延パルスPOをそのまま出力パルスPOUT として出力すると,出力パルスPOUT のパルス巾が余りにも微小すぎて,この出力パルスPOUT を受ける回路負荷が大きい場合に,パルス巾の広いパルス信号PQに変換して,出力するものであるから,「所定のパルス幅のパルス信号を出力する」回路であるといえる。

オ.遅延装置は,遅延時間を広範囲にデジタル制御するものであるから,デジタル時間変換器であるといえる。

したがって,本願発明1と引用発明1との間には,次の一致点,相違点があるといえる。

一致点
起動信号に同期して発振動作を行う発振器と,
前記発振器の発振回数のカウントを開始し,前記発振器から出力された発振信号をデジタル入力信号に応じた基準発振回数に到達するまでカウントし,所定の信号を出力するカウント回路と,
前記デジタル入力信号に応じた遅延時間分遅延させた遅延信号を出力する遅延付加回路と,
所定のパルス幅のパルス信号を出力するパルス出力回路と,
を備え,
前記カウント回路は,前記デジタル入力信号の上位側ビットに基づいて前記基準発振回数を設定し,
前記遅延付加回路は,前記デジタル入力信号の少なくとも下位側ビットに応じた遅延時間分遅延させた前記遅延信号を出力する,
デジタル時間変換器。

相違点
(相違点1)
カウント回路が,本願発明1は「前記起動信号が入力されたタイミングで」カウントを開始するのに対し,引用発明1は,カウントを開始するタイミングの記載がない点。

(相違点2)
カウント回路が,本願発明1は「前記基準発振回数に到達するタイミングに同期して前記起動信号を遅延させた第1遅延起動信号」を出力するのに対し,引用発明1は,上位ビットデータCDHによりカウント値nが初期設定され,発振パルスCLKによりカウントダウンを行い,そのカウント値が0になっているときに,検出信号TCPを発生して,検出信号TCPのディレイラインDLを通過した信号TCPDが出力されているときにのみ,発振パルスCLKを取り込み,パルス信号DIを出力する点。

(相違点3)
遅延付加回路が,本願発明1は「前記第1遅延起動信号」を遅延させた「第2遅延起動信号」を出力するのに対し,引用発明1は「パルス発生回路8から出力されるパルス信号DI」を遅延させた「遅延信号」を出力する点。

(相違点4)
パルス出力回路が,本願発明1は「前記起動信号と前記第2遅延起動信号とに基づいて,前記デジタル入力信号に応じたパルス幅のパルス信号を出力する」ものであって「前記遅延調整回路にて前記起動信号を遅延させた信号と前記第2遅延起動信号とに基づいて,前記パルス信号を出力」するものであり,「前記第2遅延起動信号は,前記起動信号を前記デジタル入力信号に応じた遅延時間分遅延させた信号である」のに対し,引用発明1は「プログラム可能遅延線10からの遅延パルスPOをそのまま出力パルスPOUT として出力するか,遅延パルスPOをそのまま出力パルスPOUT として出力すると,出力パルスPOUT のパルス巾が余りにも微小すぎて,この出力パルスPOUT を受ける回路負荷が大きい場合に,パルス巾の広いパルス信号PQに変換して,出力する」点。

(2)新規性についての判断

本願発明1と引用発明1は相違点を有するから,特許法第29条第1項第3号に該当しない。

(3)進歩性についての判断

事案に鑑み,まず相違点2-4について検討する。
引用発明1の起動信号である制御パルスは,発振器4に入力されるだけで「ダウンカウンタ6」「プログラム可能遅延線」には入力されないから,「ダウンカウンタ6」「プログラム可能遅延線」が,起動信号を遅延させた「第1遅延起動信号」と「第2遅延起動信号」を出力することはできない。
したがって,出力回路12も「前記遅延調整回路で前記起動信号を遅延させた信号と前記第2遅延起動信号」とに基づいたパルス信号を出力することはできない。

また,引用発明2にも,起動信号である開始カウント信号は,発振器110に入力されるだけで「カウンタ120」「インバータ150?159のラインとマルチプレクサ160」には入力されないから,「カウンタ120」「インバータ150?159のラインとマルチプレクサ160」が,起動信号を遅延させた第1遅延起動信号と第2遅延起動信号を出力することはできない。

引用文献3記載技術,引用文献4記載技術にも,「カウンタ回路」「遅延付加回路」に起動信号を入力して,遅延させた第1遅延起動信号と第2遅延起動信号を出力することは記載されていない。

したがって,他の相違点について検討するまでもなく,本願発明1は,引用発明1あるいは引用発明1と引用文献2-4に基づいて容易に発明をすることができた,とはいえない。

2.本願発明2-4について

本願発明2-4は,本願発明1のデジタル時間変換器の構成を有するから,本願発明1と同じ相違点が存在する。
引用文献5-6記載事項にも相違点2-4は記載されていないから,本願発明1と同じ理由により,引用発明1,引用文献2-6に基づいて容易に発明できたものとはいえない。

3.まとめ

したがって,原査定を維持することはできない。


第6 むすび

以上のとおり,本願発明1は,引用発明1ではなく,本願発明1-4は当業者が引用発明1,引用文献2-6に基づいて容易に発明をすることができたものではない。
したがって,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2021-11-12 
出願番号 特願2018-51613(P2018-51613)
審決分類 P 1 8・ 121- WY (H03K)
P 1 8・ 113- WY (H03K)
最終処分 成立  
前審関与審査官 及川 尚人  
特許庁審判長 伊藤 隆夫
特許庁審判官 吉田 隆之
衣鳩 文彦
発明の名称 デジタル時間変換器及び情報処理装置  
代理人 川崎 康  
代理人 赤岡 明  
代理人 関根 毅  
代理人 中村 行孝  
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