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審決分類 審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H03K
管理番号 1379650
審判番号 不服2021-394  
総通号数 264 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2021-12-24 
種別 拒絶査定不服の審決 
審判請求日 2021-01-12 
確定日 2021-11-30 
事件の表示 特願2019- 1090「半導体装置」拒絶査定不服審判事件〔令和 1年 6月13日出願公開、特開2019- 92166、請求項の数(1)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は、平成25年10月31日(優先権主張平成24年11月6日)に出願した特願2013-226185号の一部を平成31年1月8日に新たな特許出願としたものであって、その手続の経緯の概要は以下のとおりである。

平成31年 1月30日 上申書
令和 元年11月11日付け 拒絶理由通知書
令和 2年 1月 7日 意見書・手続補正書
6月 3日付け 拒絶理由通知書(最後)
7月22日 意見書・手続補正書
10月20日付け 補正却下・拒絶査定
令和 3年 1月12日 審判請求書・手続補正書
2月17日 前置報告書
4月 9日 上申書

第2 本件補正
1 令和3年1月12日の手続補正書による補正(以下、「本件補正」という。)は、令和2年1月7日の手続補正書により補正された特許請求の範囲を、以下のように補正するものである。

〈本件補正前〉
「 【請求項1】
第1の電位及び第2の電位の一方を保持する第1のノードと、第1の電位及び第2の電位の他方を保持する第2のノードと、を有する第1の記憶回路部と、
ゲートが第1の制御信号が与えられる配線に電気的に接続され、ソース及びドレインの一方が前記第1のノードに電気的に接続され、ソース及びドレインの他方が第3のノードに電気的に接続された第1のトランジスタと、
一方の電極が前記第3のノードに電気的に接続され、他方の電極が前記第2の電位が与えられる配線に電気的に接続された第1の容量素子と、ゲートが前記第3のノードに電気的に接続され、ソース及びドレインの一方が前記第2の電位が与えられる配線に電気的に接続された第2のトランジスタと、
ゲートが第2の制御信号が与えられる配線に電気的に接続され、ソース及びドレインの一方が前記第2のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が前記第2のノードに電気的に接続された第3のトランジスタと、を有する第2の記憶回路部と、を有し、
前記第1乃至第3のトランジスタは、nチャネル型であり、
前記第1のトランジスタは、酸化物半導体を有する半導体膜、を有し、
前記第1の記憶回路部は、第3の電位が出力され、
第1の期間と、前記第1の期間の後の第2の期間と、を有し、
前記第1の期間において、前記第2の制御信号の電位がハイレベルであり、前記第1の電位がロウレベルであり、且つ前記第3の電位がロウレベルであり、
前記第2の期間において、前記第2の制御信号の電位がハイレベルであり、前記第1の電位がハイレベルであり、且つ前記第3の電位がハイレベルであり、
動作停止期間後の動作再開移行期間において、前記第3のトランジスタをオンにした状態で、前記第1の記憶回路部への電源電圧の供給を再開する半導体装置。
【請求項2】
第1の電位及び第2の電位の一方を保持する第1のノードと、第1の電位及び第2の電位の他方を保持する第2のノードと、を有する第1の記憶回路部と、
ゲートが第1の制御信号が与えられる配線に電気的に接続され、ソース及びドレインの一方が前記第1のノードに電気的に接続され、ソース及びドレインの他方が第3のノードに電気的に接続された第1のトランジスタと、一方の電極が前記第3のノードに電気的に接続され、他方の電極が前記第2の電位が与えられる配線に電気的に接続された第1の容量素子と、ゲートが前記第3のノードに電気的に接続され、ソース及びドレインの一方が前記第2の電位が与えられる配線に電気的に接続された第2のトランジスタと、
ゲートが第2の制御信号が与えられる配線に電気的に接続され、ソース及びドレインの一方が前記第2のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が前記第2のノードに電気的に接続された第3のトランジスタと、
ゲートが前記第1の制御信号が与えられる配線に電気的に接続され、ソース及びドレインの一方が前記第2のノードに電気的に接続され、ソース及びドレインの他方が第4のノードに電気的に接続された第4のトランジスタと、
一方の電極が前記第4のノードに電気的に接続され、他方の電極が前記第2の電位が与えられる配線に電気的に接続された第2の容量素子と、ゲートが前記第4のノードに電気的に接続され、ソース及びドレインの一方が前記第2の電位が与えられる配線に電気的に接続された第5のトランジスタと、
ゲートが前記第2の制御信号が与えられる配線に電気的に接続され、ソース及びドレインの一方が前記第5のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が前記第1のノードに電気的に接続された第6のトランジスタと、を有する第2の記憶回路部と、を有し、
前記第1乃至第6のトランジスタは、nチャネル型であり、
前記第1の記憶回路部は、第3の電位が出力され、
前記第1のトランジスタ及び前記第4のトランジスタは、酸化物半導体を有する半導体膜、を有し、
第1の期間と、前記第1の期間の後の第2の期間と、を有し、
前記第1の期間において、前記第2の制御信号の電位がハイレベルであり、前記第1の電位がロウレベルであり、且つ前記第3の電位がロウレベルであり、
前記第2の期間において、前記第2の制御信号の電位がハイレベルであり、前記第1の電位がハイレベルであり、且つ前記第3の電位がハイレベルであり、
動作停止期間後の動作再開移行期間において、前記第3のトランジスタ及び前記第6のトランジスタをオンにした状態で、前記第1の記憶回路部への電源電圧の供給を再開する半導体装置。」

〈本件補正後〉
「 【請求項1】
第1の電位及び第2の電位の一方を保持する第1のノードと、第1の電位及び第2の電位の他方を保持する第2のノードと、を有する第1の記憶回路部と、
ゲートが第1の制御信号が与えられる配線に電気的に接続され、ソース及びドレインの一方が前記第1のノードに電気的に接続され、ソース及びドレインの他方が第3のノードに電気的に接続された第1のトランジスタと、一方の電極が前記第3のノードに電気的に接続され、他方の電極が前記第2の電位が与えられる配線に電気的に接続された第1の容量素子と、ゲートが前記第3のノードに電気的に接続され、ソース及びドレインの一方が前記第2の電位が与えられる配線に電気的に接続された第2のトランジスタと、
ゲートが第2の制御信号が与えられる配線に電気的に接続され、ソース及びドレインの一方が前記第2のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が前記第2のノードに電気的に接続された第3のトランジスタと、
ゲートが前記第1の制御信号が与えられる配線に電気的に接続され、ソース及びドレインの一方が前記第2のノードに電気的に接続され、ソース及びドレインの他方が第4のノードに電気的に接続された第4のトランジスタと、
一方の電極が前記第4のノードに電気的に接続され、他方の電極が前記第2の電位が与えられる配線に電気的に接続された第2の容量素子と、ゲートが前記第4のノードに電気的に接続され、ソース及びドレインの一方が前記第2の電位が与えられる配線に電気的に接続された第5のトランジスタと、
ゲートが前記第2の制御信号が与えられる配線に電気的に接続され、ソース及びドレインの一方が前記第5のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が前記第1のノードに電気的に接続された第6のトランジスタと、を有する第2の記憶回路部と、を有し、
前記第1乃至第6のトランジスタは、nチャネル型であり、
前記第1の記憶回路部は、第3の電位が出力され、
前記第1のトランジスタ及び前記第4のトランジスタは、酸化物半導体を有する半導体膜、を有し、
第1の期間と、前記第1の期間の後の第2の期間と、を有し、
前記第1の期間において、前記第2の制御信号の電位がハイレベルであり、前記第1の電位がロウレベルであり、且つ前記第3の電位がロウレベルであり、
前記第2の期間において、前記第2の制御信号の電位がハイレベル、前記第1の電位がハイレベルの状態で、前記第3のノードの電位が、前記第4のノードの電位より高く、且つ前記第3の電位がハイレベルの状態、又は前記第3のノードの電位が、前記第4のノードの電位より低く、且つ前記第3の電位がロウレベルの状態であり、
動作停止期間後の動作再開移行期間において、前記第3のトランジスタ及び前記第6のトランジスタをオンにした状態で、前記第1の記憶回路部への電源電圧の供給を再開する半導体装置。」

なお、下線は補正箇所を示すために審判請求人が付したものである。

2 本件補正は、実質的に、(a)本件補正前の請求項1を削除し、(b)本件補正前の請求項2の「第2の期間」における電位の状態に関する記載を補正するものである。
以下、前記(b)について詳述する。

(1) 本件補正前は、第1乃至第6のトランジスタを有する第1の記憶回路部と第2の記憶回路部(図2(A))の動作状態の説明として、「第2の期間」において、「第2の制御信号の電位」、「第1の電位」及び「第3の電位」のいずれもが「ハイレベル」であると記載されている。これは、本願図2(B)に示されるタイミングチャートのT11からT12の期間で「L」(「第2の制御信号の電位」に対応)、「V1」(「第1の電位」に対応)及び「Q」(「第3の電位」に対応)がいずれも「ハイレベル」になっていることを説明したものであると認められ、このような電位の状態は、Node_3がハイレベルとなっており、Node_4がローレベルとなっていることの結果であると認められる。

(2)他方、本件補正後は、第1乃至第6のトランジスタを有する第1の記憶回路部と第2の記憶回路部(図2(A))の動作状態の説明として、「第3の電位」に関して、
(i)「第3のノードの電位」(Node_3の電位に対応)が「第4のノードの電位」(Node_4の電位)より高く、かつ、「第3の電位」(Qに対応)が「ハイレベル」である状態と、
(ii)「第3のノードの電位」が「第4のノードの電位」よりも低く、かつ、「第3の電位」が「ロウレベル」の状態と
が説明されている。
前記(i)の状態は、前記(1)の状態を、Node_3及びNode_4の電位の高低で更に細かく説明したものに他ならない。
前記(ii)の状態は、図2(B)には図示されていないが図2(A)の回路図から自明な状態を、新たに説明したものである。
すなわち、「第2の期間」での「第3の電位」は、「第3のノードの電位」及び「第4のノードの電位」の高低関係によって、「ハイレベル」になる場合と「ロウレベル」になる場合とがあるべきところ、本件補正前には、「第3のノードの電位」と「第4のノードの電位」との大小関係を説明せずに、「第3の電位」が「ハイレベル」であると、説明されていた。本件補正は、該説明を本来あるべき説明に直したものであると認められる。

3 前記2によれば、本件補正は、請求項の削除(前記(a))及び誤記の訂正(前記(b))を目的としたものであって、特許法17条の2第5項1号及び3号の規定に合致するものである。

第3 本願発明の特許性
前記第2、3のとおり、本件補正の目的は特許法17条の2第5項1号及び3号に規定するものであるから、以下では、本件補正後の特許請求の範囲に記載された発明が特許要件を満たすかを検討する。
以下、本件補正後の請求項1に係る発明を「本願発明」という。

1 原査定の理由
令和2年10月20日付け拒絶査定(以下、「原査定」という。)の理由は、概ね、以下のとおりである。

この出願は、特許請求の範囲の記載が下記の点で、特許法第36条第6項第1号に規定する要件を満たしていない。
請求項1及び2には、「前記第2の期間において、前記第2の制御信号の電位がハイレベルであり、前記第1の電位がハイレベルであり、且つ前記第3の電位がハイレベルであり」と記載されている。
一方、本願の明細書(段落[0107])には、「一例として、図2(B)では、ノード Node_3にHレベルの電位、ノードNode_4にLレベルの電位を保持する構成を示して」おり、電位V1の復帰後(L→H)、出力信号QがL→Hと変化することが示されている(時刻T11)。しかしながら、電位V1の復帰後に出力信号QがHになるのは、上記のNode_3>Node_4の電位関係が保持されるときのみで、Node_3<Node_4の電位が保持されたとき、出力信号QはLになることは明らかである。
本願の明細書には、発明の効果として、「電源電圧の供給を停止する前におけるデータの退避及び電源電圧の供給を再開した後におけるデータの復元によって動作遅延の抑制を図る」(段落[0020])ことが挙げられており、請求項1に係る発明は、発明の課題を解決するための手段が反映されているとはいえず、発明の詳細な説明に記載した範囲を超えることとなる。

2 サポート要件について
前記1の原査定の理由(サポート要件)について検討する。

(1)本件補正後の請求項1の「前記第2の期間において、前記第2の制御信号の電位がハイレベル、前記第1の電位がハイレベルの状態で、前記第3のノードの電位が、前記第4のノードの電位より高く、且つ前記第3の電位がハイレベルの状態、又は前記第3のノードの電位が、前記第4のノードの電位より低く、且つ前記第3の電位がロウレベルの状態であり、」との事項は、前記第2、2(1)及び(2)のとおり、図2(B)に記載された事項ないし図2(A)の回路図から自明の事項であるから、発明の詳細な説明に記載されたに等しい事項である。
また、請求項1の他の記載も、発明の詳細な説明に記載された事項である。
そうすると、本願発明は、発明の詳細な説明に記載したものである。

(2)前記(1)に関連し、令和3年2月17日の前置報告書にて、以下のとおり報告されている。

『「第1の期間」の「第3の電位」は、復元するデータの状態に応じて「ロウレベル」または「ハイレベル」になるため、「第2の期間」の記載に対応しておらず、上記一つの状態に対する動作のみでは、本願の課題である、「電源電圧の供給を停止する前におけるデータの退避及び電源電圧の供給を再開した後におけるデータの復元」(段落[0020])を実現することができない。
したがって、請求項1に係る発明は、発明の課題を解決するための手段が反映されているとはいえず、発明の詳細な説明に記載したものでない。』

しかしながら、発明の詳細な説明の「期間P3の動作停止期間では、電源電圧の供給を停止したまま、配線C、配線CB、配線D、及び配線QをLレベルの信号とし、半導体装置20の消費電力はほぼ0とする。」(【0109】)との記載、及び、「続いて時刻T11で、配線V1をHレベルとし、電源電圧の供給を再開する。この時、ノードNode_3及びノードNode_4の電位は、トランジスタ123及びトランジスタ127のチャネル抵抗が異なることを利用して、記憶回路部200に復元され、記憶回路部200のデータは時刻T5のデータに戻る。すなわち、配線Qは、Hレベルの信号となる。」(【0110】)と記載されているように、データの復元は実現することができる。
したがって、報告の理由は当たらない。

3 むすび
前記2のとおり、本願発明は特許法36条6項1号の規定を満たし、原査定の理由によっては、本願を拒絶することはできない。
他に本願を拒絶すべき理由を発見しない。
よって、結論のとおり審決する。
 
審決日 2021-11-11 
出願番号 特願2019-1090(P2019-1090)
審決分類 P 1 8・ 537- WY (H03K)
最終処分 成立  
前審関与審査官 竹内 亨  
特許庁審判長 吉田 隆之
特許庁審判官 丸山 高政
衣鳩 文彦
発明の名称 半導体装置  
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