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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 G06F
管理番号 1391924
総通号数 12 
発行国 JP 
公報種別 特許審決公報 
発行日 2022-12-28 
種別 拒絶査定不服の審決 
審判請求日 2022-05-11 
確定日 2022-12-13 
事件の表示 特願2017−238657「信号処理回路」拒絶査定不服審判事件〔令和 1年 6月27日出願公開、特開2019−106044、請求項の数(1)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は、平成29年12月13日の出願であって、その手続の経緯は次のとおりである。
令和 3年 7月 6日付け:拒絶理由通知書
令和 3年 9月 9日 :意見書、手続補正書の提出
令和 4年 2月 9日付け:拒絶査定
令和 4年 5月11日 :拒絶査定不服審判の請求、手続補正書の提


第2 原査定の概要
原査定(令和4年2月9日付け拒絶査定)の概要は次のとおりである。
本願請求項1に係る発明は、その出願前に日本国内又は外国において、頒布された以下の引用文献1,2に記載された発明に基づいて、その発明の属する技術の分野における通常の知識を有する者(以下、「当業者」という。)が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。
引用文献1: 特開2017−152861号公報
引用文献2: 特開2008−301410号公報

第3 本願発明
本願請求項1に係る発明(以下、「本願発明」という。)は、令和4年5月11日に提出された手続補正書により補正された特許請求の範囲の請求項1に記載された事項により特定される、次のとおりの発明である。

「【請求項1】
第1クロックを出力するクロック発生回路と、
複数の入力信号のそれぞれに対応して設けられ、前記クロック発生回路から出力された前記第1クロックと、分周回路から出力された前記第1クロックよりも周波数が低い第2クロックとに基づいて、前記入力信号をデジタル信号に変換する複数の変換器と、
前記複数の変換器のそれぞれに設けられ、前記第1クロックを分周することにより、前記第2クロックを出力する、周囲の温度が低下するほど入力信号に対する出力信号の位相変動量が増加する位相変動特性を有する複数の前記分周回路と、
前記クロック発生回路と複数の前記分周回路のそれぞれとの間であって、複数の前記分周回路それぞれの近傍に設けられ、前記分周回路の位相変動特性と逆の位相変動特性であって、周囲の温度が低下するほど入力信号に対する出力信号の位相変動量が減少する位相変動特性を有しており、前記第1クロックを増幅する複数の増幅器と、
を備える信号処理回路。」

第4 引用文献の記載、引用発明等
1 引用文献1
(1)原査定の拒絶の理由にて引用された引用文献1には、図面とともに次の事項が記載されている(下線は当審による。以下同様。)。

「【0012】
[本実施形態の概要]
図1は、本実施形態に係る信号処理装置Sの構成を示す図である。信号処理装置Sは、クロック発生回路1と、信号源2と、アナログ/デジタル変換器3と、デジタル回路4とを有する。クロック発生回路1は、内蔵する基準クロック源が発生する基準クロック(22.5MHz)に基づいて、基準クロックよりも高い周波数の逓倍クロックDEV_CLK(3.6GHz)と、逓倍クロックを分周して生成された、基準クロックと同じ周波数の分周クロックSYSREF_CLK(22.5MHz)とを出力する。クロック発生回路1が出力する逓倍クロック及び分周クロックは、アナログ/デジタル変換器3に入力される。
【0013】
信号源2は、高周波信号を発生する。信号源2が発生する高周波信号の周波数は、分周クロックの周波数よりも高く、逓倍クロックの周波数よりも低く、例えば2GHzのRF(Radio Frequency)信号である。信号源2が出力するRF信号は、アナログ/デジタル変換器3に入力される。
【0014】
アナログ/デジタル変換器3は、信号源2から入力されるRF信号を、クロック発生回路1から入力される分周クロック及び逓倍クロックに基づいてデジタル信号に変換し、JESD204Bの規格に基づくタイミングで出力する。アナログ/デジタル変換器3から出力されるデジタル信号は、デジタル回路4に入力される。
デジタル回路4は、例えばFPGAであり、入力されたデジタル信号に基づいて、各種の処理を実行する。」

「【0017】
[クロック発生回路1の構成]
図3は、本実施形態のクロック発生回路1の構成を示す図である。
クロック発生回路1は、発振器11と、分配器12と、逓倍部13と、分配器14と、増幅器15と、増幅器16と、分周器17と、増幅器18と、出力端子19(19a,19b)とを有する。
【0018】
発振器11は、基準クロックを発生して分配器12に入力する。本実施形態における基準クロックの周波数は、22.5MHzである。発振器11は、ジッタが少ない恒温槽型水晶発振器であることが望ましい。
【0019】
分配器12は、発振器11から入力された基準クロックを逓倍部13に中継する。
逓倍部13は、分配器12から入力された基準クロックを、基準クロックの周波数22.5MHzの160倍の周波数3.6GHzに逓倍して、逓倍クロックを出力する。
【0020】
逓倍部13は、基準クロックの周波数に対してN倍(Nは2以上の整数)の周波数の逓倍クロックを発生する。逓倍部13は、複数の増幅器及び逓倍回路を有する。具体的には、逓倍部13は、順次、直列に接続された増幅器131、逓倍回路132、増幅器133、逓倍回路134、増幅器135、逓倍回路136、増幅器137、逓倍回路138、増幅器139及び逓倍回路140を有する。
【0021】
増幅器131、増幅器133、増幅器135、増幅器137及び増幅器139は、基準クロックの電圧範囲において、入力電圧と出力電圧との関係がほぼ線形になる特性を有する。これらの増幅器がこのような線形性を有することで、ジッタを抑制することができる。
【0022】
逓倍回路132は、112.5MHzのクロックを出力する。逓倍回路134は、450.0MHzのクロックを出力する。逓倍回路136は、900.0MHzのクロックを出力する。逓倍回路138は、1.8GHzのクロックを出力する。逓倍回路140は、3.6GHzのクロックを出力する。
【0023】
逓倍回路140が出力した逓倍クロックは、分配器14に入力される。分配器14は、入力された逓倍クロックを、増幅器15と増幅器16とに分配する。増幅器15は、逓倍クロックを増幅してDEV_CLKを出力端子19aから出力する。
【0024】
増幅器16は、逓倍回路140から入力された逓倍クロックを増幅して、増幅後の逓倍クロックを分周器17に入力する。増幅器16は、逓倍クロックの電圧範囲において、入力電圧と出力電圧との関係がほぼ線形になる特性を有する。
【0025】
分周器17は、増幅器16から入力される逓倍クロックを160分周することにより、22.5MHzのクロックを生成する。分周器17は、生成したクロックを増幅器18に入力する。増幅器18は、分周器17から入力されたクロックを増幅してSYSREF_CLKを出力端子19bから出力する。増幅器18は、増幅器15と同一の温度特性を有することが望ましい。
【0026】
図3に示す構成において、分配器12、逓倍部13及び分配器14の構成の温度変動の影響は、DEV_CLKの生成においてもSYSREF_CLKの生成においても共通している。したがって、分配器12、逓倍部13及び分配器14の温度特性により、発振器11から入力された基準クロックと分配器14から出力される逓倍クロックとの間にジッタが存在するとしても、DEV_CLKとSYSREF_CLKとの間のジッタに影響しない。その結果、クロック発生回路1は、温度変動に影響されにくい低ジッタのDEV_CLKとSYSREF_CLKとを出力することができる。」

【図1】「



【図3】「



(2)上記(1)から、引用文献1には、次の発明(以下、「引用発明」という。)が記載されていると認められる。

「クロック発生回路1と、信号源2と、アナログ/デジタル変換器3とを有する信号処理装置Sであって、
アナログ/デジタル変換器3は、信号源2から入力されるRF信号を、クロック発生回路1から入力される分周クロック及び逓倍クロックに基づいてデジタル信号に変換し、
クロック発生回路1は、発振器11と、逓倍部13と、分配器14と、増幅器15と、増幅器16と、分周器17と、増幅器18とを有し、
発振器11は、基準クロックを発生し、基準クロックの周波数は、22.5MHzであり、
逓倍部13は、基準クロックを、基準クロックの周波数22.5MHzの160倍の周波数3.6GHzに逓倍して、逓倍クロックを出力し、
逓倍クロックは、分配器14に入力され、分配器14は、入力された逓倍クロックを、増幅器15と増幅器16とに分配し、増幅器15は、逓倍クロックを増幅して出力し、
増幅器16は、逓倍クロックを増幅して、増幅後の逓倍クロックを分周器17に入力し、
分周器17は、増幅器16から入力される逓倍クロックを160分周することにより、22.5MHzのクロックを生成し、分周器17は、生成したクロックを増幅器18に入力し、増幅器18は、分周器17から入力されたクロックを増幅して出力する、
信号処理装置S。」

2 引用文献2
原査定の拒絶の理由にて引用された引用文献2には、図面とともに次の事項が記載されている。

「【0013】
図1は、本発明の実施形態に係る発振回路の構成を示すブロック図である。図1において、発振回路は、位相補償回路11とPLL回路13とを備える。位相補償回路11は、リファレンス信号Srを入力し、リファレンス信号Srの位相を補償してPLL回路13に信号Spとして出力する。ここで、位相補償回路11は、サーミスタ12を含み、サーミスタ12の抵抗値が変化することで入出力間の位相差、すなわちリファレンス信号Srと信号Spとの位相差が変化するように構成される。PLL回路13は、信号Spを参照信号とし、内蔵の電圧制御発振器から出力信号Soを出力する。なお、PLL回路13の構成に関しては、当業者にとって良く知られている為、その詳細な構成の説明は省略する。」

「【0018】
以上のように、位相補償回路11は、サーミスタ12を用いたRCフィルタで構成している。位相補償回路11の出力位相変化量は、RCフィルタの定数によって決定される。サーミスタ12の抵抗値の温度特性と他の固定抵抗値とコンデンサの定数を適宜設定することで、温度変化に対する位相変化量、及び温度上昇に対する位相変化量の増減方向を制御することが可能となる。
【0019】
次に、発振回路の構成方法について説明する。まず、事前にPLL回路13に使用するデバイスの温度変化に対する位相変化量、及び温度上昇に対する位相変化の増減方向を確認する。使用するPLL回路13の温度変化に対する位相変化方向が、温度上昇に対して増加する場合は、図2に示すようなRCフィルタの構成を位相補償回路11に採用する。一方、使用するPLL回路13の温度に対する位相変化方向が、温度上昇に対して減少する場合は、図5に示すようなRCフィルタの構成を位相補償回路11に採用する。すなわち、RCフィルタの温度変化に対する位相変化特性が、PLL回路13の温度に対する位相変化量と逆特性になる(相殺する)ように、RCフィルタの構成とサーミスタ12の抵抗値の温度特性と他の固定抵抗値とコンデンサの定数とを適宜設定する。
【0020】
次に、発振回路における位相変化特性について説明する。PLL回路13のデバイス内部の位相が、温度に対して図7の特性Aのように変化する場合、位相補償回路11を、図2のRCフィルタで構成し、位相変化の温度特性を図7の特性Bのように設定する。このような設定によって、PLL回路13の出力信号Soの位相は、図7のCに示すように温度変化が抑圧され、一定となる。
【0021】
また、PLL回路13のデバイス内部の位相が、温度に対して図8の特性Dのように変化する場合、位相補償回路11を、図5のRCフィルタで構成し、位相変化の温度特性を図8の特性Eのように設定する。このような設定によって、PLL回路13の出力信号Soの位相は、図8の特性Fに示すように温度変化が抑圧され、一定となる。
【0022】
以上説明したように、位相補償回路11は、リファレンス信号Srに対しPLL回路13の位相温度変化と逆特性に制御された位相温度変化を加えることで、PLL回路13の出力信号Soの位相の温度変化を抑圧することが可能となる。すなわち、PLL回路13で、温度変化に対して位相が変化した場合でも、リファレンス信号Srには、位相補償回路11によってPLL回路13の温度に対する位相変化量と逆特性に制御された位相変化が加えられる。したがって、発振回路の出力信号Soにおける位相の温度に対する変化が抑圧される。」

「【図1】



(2)上記(1)から、引用文献2には、次の技術的事項が記載されていると認められる。

「位相補償回路11とPLL回路13とを備える発振回路であって、
位相補償回路11は、リファレンス信号Srを入力し、リファレンス信号Srの位相を補償してPLL回路13に信号Spとして出力し、PLL回路13は、信号Spを参照信号とし、内蔵の電圧制御発振器から出力信号Soを出力し、
位相補償回路11は、サーミスタ12を用いたRCフィルタで構成し、位相補償回路11の出力位相変化量は、RCフィルタの定数によって決定され、
RCフィルタの温度変化に対する位相変化特性が、PLL回路13の温度に対する位相変化量と逆特性になる(相殺する)ように、RCフィルタの構成とサーミスタ12の抵抗値の温度特性と他の固定抵抗値とコンデンサの定数とを適宜設定し、
PLL回路13で、温度変化に対して位相が変化した場合でも、リファレンス信号Srには、位相補償回路11によってPLL回路13の温度に対する位相変化量と逆特性に制御された位相変化が加えられ、したがって、発振回路の出力信号Soにおける位相の温度に対する変化が抑圧される、
発振回路。」

第5 対比・判断
1 対比
(1)本願発明と引用発明とを対比すると、次のことがいえる。

ア 引用発明の「クロック発生回路1」が有する「発振器11と、逓倍部13と、分配器14」からなる部分は、
「発振器11は、基準クロックを発生し、基準クロックの周波数は、22.5MHzであり、
逓倍部13は、基準クロックを、基準クロックの周波数22.5MHzの160倍の周波数3.6GHzに逓倍して、逓倍クロックを出力し、
逓倍クロックは、分配器14に入力され、分配器14は、入力された逓倍クロックを、増幅器15と増幅器16とに分配」する
とされるものであるから、当該部分は、要するに「周波数3.6GHz」の「逓倍クロック」を出力するものである。
そして、引用発明における上記部分、「周波数3.6GHz」の「逓倍クロック」は、それぞれ、本願発明の「クロック発生回路」、「第1クロック」に相当する。
よって、引用発明は、本願発明における
「第1クロックを出力するクロック発生回路」
に相当する構成を備えるものである。

イ 引用発明の「アナログ/デジタル変換器3」は、「信号源2から入力されるRF信号を、クロック発生回路1から入力される分周クロック及び逓倍クロックに基づいてデジタル信号に変換」するから、「信号源2から入力されるRF信号」に対応して設けられたものであるといえる。また、ここで、「分周クロック」は、「分周器17」が「増幅器16から入力される逓倍クロックを160分周することにより」「生成」された、すなわち「分周器17」から出力された、「22.5MHzのクロック」を指していることが明らかであるから、「周波数3.6GHz」の「逓倍クロック」よりも周波数が低く、また、「分周器17」は、「アナログ/デジタル変換器3」に対して設けられたものであるといえる。
そして、引用発明の「RF信号」と、本願発明の「複数の入力信号」とは、「入力信号」である点で共通し、引用発明の「分周器17」、「分周クロック」は、それぞれ本願発明の「分周回路」、「第2クロック」に相当し、引用発明の「アナログ/デジタル変換器3」と、本願発明の「複数の変換器」とは、「変換器」である点で共通する。
以上の点について、上記アを踏まえると、引用発明における「信号源2から入力されるRF信号を、クロック発生回路1から入力される分周クロック及び逓倍クロックに基づいてデジタル信号に変換」する「アナログ/デジタル変換器3」、及び、「増幅器16から入力される逓倍クロックを160分周することにより、22.5MHzのクロックを生成」する「分周器17」と、本願発明の
「複数の入力信号のそれぞれに対応して設けられ、前記クロック発生回路から出力された前記第1クロックと、分周回路から出力された前記第1クロックよりも周波数が低い第2クロックとに基づいて、前記入力信号をデジタル信号に変換する複数の変換器と、
前記複数の変換器のそれぞれに設けられ、前記第1クロックを分周することにより、前記第2クロックを出力する、周囲の温度が低下するほど入力信号に対する出力信号の位相変動量が増加する位相変動特性を有する複数の前記分周回路」
とは、
「入力信号に対応して設けられ、前記クロック発生回路から出力された前記第1クロックと、分周回路から出力された前記第1クロックよりも周波数が低い第2クロックとに基づいて、前記入力信号をデジタル信号に変換する変換器と、
前記変換器に設けられ、前記第1クロックを分周することにより、前記第2クロックを出力する、前記分周回路」
である点で共通する。

ウ 引用発明の「増幅器16」は、「分配器14」によって「増幅器16」に「分配」された「逓倍クロックを増幅して、増幅後の逓倍クロックを分周器17に入力」するから、「分配器14」と「分周器17」との間に設けられたものであるといえる。
この点について、上記アを踏まえると、引用発明における「分配器14」によって「分配」された「逓倍クロックを増幅」する「増幅器16」と、本願発明の
「前記クロック発生回路と複数の前記分周回路のそれぞれとの間であって、複数の前記分周回路それぞれの近傍に設けられ、前記分周回路の位相変動特性と逆の位相変動特性であって、周囲の温度が低下するほど入力信号に対する出力信号の位相変動量が減少する位相変動特性を有しており、前記第1クロックを増幅する複数の増幅器」
とは、
「前記クロック発生回路と前記分周回路との間に設けられ、前記第1クロックを増幅する増幅器」
である点で共通する。

エ 引用発明の「信号処理装置S」は、後述する相違点を除き、本願発明の「信号処理回路」に相当する。

(2)上記(1)から、本願発明と引用発明との間には、次の一致点、相違点があるといえる。
(一致点)
「第1クロックを出力するクロック発生回路と、
入力信号に対応して設けられ、前記クロック発生回路から出力された前記第1クロックと、分周回路から出力された前記第1クロックよりも周波数が低い第2クロックとに基づいて、前記入力信号をデジタル信号に変換する変換器と、
前記変換器に設けられ、前記第1クロックを分周することにより、前記第2クロックを出力する、前記分周回路と、
前記クロック発生回路と前記分周回路との間に設けられ、前記第1クロックを増幅する増幅器と、
を備える信号処理回路。」

(相違点1)
本願発明では、「入力信号」が「複数」であり、「変換器」、「分周回路」及び「増幅器」もそれぞれ「複数」であって、「変換器」が「複数の入力信号のそれぞれに対応して設けられ」、「分周回路」が「前記複数の変換器のそれぞれに設けられ」、「増幅器」が「前記クロック発生回路と複数の前記分周回路のそれぞれとの間」に「設けられ」ているのに対して、引用発明では、「RF信号」、「変換器」、「分周器17」、「増幅器16」はいずれも複数ではない点。

(相違点2)
本願発明の「分周回路」は、「周囲の温度が低下するほど入力信号に対する出力信号の位相変動量が増加する位相変動特性を有する」のに対して、引用発明の「分周器17」は、そのような特性を有するか否かが特定されるものではない点。

(相違点3)
本願発明の「増幅器」は、「前記分周回路の位相変動特性と逆の位相変動特性であって、周囲の温度が低下するほど入力信号に対する出力信号の位相変動量が減少する位相変動特性を有して」いるのに対して、引用発明の「増幅器16」は、そのような特性を有するか否かが特定されるものではない点。

(相違点4)
本願発明では、「増幅器」の位置が、「前記分周回路」の「近傍」であるのに対して、引用発明では、「増幅器16」と「分周器17」との位置関係が特定されるものではない点。

2 判断
事案に鑑みて、「分周回路」の「位相変動特性」において相互に関連する相違点2,3について、まとめて先に検討する。
引用文献1の記載によれば、引用発明は、「分配器12、逓倍部13及び分配器14の構成の温度変動の影響は、DEV_CLKの生成においてもSYSREF_CLKの生成においても共通している」ことから、「温度変動に影響されにくい低ジッタのDEV_CLKとSYSREF_CLKとを出力することができる」(段落【0026】)ものであり、その一方で、「増幅器16」又は「分周器17」の位相変動量に温度依存性があることに起因するジッタを低減すべきことについては記載も示唆もされていないから、引用発明にそのような課題が存在することについて、引用文献1の記載から当業者が直ちに認識するとはいえない。
また、仮に、当業者が上記課題の存在を認識することができたとしても、引用文献2に記載されている上記第4の2(2)の技術的事項は、増幅器及び分周回路から構成されるものではないから、引用発明に直ちに適用可能であるとはいえない。
以上のことから、引用発明に引用文献2に記載の技術的事項を適用する動機付けが存在するとは認められない。
よって、他の相違点について検討するまでもなく、本願発明は、当業者であっても、引用発明及び引用文献2に記載の技術的事項に基づいて容易に発明をすることができたものであるとはいえない。

第6 むすび
以上のとおり、本願発明は、引用文献1,2に記載された発明に基づいて、当業者が容易に発明をすることができたものではない。したがって、原査定の理由によっては、本願を拒絶することはできない。
また、他に本願を拒絶すべき理由を発見しない。
よって、結論のとおり審決する。
 
審決日 2022-11-30 
出願番号 P2017-238657
審決分類 P 1 8・ 121- WY (G06F)
最終処分 01   成立
特許庁審判長 中野 裕二
特許庁審判官 富澤 哲生
野崎 大進
発明の名称 信号処理回路  
代理人 泉 通博  
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