ポートフォリオ機能
| ポートフォリオを新規に作成して保存 |
|
|
| 既存のポートフォリオに追加保存 |
|
PDFをダウンロード
|
| 審決分類 |
審判 査定不服 1項3号刊行物記載 特許、登録しない。 G03F 審判 査定不服 2項進歩性 特許、登録しない。 G03F |
|---|---|
| 管理番号 | 1395795 |
| 総通号数 | 16 |
| 発行国 | JP |
| 公報種別 | 特許審決公報 |
| 発行日 | 2023-04-28 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2021-11-19 |
| 確定日 | 2023-03-29 |
| 事件の表示 | 特願２０１９−５５８５８１号「製品ユニットの製造プロセスのシーケンスの最適化」拒絶査定不服審判事件〔平成３０年１１月１日国際公開、ＷＯ２０１８／１９７１４４号、令和２年７月２日国内公表、特表２０２０−５１９９３２号〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第１ 手続の経緯 本願は、２０１８年（平成３０年）３月２８日（パリ条約による優先権主張 外国庁受理 ２０１７年４月２８日、欧州特許庁）を国際出願日とする出願であって、その手続の経緯は以下のとおりである。 令和３年 １月 ４日付け：拒絶理由通知書 令和３年 ４月１２日 ：意見書、手続補正書の提出 令和３年 ７月１３日付け：拒絶査定（以下「原査定」という。） 令和３年１１月１９日 ：審判請求書、手続補正書の提出 第２ 本願発明 本願の請求項１〜１５に係る発明は、令和３年１１月１９日付けの手続補正により補正された請求項１〜１５に記載された事項により特定されるとおりのものであるところ、その請求項１に係る発明（以下「本願発明」という。）は、次のとおりのものである。 「【請求項１】 製品ユニットの製造のためのプロセスのシーケンスを最適化するための方法であって、 （ａ）前記製品ユニット上で既に実行された前記シーケンス内の前のプロセスの特性を取得することと（４０８）、 （ｂ）前記製品ユニット上で実行される前記シーケンス内の後続プロセスの特性を取得することと（４１０）、 （ｃ）取得された特性を使用して、前記シーケンスの前記前のプロセス及び前記後続プロセスに関連付けられた前記製品ユニットの予測性能パラメータを決定することと（４１２）、 （ｄ）決定された予測性能パラメータに基づいて、前記製品ユニット上で実行される前記シーケンス内の第１の将来のプロセスに対する第１の修正を決定することと（４１４）、を含む方法。」 第３ 原査定の拒絶の理由 原査定の拒絶の理由２は、この出願の請求項１に係る発明は、その優先日前に日本国内又は外国において、頒布された又は電気通信回線を通じて公衆に利用可能となった下記の引用文献に記載された発明であるから、特許法第29条第1項第3号に該当し、特許を受けることができない。 原査定の拒絶の理由３は、この出願の請求項１に係る発明は、その優先日前に日本国内又は外国において、頒布された又は電気通信回線を通じて公衆に利用可能となった下記の引用文献に記載された発明に基いて、その優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない、というものである。 １．特開２０１０−２５８３５６号公報 第４ 引用文献の記載及び引用発明 原査定の拒絶の理由で引用された、本願の優先日前に日本国内又は外国において、頒布された刊行物である又は電気通信回線を通じて公衆に利用可能となった引用文献である、特開２０１０−２５８３５６号公報（以下、「引用文献１」という。）には、図面とともに、次の記載がある（下線は当審が付した。以下同じ。）。 １ 引用文献１ ・引用文献１に記載された事項 「【技術分野】 【０００１】 本発明は、半導体装置の製造技術に関し、特に、複数の同種の装置を用いた処理工程を含む半導体装置の製造工程に適用して有効な技術に関するものである。」 「【００２７】 （実施の形態１） 本実施の形態の半導体装置は、ＭＩＳＦＥＴを有するものである。半導体装置の製造に当たっては、ＭＩＳＦＥＴのゲート電極の寸法に製品間でのばらつきが生じると、製品の品質、性能および製造歩留りを大きく左右してしまうため、そのようなばらつきを抑制することが求められる。図１は、ゲート電極のパターニングに用いる露光機の調整および制御手順の一例を示す説明図であり、露光機としては同種のものを２台用いている場合を図示している。図２は、この図１に示した例を基本構成として用いた本実施の形態における露光機の調整および制御手順の一例を示す説明図であり、露光機としては同種のものを２台用いている場合を図示している。図３は、ゲート電極のパターニング工程を含む、本実施の形態の半導体装置の要部製造工程を示すフローチャートであり、図４〜図１８（図１３〜図１６を除く）は、本実施の形態の半導体装置の製造工程中の要部断面図である。以下、本実施の形態の半導体装置の製造方法を工程順に説明しつつ、上記のばらつき発生の抑制方法について、該当する工程時に併せて説明する。 【００２８】 まず、図４に示すように、比抵抗が１０Ωｃｍ程度の単結晶シリコンからなる半導体基板（以下、単に基板と記す）１を８５０℃程度で熱処理して、その主面に膜厚１０ｎｍ程度の薄い酸化シリコン膜（パッド酸化膜）２を形成する。次いでこの酸化シリコン膜２の上に膜厚１２０ｎｍ程度の窒化シリコン膜３をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で堆積した後、フォトレジスト膜をマスクにしたドライエッチングで素子分離領域の窒化シリコン膜３と酸化シリコン膜２とを除去する。酸化シリコン膜２は、後の工程で素子分離溝の内部に埋め込まれる酸化シリコン膜をデンシファイ（焼き締め）する時などに基板１に加わるストレスを緩和する目的で形成される。また、窒化シリコン膜３は酸化されにくい性質を持つので、その下部（活性領域）の基板表面の酸化を防止するマスクとして利用される。続いて、窒化シリコン膜をマスクにしたドライエッチングで素子分離領域の基板１に深さ３５０ｎｍ程度の溝４を形成する（工程Ｓ１）。ここで、後のゲート電極パターニングの際に用いるゲート電極用エッチャー（後述の工程Ｓ１５にて使用）を調整および制御する制御機器ＣＤ（図１参照）は、そのゲート電極用エッチャーを調整するためのパラメータとなる酸化シリコン膜２の膜厚ＴＯ１、窒化シリコン膜３の膜厚ＴＮ１および窒化シリコン膜３の上面から溝４の底部までの深さＤＳＴ１のデータを収集し、収集したデータを製品情報収集部ＣＤ１（図１参照）へ格納する（工程Ｓ２）。 【００２９】 次に、エッチングで溝２の内壁に生じたダメージ層を除去するために、基板１を１０００℃程度で熱処理して溝２の内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜を形成する。 【００３０】 続いて、ＣＶＤ法にて基板１上に酸化シリコン膜５を堆積した後、この酸化シリコン膜５の膜質を改善するために、基板１を熱処理して酸化シリコン膜をデンシファイ（焼き締め）する（工程Ｓ３）。ここで、前述の制御機器ＣＤは、ゲート電極用エッチャーを調整するためのパラメータとなる酸化シリコン膜５の膜厚ＴＯ２のデータを収集し、収集したデータを製品情報収集部ＣＤ１へ格納する（工程Ｓ４）。 【００３１】 次に、図６に示すように、窒化シリコン膜３をストッパに用いた化学機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）法で酸化シリコン膜５を研磨して溝４の内部に残すことにより、表面が平坦化された素子分離溝６を形成する（工程Ｓ５）。ここで、前述の制御機器ＣＤは、ゲート電極用エッチャーを調整するためのパラメータとなる溝４内に残った酸化シリコン膜５（素子分離溝６）の膜厚ＴＯ３および窒化シリコン膜３の膜厚ＴＮ２のデータを収集し、収集したデータを製品情報収集部ＣＤ１へ格納する（工程Ｓ６）。窒化シリコン膜３の膜厚のデータについては、上記工程Ｓ２にてすでに収集されているが、酸化シリコン膜５をＣＭＰ法にて研磨した際のストッパとして用いているために目減りが生じている場合がある。そのため、工程Ｓ６では、改めて窒化シリコン膜３の膜厚ＴＮ２のデータを収集している。 【００３２】 次に、図７に示すように、熱リン酸を用いたウェットエッチングで基板１の活性領域上に残った窒化シリコン膜３を除去する（工程Ｓ７）。ここで、前述の制御機器ＣＤは、ゲート電極用エッチャーを調整するためのパラメータとなる溝４内に残った酸化シリコン膜５（素子分離溝６）の膜厚ＴＯ４および酸化シリコン膜２の表面より突出した酸化シリコン膜５（素子分離溝６）の膜厚ＴＯ５のデータを収集し、収集したデータを製品情報収集部ＣＤ１へ格納する（工程Ｓ８）。溝４内に残った酸化シリコン膜５（素子分離溝６）の膜厚のデータは、上記工程Ｓ６にてすでに収集されているが、窒化シリコン膜３を除去する際のウェットエッチング時に目減りが生じている場合がある。そのため、工程Ｓ６では、改めて溝４内に残った酸化シリコン膜５（素子分離溝６）の膜厚ＴＯ４のデータを収集している。 【００３３】 次に、図８に示すように、ｎチャネルＭＩＳＦＥＴが形成される領域にＢ（ホウ素）をイオン注入してｐ型ウエル７を形成し、ｐチャネルＭＩＳＦＥＴが形成される領域にＰ（リン）またはＡｓ（ヒ素）をイオン注入してｎ型ウエル８を形成する（工程Ｓ９）。続いて、図９に示すように、たとえばフッ酸系の洗浄液を用いて基板１（ｐ型ウエル７およびｎ型ウエル８）の主面をウェット洗浄（前洗浄）した後、約８００℃の熱酸化によりｐ型ウエル７およびｎ型ウエル８の表面（主面）に清浄な酸化膜からなるゲート絶縁膜９を形成する（工程Ｓ１０）。次いで、ゲート絶縁膜９の上部に、ＣＶＤ法にて膜厚１００ｎｍ程度の低抵抗多結晶シリコン膜（導電性膜）１０を堆積する（工程Ｓ１１）。この低抵抗多結晶シリコン膜１０は、次工程でパターニングされて、ＭＩＳＦＥＴのゲート電極となる。ここで、前述の制御機器ＣＤは、ゲート電極用エッチャーを調整するためのパラメータとなる、素子分離溝６を形成する酸化シリコン膜上の低抵抗多結晶シリコン膜１０の膜厚ＴＰ１のデータを収集し、収集したデータを製品情報収集部ＣＤ１へ格納する（工程Ｓ１２）。 【００３４】 次に、図１０に示すように、低抵抗多結晶シリコン膜１０上に、次のフォトリソグラフィ工程時における光の反射を防ぐための反射防止膜１１を形成する。続いて、その反射防止膜１１上にフォトレジスト膜（感光性のマスキング層）１２を塗布し、そのフォトレジスト膜１２をフォトリソグラフィ技術によりパターニングする（工程Ｓ１３）。ここで、前述の制御機器ＣＤは、ゲート電極用エッチャーを調整するためのパラメータとなる、パターニングされたフォトレジスト膜１２のゲート長方向での長さＬＧ１のデータを収集し、収集したデータを製品情報収集部ＣＤ１へ格納する（工程Ｓ１４）。 【００３５】 次に、図１１に示すように、パターニングされたフォトレジスト膜１２をマスクとしたドライエッチングにより低抵抗多結晶シリコン膜１０をパターニングすることにより、ゲート電極１３を形成する（工程Ｓ１５）。次いで、フォトレジスト膜１２および反射防止膜１１に対してアッシング（灰化）処理を施し、続いて基板１を洗浄することにより、アッシングされたフォトレジスト膜１２および反射防止膜１１を除去する。ここで、前述の制御機器ＣＤは、ゲート電極用エッチャーを調整するためのパラメータとなる、パターニングされたゲート電極１３の寸法、特にゲート長方向での寸法ＬＧ２のデータを収集し、収集したデータを製品情報収集部ＣＤ１へ格納する（工程Ｓ１６）。 【００３６】 ＭＩＳＦＥＴを有する製品の品質、性能および製造歩留りを維持もしくは向上するためには、製品間でゲート電極１３の寸法にばらつきが生じてしまうことを防ぐことが求められる。以下、本実施の形態における、ゲート電極１３の寸法のばらつき抑制方法について、図１、図２、および図１２〜図１５を用いて説明する。 【００３７】 ウエハ状の基板１は、１枚または複数枚のウエハロット（以下、単にロットと記す）として、フォトレジスト膜１２のパターニングを行う露光機（製造装置）へ搬送される。各ロットには、製品を区別するための番号が付与され、その番号が小さいほど古い製品となる。また、各ロットには、どの露光機で露光処理（ウエハ処理）が行われたかが明示され、図１および図２では、露光機が同種の２台である場合について示している。 【００３８】 ここで、図１に示すように、前述の露光機を調整するためのパラメータ（製品情報、過去の加工結果）である酸化シリコン膜２の膜厚ＴＯ１（図４参照）、窒化シリコン膜３の膜厚ＴＮ１（図４参照）、窒化シリコン膜３の上面から溝４の底部までの深さＤＳＴ１（図４参照）、酸化シリコン膜５の膜厚ＴＯ２（図５参照）、溝４内に残った酸化シリコン膜５（素子分離溝６）の膜厚ＴＯ３、ＴＯ４（図６および図７参照）、窒化シリコン膜３の膜厚ＴＮ２（図６参照）、酸化シリコン膜２の表面より突出した酸化シリコン膜５（素子分離溝６）の膜厚ＴＯ５（図７参照）、素子分離溝６を形成する酸化シリコン膜上の低抵抗多結晶シリコン膜１０の膜厚ＴＰ１（図９参照）、フォトレジスト膜１２のゲート長方向での長さＬＧ１（図１０参照）、およびゲート電極１３の寸法ＬＧ２（図１１参照）に関するデータが、露光処理を行った露光機の区別なく制御機器（制御手段）ＣＤへ格納されるとする。なお、以降は、この露光機の区別なく制御機器ＣＤへデータを格納する方式を混合制御方式と記す。制御機器ＣＤは、製品情報収集部ＣＤ１、最適製造条件計算部ＣＤ２および出力部ＣＤ３等から形成されており、前記パラメータ群は、製品情報収集部ＣＤ１に格納される。 【００３９】 混合制御方式（第２の運用条件）では、まず、露光処理を行った露光機の区別なく前記パラメータが製品情報収集部ＣＤ１へ収集される。次いで、最適製造条件計算部ＣＤ２にて、過去の測定結果から推定した変動予測モデル式にパラメータを代入することでゲート電極１３の寸法（新たな加工結果）が予想され、そのゲート電極１３の寸法ＬＧ２の予想値を利用して、フォトレジスト膜１２のパターニング（露光）および低抵抗多結晶シリコン膜１０のエッチングにおける処理条件が計算される。次いで、出力部ＣＤ３がその計算された処理条件をゲート電極用エッチャーへ設定（製造装置制御処理）し、該当するロットについてフォトレジスト膜１２のパターニングおよび低抵抗多結晶シリコン膜１０のエッチングを実施する。このような手順を経ることで、処理したロットが増えるほどに、ゲート電極１３の寸法ＬＧ２を目標値へ近づけていくことができる。しかしながら、使用している露光機が複数台（２台）であることから、同種の露光機とはいえ個体差が互いに干渉し、ゲート電極１３の寸法ＬＧ２をさらに目標値へ近づけることを妨げてしまうことが懸念される。 【００４０】 そこで、本実施の形態では、図１に示したパラメータの収集方法、計算方法および出力方法を生かしつつ、露光機の個体差の干渉を取り除いて、ゲート電極１３の寸法ＬＧ２をさらに目標値へ近づけていく。すなわち、図２に示すように、制御機器ＣＤは、それぞれのゲート電極用エッチャーに対して個別に配置される。露光処理が完了した各ロットは、どの露光機で露光処理がなされたかによって分類され、露光機毎に、前述のパラメータが製品情報収集部ＣＤ１に収集され、最適製造条件計算部ＣＤ２にて処理条件が計算され、計算された処理条件が設定される。すべてのロットは、露光処理を行う露光機が予め割り当てられ、露光処理が済んでいないロットは、分類機ＣＭによって割り当てられた露光機へ振り分けられ、制御機器ＣＤによって求められた処理条件でゲートエッチングが行われる。なお、以降は、このように露光機別に制御機器ＣＤへデータを格納し、処理条件を算出する方式を分離制御方式と記す。このような分離制御方式（第２の運用条件）を用いることにより、パラメータの測定を重ねるほどに、ゲート電極１３の寸法ＬＧ２は、目標値を１００とした場合にそれぞれの露光機とも１００へ近づけることが可能となり、露光機間でのゲート電極１３の寸法ＬＧ２のばらつきを極力小さくすることができる。 【００４１】 ここで、上記パラメータを収集するサンプリング数（基板１の枚数もしくはロット数）についても考慮してみる。図１２に示すように、上記分離制御方式を用いた場合には、露光機毎にパラメータが収集されることから、混合制御方式に比べるとサンプリング数は少なくなる。サンプリング数が少なくなると、分離制御方式を用いた場合でも制御機器ＣＤ（製造条件計算部ＣＤ２）による予測制度が低下し、目標値へ合わせ込むための処理条件の算出精度も低下してしまうため、結果として露光機間でのゲート電極１３の寸法ＬＧ２のばらつきが大きくなってしまうことが懸念される。」 ２ 引用発明 上記１より、引用文献１には、以下の発明（以下「引用発明」という。）が記載されているものと認められる。なお、参考までに、引用発明の認定に用いた引用文献１の記載等に係る段落番号等を括弧内に付してある。 ＜引用発明＞ 「露光機を調整するためのパラメータ（製品情報、過去の加工結果）である酸化シリコン膜２の膜厚ＴＯ１、窒化シリコン膜３の膜厚ＴＮ１、窒化シリコン膜３の上面から溝４の底部までの深さＤＳＴ１、酸化シリコン膜５の膜厚ＴＯ２、溝４内に残った酸化シリコン膜５（素子分離溝６）の膜厚ＴＯ３、ＴＯ４、窒化シリコン膜３の膜厚ＴＮ２、酸化シリコン膜２の表面より突出した酸化シリコン膜５（素子分離溝６）の膜厚ＴＯ５、素子分離溝６を形成する酸化シリコン膜上の低抵抗多結晶シリコン膜１０の膜厚ＴＰ１、フォトレジスト膜１２のゲート長方向での長さＬＧ１、およびゲート電極１３の寸法ＬＧ２に関するデータが、制御機器（制御手段）ＣＤへ格納され（【００３８】）、 次いで、最適製造条件計算部ＣＤ２にて、過去の測定結果から推定した変動予測モデル式にパラメータを代入することでゲート電極１３の寸法（新たな加工結果）が予想され、そのゲート電極１３の寸法ＬＧ２の予想値を利用して、フォトレジスト膜１２のパターニング（露光）および低抵抗多結晶シリコン膜１０のエッチングにおける処理条件が計算され、次いで、出力部ＣＤ３がその計算された処理条件をゲート電極用エッチャーへ設定（製造装置制御処理）し、該当するロットについてフォトレジスト膜１２のパターニングおよび低抵抗多結晶シリコン膜１０のエッチングを実施し、このような手順を経ることで、処理したロットが増えるほどに、ゲート電極１３の寸法ＬＧ２を目標値へ近づけていくことができる（【００３９】）、 半導体装置の製造工程中のばらつき発生の抑制方法（【００２７】）。」 第５ 対比、判断 １ 本願発明と引用発明とを、以下に対比する。 （１）引用発明の「半導体装置」及び「製造工程」は、本願発明の「製品ユニット」及び「製造のためのプロセスのシーケンス」に相当する。 また、引用発明の「最適製造条件計算部ＣＤ２」を用いて「半導体装置の製造工程中のばらつき発生の抑制」を行うことは、本願発明の「製品ユニットの製造のためのプロセスのシーケンスを最適化する」ことに相当する したがって、引用発明の「半導体装置の製造工程中のばらつき発生の抑制方法」は、本願発明の「製品ユニットの製造のためのプロセスのシーケンスを最適化するための方法」に相当する。 （２）本願明細書には「プロセスの特性はコンテキストデータである。コンテキストデータは、ツール識別子や測定されたプロセスパラメーターなど、製品ユニットの処理に関する１つ以上のパラメータを表す。」（【００４０】）と記載され、当該「プロセスの特性」は「測定されたプロセスパラメーター」を含むといえるから、引用発明の「露光機を調整するためのパラメータ（製品情報、過去の加工結果）」である、「酸化シリコン膜２の膜厚ＴＯ１、窒化シリコン膜３の膜厚ＴＮ１、窒化シリコン膜３の上面から溝４の底部までの深さＤＳＴ１、酸化シリコン膜５の膜厚ＴＯ２、溝４内に残った酸化シリコン膜５（素子分離溝６）の膜厚ＴＯ３、ＴＯ４、窒化シリコン膜３の膜厚ＴＮ２、酸化シリコン膜２の表面より突出した酸化シリコン膜５（素子分離溝６）の膜厚ＴＯ５、素子分離溝６を形成する酸化シリコン膜上の低抵抗多結晶シリコン膜１０の膜厚ＴＰ１、フォトレジスト膜１２のゲート長方向での長さＬＧ１、およびゲート電極１３の寸法ＬＧ２に関するデータ」（以下「収集したデータ」という。）は、本願発明の「プロセスの特性」に相当するといえる。 ここで、引用発明は、「ゲート電極１３の寸法ＬＧ２の予想値を利用して、フォトレジスト膜１２のパターニング（露光）および低抵抗多結晶シリコン膜１０のエッチングにおける処理条件」を計算し、「計算された処理条件をゲート電極用エッチャーへ設定（製造装置制御処理）し、該当するロットについてフォトレジスト膜１２のパターニングおよび低抵抗多結晶シリコン膜１０のエッチングを実施」し、「このような手順を経ることで、処理したロットが増えるほどに、ゲート電極１３の寸法ＬＧ２を目標値へ近づけていく」ものである。そうすると、引用発明は、「フォトレジスト膜１２のパターニング（露光）および低抵抗多結晶シリコン膜１０のエッチング」（についてのみ）処理条件の計算を行っていることから、「収集したデータ」のうち、「フォトレジスト膜１２のゲート長方向での長さＬＧ１、およびゲート電極１３の寸法ＬＧ２に関するデータ」以外のデータを前提として（変更することなく）、ＬＧ１、ＬＧ２の値を変更して、ＬＧ２を目標値へ近づけているといえ、フォトレジスト膜１２のパターニング（露光）を行う直前に、「フォトレジスト膜１２のパターニング（露光）および低抵抗多結晶シリコン膜１０のエッチングにおける処理条件」を計算していると考えるのが自然である。 以上を踏まえると、前記収集したデータのうち、「露光機を調整するためのパラメータ（製品情報、過去の加工結果）である酸化シリコン膜２の膜厚ＴＯ１、窒化シリコン膜３の膜厚ＴＮ１、窒化シリコン膜３の上面から溝４の底部までの深さＤＳＴ１、酸化シリコン膜５の膜厚ＴＯ２、溝４内に残った酸化シリコン膜５（素子分離溝６）の膜厚ＴＯ３、ＴＯ４、窒化シリコン膜３の膜厚ＴＮ２、酸化シリコン膜２の表面より突出した酸化シリコン膜５（素子分離溝６）の膜厚ＴＯ５、素子分離溝６を形成する酸化シリコン膜上の低抵抗多結晶シリコン膜１０の膜厚ＴＰ１に関するデータ」は、本願発明の「前記製品ユニット上で既に実行された前記シーケンス内の前のプロセスの特性」に相当し、「フォトレジスト膜１２のゲート長方向での長さＬＧ１、およびゲート電極１３の寸法ＬＧ２に関するデータ」は、本願発明の「前記製品ユニット上で実行される前記シーケンス内の後続プロセスの特性」に相当するといえる。 したがって、引用発明の「露光機を調整するためのパラメータ（製品情報、過去の加工結果）である酸化シリコン膜２の膜厚ＴＯ１、窒化シリコン膜３の膜厚ＴＮ１、窒化シリコン膜３の上面から溝４の底部までの深さＤＳＴ１、酸化シリコン膜５の膜厚ＴＯ２、溝４内に残った酸化シリコン膜５（素子分離溝６）の膜厚ＴＯ３、ＴＯ４、窒化シリコン膜３の膜厚ＴＮ２、酸化シリコン膜２の表面より突出した酸化シリコン膜５（素子分離溝６）の膜厚ＴＯ５、素子分離溝６を形成する酸化シリコン膜上の低抵抗多結晶シリコン膜１０の膜厚ＴＰ１」を「制御機器（制御手段）ＣＤへ格納」することは、本願発明の「前記製品ユニット上で既に実行された前記シーケンス内の前のプロセスの特性を取得すること」に相当し、引用発明の「フォトレジスト膜１２のゲート長方向での長さＬＧ１、およびゲート電極１３の寸法ＬＧ２に関するデータ」を「制御機器（制御手段）ＣＤへ格納」することは、本願発明の「前記製品ユニット上で実行される前記シーケンス内の後続プロセスの特性を取得すること」に相当する。 （４）本願明細書には「ＣＤＵ最適化アプリケーション３２０は、取得された特性を使用して、前の３０４及び後続の３０６、３０８のプロセスのシーケンスに関連付けられたウェーハの予測性能パラメータ（この例ではフィンガープリント）を決定する。」（【００４８】）及び「リソグラフィプロセスの実行中の段階で位置合わせデータ又は他の測定が行われ、位置ずれを表すオブジェクトデータ又は各ウェーハ全体に空間的に分布するポイントで測定される他のパラメータが取得される。オーバーレイ及びアライメントの残留物は、通常、フィンガープリントとして知られるウェーハ全体にわたるパターンを示す。」（【０００７】）と記載され、当該「予測性能パラメータ」（フィンガープリント）は、「ウェーハ」の「パターン」を含むといえるから、引用発明の「ゲート電極１３の寸法（新たな加工結果）」は、本願発明の「予測性能パラメータ」に相当するといえる。 したがって、引用発明の「露光機を調整するためのパラメータ（製品情報、過去の加工結果）」である「収集したデータ」が「制御機器（制御手段）ＣＤへ格納され、次いで、最適製造条件計算部ＣＤ２にて、過去の測定結果から推定した変動予測モデル式にパラメータを代入することでゲート電極１３の寸法（新たな加工結果）が予想され」ることは、上記（２）及び（３）を踏まえると、「露光機を調整するためのパラメータ（製品情報、過去の加工結果）である酸化シリコン膜２の膜厚ＴＯ１、窒化シリコン膜３の膜厚ＴＮ１、窒化シリコン膜３の上面から溝４の底部までの深さＤＳＴ１、酸化シリコン膜５の膜厚ＴＯ２、溝４内に残った酸化シリコン膜５（素子分離溝６）の膜厚ＴＯ３、ＴＯ４、窒化シリコン膜３の膜厚ＴＮ２、酸化シリコン膜２の表面より突出した酸化シリコン膜５（素子分離溝６）の膜厚ＴＯ５、素子分離溝６を形成する酸化シリコン膜上の低抵抗多結晶シリコン膜１０の膜厚ＴＰ１」、つまり、シーケンスの前のプロセスに関連付けられるとともに、「フォトレジスト膜１２のゲート長方向での長さＬＧ１、およびゲート電極１３の寸法ＬＧ２」、つまり、シーケンスの後続プロセスに関連付けられるものであるといえるから、本願発明の「取得された特性を使用して、前記シーケンスの前記前のプロセス及び前記後続プロセスに関連付けられた前記製品ユニットの予測性能パラメータを決定すること」に相当する。 （５）本願明細書には、「修正の決定は、ウェーハ上で実行される以前のプロセス３０４と実行される将来のプロセス３０６、３０８の両方の特性に基づく。」（【００４５】）と記載されるとともに、「ＣＤＵ最適化アプリケーション３２０は、ウェーハ上で実行されるシーケンス３０２の後続プロセス３０６（ＥＸＰ）の特性（露光コンテキスト）を取得する。この例では、エッチング最適化アプリケーション３３４は、ウェーハ上で実行されるシーケンス２０２の別の後続プロセス３０８（ＥＴＣ）の特性（エッチングコンテキスト）も取得する。」（【００４７】）と記載されるから、本願発明における「（ｂ）前記シーケンス内の後続プロセス」と、「（ｄ）・・・前記シーケンス内の第１の将来のプロセス」は同じプロセスを意味していると解される。 そうすると、本願明細書には「４１６：この例では、決定された予測フィンガープリントに基づいて、ウェーハ上で実行されるシーケンス３０２で、第１の将来プロセス３０６（ＥＸＰ）に続く第２の将来プロセス３０８（ＥＴＣ）に対する第２の修正３３８を決定する。第１の修正３２８は、第２の将来のプロセス３０８（ＥＴＣ）に関連する予測フィンガープリントの複数のツール（例えば平均）にわたる変動に関係し、第２の修正３３８は特定のツール３０８（例えばエッチングチャンバ）の変動に関係する。」（【００６４】）と記載され、「第１の将来プロセス３０６（ＥＸＰ）」及び「第２の将来プロセス３０８（ＥＴＣ）」は、「既に実行された前記シーケンス内の前のプロセス」の「後続プロセス」であるといえるから、引用発明の「フォトレジスト膜１２のパターニングおよび低抵抗多結晶シリコン膜１０のエッチング」は、本願発明の「前記製品ユニット上で実行される前記シーケンス内の第１の将来のプロセス」に相当するといえる。 また、上記【００６４】の記載によれば、「第１の修正３２８」は、「第１の将来プロセス３０６（ＥＸＰ）」に関する修正であるから、引用発明の「フォトレジスト膜１２のパターニング（露光）・・・における処理条件が計算され、次いで、出力部ＣＤ３がその計算された処理条件をゲート電極用エッチャーへ設定（製造装置制御処理）し、該当するロットについてフォトレジスト膜１２のパターニング・・・を実施する」ことにおける計算された「処理条件」は、本願発明の「第１の修正」に相当するといえる。 したがって、引用発明の「ゲート電極１３の寸法ＬＧ２の予想値を利用して、フォトレジスト膜１２のパターニング（露光）および低抵抗多結晶シリコン膜１０のエッチングにおける処理条件が計算され、次いで、出力部ＣＤ３がその計算された処理条件をゲート電極用エッチャーへ設定（製造装置制御処理）し、該当するロットについてフォトレジスト膜１２のパターニングおよび低抵抗多結晶シリコン膜１０のエッチングを実施する」ことは、本願発明の「決定された予測性能パラメータに基づいて、前記製品ユニット上で実行される前記シーケンス内の第１の将来のプロセスに対する第１の修正を決定すること」に相当する。 （５）小括 以上（１）〜（４）の検討によれば、引用発明は本願発明の構成をすべて備えている。 よって、本願発明は引用発明である。 また、相違点があったとしても当業者が容易に想到し得たことにすぎない。 したがって、本願発明は、引用発明であるか、又は、引用発明に基いて当業者が容易に発明をすることができたものである。 ２ 請求人の主張について （１）請求人の主張 請求人は、審判請求書の【請求の理由】「３．本願発明が特許されるべきものであるとする理由」「（３）本願発明が特許されるべき理由」「（３−３）本願発明と引用発明の対比」において、概略、引用文献１に記載の「寸法」すなわち「ゲート電極の寸法」は、既にゲート電極を作製済みのウエハロットから測定される過去の加工結果であることから、請求項１に係る発明の「前記製品ユニット上で実行される前記シーケンス内の後続プロセスの特性」、つまりステップ（ａ）と同じ製品ユニットおよびシーケンスについてこれから実行される後続のプロセスの特性に相当しない旨主張する。 （２）当審の判断 本願発明は、「シーケンス」について、一般的な意味での「製品ユニットの製造のためのプロセスのシーケンス」と特定するにとどまり、「同じ製品ユニット」についての「シーケンス」であるとまで特定するものではない。 したがって、上記（１）の主張は請求項の記載のみに基づくものではなく採用できない。 第６ むすび 以上のとおり、本願発明は、特許法第29条第1項第3号に該当し、特許法第29条第1項の規定により特許を受けることができず、また、特許法第29条第2項の規定により特許を受けることができない。 したがって、他の請求項に係る発明について検討するまでもなく、本願は拒絶すべきものである。 よって、結論のとおり審決する。 |
| 別掲 |
（行政事件訴訟法第４６条に基づく教示） この審決に対する訴えは、この審決の謄本の送達があった日から３０日（附加期間がある場合は、その日数を附加します。）以内に、特許庁長官を被告として、提起することができます。 審判長 瀬川 勝久 出訴期間として在外者に対し９０日を附加する。 |
| 審理終結日 | 2022-10-31 |
| 結審通知日 | 2022-11-01 |
| 審決日 | 2022-11-14 |
| 出願番号 | P2019-558581 |
| 審決分類 |
P
1
8・
113-
Z
(G03F)
P 1 8・ 121- Z (G03F) |
| 最終処分 | 02 不成立 |
| 特許庁審判長 |
瀬川 勝久 |
| 特許庁審判官 |
松川 直樹 吉野 三寛 |
| 発明の名称 | 製品ユニットの製造プロセスのシーケンスの最適化 |
| 代理人 | 森下 賢樹 |
| 代理人 | 青木 武司 |