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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 H03L 審判 査定不服 5項独立特許用件 特許、登録しない。 H03L |
|---|---|
| 管理番号 | 1122786 |
| 審判番号 | 不服2002-9381 |
| 総通号数 | 70 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 1997-06-30 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2002-05-23 |
| 確定日 | 2005-09-08 |
| 事件の表示 | 平成 7年特許願第330424号「PLL回路」拒絶査定不服審判事件〔平成 9年 6月30日出願公開、特開平 9-172370〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯 本願は、平成7年12月19日の出願であって、平成14年4月16日付で拒絶査定がなされ、これに対し、同年5月23日に拒絶査定に対する審判請求がなされるとともに、同年6月24日付で手続補正がなされたものである。 2.平成14年6月24日付の手続補正(以下、「本件補正」という。)について [補正却下の決定の結論]平成14年6月24日付の手続補正を却下する。 [理由]本件補正により、特許請求の範囲の請求項2は、「複数の制御用入力端子並びに第1及び第2制御用回路を持つ第1電圧制御発振器と、前記第1電圧制御発振器の発振周波数と第1基準周波数との位相差に応じた第1誤差信号を出力する第1位相検波器と、前記第1誤差信号を積分した信号を前記第1電圧制御発振器の少なくとも1つの制御用入力端子に与える第1低域通過フィルタとを具備し、前記第1電圧制御発振器の他の少なくとも1つの制御用入力端子には、前記第1電圧制御発振器のフリーラン周波数を制御するための第1制御信号が入力され、前記第1誤差信号を積分した信号が入力される前記第1制御用回路と前記第1制御信号が入力される前記第2制御用回路とのコンダクタンス比は、互いに異なり、第1電圧制御発振器は、リング状に接続される同一の複数のディレーセルを有することを特徴とするPLL回路。」と補正された。 上記補正は、請求項1に記載した発明を特定するために必要な事項である「複数の制御用入力端子を持つ第1電圧制御発振器」について「複数の制御用入力端子並びに第1及び第2制御用回路を持つ第1電圧制御発振器」と限定し、さらに「第1電圧制御発振器」について「リング状に接続される同一の複数のディレーセルを有する」と限定するものであって、特許法第17条の2第4項第2号の特許請求の範囲の減縮を目的とするものに該当する。 そこで、本件補正後の前記請求項2に記載された発明(以下、「本願補正発明」という。)が特許出願の際独立して特許を受けることができるものであるか(特許法第17条の2第5項において準用する同法第126条第4項の規定に適合するか)について以下に検討する。 (1)引用例 原査定の拒絶の理由に引用された国際公開第92/7425号パンフレット(以下、「引用例」という。)には、以下の(イ)〜(ホ)の各記載が認められる。 (イ)「第1の位相固定ループ10は、データパルス列SINと発振出力V1との位相を比較し、その位相差検出信号を出力する位相比較器(PC)12と、その検出信号に基づき次段の低域フィルタたるループフィルタ(LPF)16に対し充放電すべき電流を流すチャージポンプ14とループフィルタ16の出力たる制御電圧VF1の値により発振周波数fOS1が制御される電圧制御型発振回路(VCO1)18を有している。」(明細書 第1頁第17行〜第24行、図4参照) (ロ)「第1の位相固定ループ10の電圧制御型発振回路18の制御入力端子aにはループフィルタ16の出力VF1が印加されると共に、そのオフセット電圧(参照電圧)端子bには第2の位相固定ループ20のループフィルタ26の出力VF2が印加されている。」(明細書 第2頁第7〜第11行、図4参照) (ハ)「電圧制御型発振回路18、28は、図5に示すように、電圧電流変換回路(V/I)32と電流周波数変換回路(I/F)回路34とから構成されている。電圧電流変換回路32は、制御入力端子aへの印加電圧で電流制御されるMOSトランジスタTｒ1とオフセット電圧端子bへの印加電圧で電流制御されるMOSトランジスタTｒ2とを有する並列電流路と、これに直列接続された負荷MOSトランジスタTｒ3と、負荷MOSトランジスタTｒ3を入力側トランジスタとしカレントミラー回路を構成する出力側トランジスタTｒ4と、このトランジスタTｒ4に直列に接続された負荷MOSトランジスタTｒ5とから構成されている。電流周波数変換回路(I/F)回路34は周知のリングオシレータで、3段のインバータINV1〜INV3を有している。」(明細書 第2頁第14行〜第3頁第1行、図5参照) (ニ)「今、第1の位相固定ループ10におけるループフィルタ16の出力たる制御電圧VF1が、VDD/2であるならば(第1の位相固定ループ10のロック状態)、制御電圧VF1で制御されトランジスタTｒ1に流れる電流(制御電流)I1とオフセット電圧VF2で制御されトランジスタTｒ2に流れる電流(オフセット電流)I2との加算電流(合流電流)Iが発生し、この加算電流Iに比例した電流が電流周波数変換回路34へ供給される。即ち、電圧制御型発振回路18の発振周波数fOS1は制御電流I1とオフセット電流I2の和で決定される。制御電圧VF1は電源電圧VDDの1/2を基準として上下に振れるので、位相差のない(ロック状態)場合でも、中心周波数はVDD/2で決まる制御電流I1とオフセット電流I2の和で決定されている。」(明細書 第3頁第12行〜第24行) (ホ)「上述の位相同期回路における電圧制御型発振回路18、28にあっては、その電圧周波数変換係数KVが制御電流用のトランジスタTｒ1とオフセット電流用のトランジスタTｒ2の物理的寸法比により固定的であるため、電圧周波数変換係数KVをデータ転送レートに連動することができない。」(明細書 第5頁第4行〜第8行) そうすると、上記引用例には、 「制御入力端子aとオフセット電圧端子bを有する電圧電流変換回路32と電流周波数変換回路34を持つ電圧制御型発振回路18と、データパルス列SINと前記電圧制御型発振回路18の発振出力V1との位相を比較し、その位相差検出信号を出力する位相比較器(PC)12と、その検出信号に基づき次段の低域フィルタたるループフィルタ(LPF)16に対し充放電すべき電流を流すチャージポンプ14と、制御電圧VF1を電圧制御型発振回路18の制御入力端子aに与える前記ループフィルタ(LPF)16とを具備し、前記電圧制御型発振回路18の前記オフセット電圧端子bには、オフセット電圧VF2が入力され、前記電圧電流変換回路32は、制御入力端子aへの印加電圧(制御電圧VF1)で電流制御されるトランジスタTｒ1とオフセット電圧端子bへの印加電圧(オフセット電圧VF2)で電流制御されるトランジスタTｒ2とを有する並列電流路を有し、前記電流周波数変換回路34はリングオシレータで、3段のインバータINV1〜INV3を有している位相同期回路。」の発明(以下、「引用例記載の発明」という。)が記載されていると認められる。 (2)対比 そこで、本願補正発明と上記引用例記載の発明とを対比すると、引用例記載の発明の「制御入力端子a」、「オフセット電圧端子b」、「電圧制御発振器18」、「データパルス列SIN」、「発振出力V1」、「位相比較器(PC)12と、その検出信号に基づき次段の帯域フィルタたるループフィルタ(LPF)16に対し充放電すべき電流を流すチャージポンプ14」、「ループフィルタ(LPF)16」、「制御電圧VF1」及び「位相同期回路」のそれぞれは、本願補正発明の「少なくとも1つの制御用入力端子」、「他の少なくとも1つの制御用入力端子」、「第1電圧制御発振器」、「第1基準周波数」、「発振周波数」、「第1位相検波器」、「第1低域通過フィルタ」、「第1誤差信号を積分した信号」及び「PLL回路」のそれぞれに相当するものであり、引用例には「制御電圧VF1で制御されトランジスタTｒ1に流れる電流(制御電流)I1とオフセット電圧VF2で制御されトランジスタTｒ2に流れる電流(オフセット電流)I2との加算電流(合流電流)Iが発生し、この加算電流Iに比例した電流が電流周波数変換回路34へ供給される。即ち、電圧制御型発振回路18の発振周波数fOS1は制御電流I1とオフセット電流I2の和で決定される。制御電圧VF1は電源電圧VDDの1/2を基準として上下に振れるので、位相差のない(ロック状態)場合でも、中心周波数はVDD/2で決まる制御電流I1とオフセット電流I2の和で決定されている。」と記載されており、引用例記載の発明の「オフセット電圧VF2」は電圧制御型発振回路18のフリーラン周波数を制御するものであるから、本願補正発明の「フリーラン周波数を制御するための第1制御信号」に相当するものと認められる。 そうすると両者は、 「複数の制御用入力端子を持つ第1電圧制御発振器と、前記第1電圧制御発振器の発振周波数と第1基準周波数との位相差に応じた第1誤差信号を出力する第1位相検波器と、前記第1誤差信号を積分した信号を前記第1電圧制御発振器の少なくとも1つの制御用入力端子に与える第1低域通過フィルタとを具備し、前記第1電圧制御発振器の他の少なくとも1つの制御用入力端子には、前記第1電圧制御発振器のフリーラン周波数を制御するための第1制御信号が入力されるPLL回路」である点で一致し、以下の(a)、(b)の各点で相違している。 (a)本願補正発明においては、第1電圧制御発振器が、第1及び第2制御用回路を持ち、第1誤差信号を積分した信号が入力される前記第1制御用回路と第1制御信号が入力される前記第2制御用回路とのコンダクタンス比は、互いに異なるのに対して、引用例記載の発明においては、第1電圧制御発振器の電圧電流変換回路32が第1及び第2制御用回路を有することについて明確に記載されていない点。 (b)本願補正発明においては、第1電圧制御発振器は、リング状に接続される同一の複数のディレーセルを有するのに対して、引用例記載の発明においては、そのような同一の複数のディレーセルについては明確に記載されていない点。 (3)判断 相違点(a)について、 上記引用例には、「電圧制御型発振回路18、28は、図5に示すように、電圧電流変換回路(V/I)32と電流周波数変換回路(I/F)回路34とから構成されている。電圧電流変換回路32は、制御入力端子aへの印加電圧で電流制御されるMOSトランジスタTｒ1とオフセット電圧端子bへの印加電圧で電流制御されるMOSトランジスタTｒ2とを有する並列電流路」及び、「制御電圧VF1で制御されトランジスタTｒ1に流れる電流(制御電流)I1とオフセット電圧VF2で制御されトランジスタTｒ2に流れる電流(オフセット電流)I2との加算電流(合流電流)Iが発生し、この加算電流Iに比例した電流が電流周波数変換回路34へ供給される。」と記載されている。 そうすると、引用例記載の電圧電流変換回路の制御電圧VF1が入力されるMOSトランジスタTｒ1とオフセット電圧VF2が入力されるMOSトランジスタTｒ2とを有する並列電流路は、本願補正発明における第1誤差信号を積分した信号が入力される前記第1制御用回路と前記第1制御信号が入力される前記第2制御用回路に相当するものと認められる。 したがって、引用例記載の発明においても、第1電圧制御発振器が、第1誤差信号を積分した信号が入力される前記第1制御用回路と第1制御信号が入力される前記第2制御用回路を持つ点で本願補正発明と実質的な差異はない。 さらに、上記引用例には、「電圧制御型発振回路18、28にあっては、その電圧周波数変換係数KVが制御電流用のトランジスタTｒ1とオフセット電流用のトランジスタTｒ2の物理的寸法比により固定的である」こと、即ち、制御電流用のトランジスタTｒ1とオフセット電流用のトランジスタTｒ2の物理的寸法比により電圧制御発振回路の電圧周波数変換係数KVが決まることが示されているから、引用例記載の発明において上記電圧電流変換回路の並列電流路におけるトランジスタの物理的寸法等を互いに異なるようにすることで、第1制御用回路と第2制御用回路とのコンダクタンス比を互いに異なるものにすることは、当業者が適宜なし得ることにすぎない。 相違点(b)について、 引用例には、電流周波数変換回路(I/F)34が3段のインバータINV1〜INV3を有するリングオシレータからなることが記載されており、PLL回路に使用されるリングオシレータがリング状に接続される同一の複数のディレーセルを有することは、本出願前周知(特開平6-45882号公報、特開平5-191221号公報参照)であり、上記引用例記載の発明においても、前記周知事項を参酌して第1電圧制御発振器を、リング状に接続される同一の複数のディレーセルを有するものにすることは当業者が適宜なし得ることである。 結局、上記の相違点は、格別なものではなく、また、上記相違点を総合的に検討しても奏される効果は当業者であれば予想し得る範囲内のものにすぎない。 したがって、本願補正発明は、引用例及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができないものである。 (4)むすび 以上のとおり、本件補正は、特許法第17条の2第5項で準用する同法126条第4項の規定に違反するものであり、特許法第159条第1項で準用する同法第53条第1項の規定により却下されるべきものである。 3.本願発明について 平成14年6月24日付の手続補正は上記のとおり却下されたので、本願の請求項2に係る発明(以下、「本願発明」という。)は、平成14年3月11日付け手続補正書によって補正された明細書の特許請求の範囲の請求項2に記載された事項により特定される、以下のとおりのものである。 「複数の制御用入力端子を持つ第1電圧制御発振器と、前記第1電圧制御発振器の発振周波数と第1基準周波数との位相差に応じた第1誤差信号を出力する第1位相検波器と、前記第1誤差信号を積分した信号を前記第1電圧制御発振器の少なくとも1つの制御用入力端子に与える第1低域通過フィルタとを具備し、前記第1電圧制御発振器の他の少なくとも1つの制御用入力端子には、前記第1電圧制御発振器のフリーラン周波数を制御するための第1制御信号が入力され、前記第1誤差信号を積分した信号が入力される第1制御用回路と前記第1制御信号が入力される第2制御用回路とのコンダクタンス比は、互いに異なることを特徴とするPLL回路。」 (1)引用例 原査定の拒絶の理由に引用された引用例、および、その記載事項は、前記「2.(1)」に記載したとおりである。 (2)対比・判断 本願発明は、前記2.で検討した本願補正発明から「複数の制御用入力端子を持つ第1電圧制御発振器」についての限定を省いたものである。 そうすると、本願発明の構成要件を全て含み、さらに他の構成要件を付加したものに相当する本願補正発明が、前記「2.(3)」に記載したとおり、引用例及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用例及び周知技術に基づいて、当業者が容易に発明をすることができたものである。 (3)むすび 以上のとおり、本願発明は、引用例及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 したがって、本願はその余の請求項について論及するまでもなく、拒絶をすべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2005-07-06 |
| 結審通知日 | 2005-07-12 |
| 審決日 | 2005-07-25 |
| 出願番号 | 特願平7-330424 |
| 審決分類 |
P
1
8・
121-
Z
(H03L)
P 1 8・ 575- Z (H03L) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 甲斐 哲雄 |
| 特許庁審判長 |
大野 克人 |
| 特許庁審判官 |
和田 志郎 治田 義孝 |
| 発明の名称 | PLL回路 |
| 代理人 | 鈴江 武彦 |