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| 審決分類 |
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L 審判 査定不服 2項進歩性 特許、登録しない。 H01L 審判 査定不服 4号2号請求項の限定的減縮 特許、登録しない。 H01L 審判 査定不服 4項4号特許請求の範囲における明りょうでない記載の釈明 特許、登録しない。 H01L 審判 査定不服 4項1号請求項の削除 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1139937 |
| 審判番号 | 不服2003-23437 |
| 総通号数 | 81 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 1997-04-04 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2003-12-03 |
| 確定日 | 2006-07-10 |
| 事件の表示 | 平成 8年特許願第164343号「不揮発性半導体メモリとその駆動方法及び製造方法」拒絶査定不服審判事件〔平成 9年 4月 4日出願公開、特開平 9- 92739〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯 本願は、平成8年6月25日の出願(国内優先権主張 特願平7-163727号(平成7年6月29日)及び特願平7-177286号(平成7年7月13日))であって、平成15年10月30日付けで拒絶査定がなされ、これに対して同年12月3日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、その後当審において、平成17年8月9日付けで審尋がなされ、その後同年10月11日に回答書が提出されたものである。 2.平成15年12月3日付けの手続補正(以下、「本件補正」という。)について [補正却下の決定の結論] 平成15年12月3日付けの手続補正を却下する。 [理由] (1)本件補正の内容 本件補正は、特許請求の範囲を補正すると共に、明細書の0022段落、0030段落、0031段落、0033段落及び0037段落を補正するものであって、補正後の特許請求の範囲の請求項1ないし4及び請求項8(以下、「補正後請求項1」ないし「補正後請求項4」及び「補正後請求項8」という。)に係る発明は以下のとおりである。 「 【請求項1】 半導体基板と、 該半導体基板上にマトリクス状に形成された複数のメモリセルであって、各々が、該半導体基板と浮遊ゲートとの間に形成されるように該半導体基板上に設けられた第1の絶縁膜と、該第1の絶縁膜上に形成された前記浮遊ゲートと、該浮遊ゲート上に第2の絶縁膜を介して形成された制御ゲートとを含むメモリセルと、 第1の方向に沿って隣接する2つメモリセルの間にわたって該半導体基板に形成され、該2つのメモリセルの一方のメモリセルに対するドレイン拡散層と、他方のメモリセルに対するソース拡散層とを含む拡散層と、 該第1の方向に沿って隣接する2つのメモリセルの各制御ゲート同士を接続して形成されたワードラインと、 該第1の方向に実質的に直交する第2の方向に沿って隣接する各拡散層同士を接続して形成された第1のビットラインと、を有する不揮発性半導体メモリにおいて、 前記拡散層におけるドレイン拡散層の不純物濃度は、該拡散層におけるソース拡散層の不純物濃度より高く、かつ、該ドレイン拡散層上の第1の絶縁膜の膜厚は、該ソース拡散層上の第1の絶縁膜の膜厚よりも薄く、かつ、該ドレイン拡散層上の第1絶縁膜の膜厚が、該ソース拡散層と該ドレイン拡散層との間にわたって形成された第1絶縁膜の膜厚の膜厚よりも薄く形成されており、 該ソース拡散層と該ドレイン拡散層との間にわたって形成された該第1の絶縁膜の膜厚が、該ドレイン拡散層と前記浮遊ゲートとの間に流れるトンネル電流によって各メモリセルに対して書き込みを行う際に前記半導体基板に流れるリーク電流が該書き込み時に流れる該トンネル電流より小さくなるように設定されていることを特徴とする、不揮発性半導体メモリ。 【請求項2】 第1の導電型の半導体基板上に第1の絶縁膜を形成する工程と、 第1の開口を有する第1のレジストパターンをマスクとして、該半導体基板に第2の導電型の第1のドーズ量の不純物を注入し、該第1のレジストパターンを除去してドレイン拡散層を形成する工程と、 形成されるメモリセルのトンネル領域に対応する第2の開口を有する第2のレジストパターンをマスクとして、該ドレイン拡散層上のトンネル領域となる領域上においてのみ該第1の絶縁膜を除去する工程と、 該第2のレジストパターンを除去した後、該半導体基板上における該第1の絶縁膜が除去された該トンネル領域に、第1の絶縁膜の膜厚よりも薄い第2の絶縁膜を形成することにより、トンネル絶縁膜を形成する工程と、 該トンネル絶縁膜が形成された該トンネル領域および各メモリセルにおいて後に形成されるソース拡散層と該ドレイン拡散層との間に形成された第1の絶縁膜を覆うように、所定の幅を有する第1の導電層をパターン形成する工程と、 該第1の導電層をマスクとして該半導体基板に第2の導電型の第1のドーズ量よりも少ない第2のドーズ量の不純物を注入し、該ドレイン拡散層と接続したソース拡散層を形成する工程と、 該第1の導電層を覆うように該半導体基板上に第3の絶縁膜を形成し、その上に第2の導電層を所定方向に沿って配置された前記第1の導電層上に位置するようにパターン形成する工程と、 を含み、 前記第1の絶縁膜を形成する工程において、前記ソース拡散層と該ドレイン拡散層との間にわたって形成される該第1の絶縁膜の膜厚を、該ドレイン拡散層と前記浮遊ゲートとの間に流れるトンネル電流によって各メモリセルに対して書き込みを行う際に前記半導体基板に流れるリーク電流が該書き込み時に流れる該トンネル電流より小さくなるように設定することを特徴とする不揮発性半導体メモリの製造方法。 【請求項3】 第1の導電型の半導体基板上に第1の絶縁膜を形成する工程と、 形成されるメモリセルのトンネル領域に対応する開口を有するレジストパターンをマスクとして、該半導体基板に第2の導電型の第1のドーズ量の不純物を注入し、ドレイン拡散層を形成する工程と、 該レジストパターンをマスクとして該ドレイン拡散層上のトンネル領域となる領域上においてのみ該第1の絶縁膜を除去する工程と、 該レジストパターンを除去した後、該半導体基板上における該第1の絶縁膜が除去された該トンネル領域に第1の絶縁膜の膜厚よりも薄い第2の絶縁膜を形成することにより、トンネル絶縁膜を形成する工程と、 該トンネル絶縁膜が形成された該トンネル領域および各メモリセルにおいて後に形成されるソース拡散層と該ドレイン拡散層との間に形成された領域を覆うように、所定の幅を有する第1の導電層をパターン形成する工程と、 該第1の導電層をマスクとして、該半導体基板に所定の角度で第2の導電型の第1のドーズ量よりも少ない第2のドーズ量の不純物を注入し、該ドレイン拡散層と接続したソース拡散層を形成する工程と、 該第1の導電層を覆うように半導体基板上に第3の絶縁膜を形成し、その上に第2の導電層を所定方向に沿って配置された前記第1の導電層上に位置するようにパターン形成する工程と、 を含み、 前記第1の絶縁膜を形成する工程において、前記ソース拡散層と該ドレイン拡散層との間にわたって形成される該第1の絶縁膜の膜厚を、該ドレイン拡散層と前記浮遊ゲートとの間に流れるトンネル電流によって各メモリセルに対して書き込みを行う際に前記半導体基板に流れるリーク電流が該書き込み時に流れる該トンネル電流より小さくなるように設定されていることを特徴とする不揮発性半導体メモリの製造方法。 【請求項4】 所定の本数の前記第1ビットラインに対して1本の割合でそれぞれ設けられた第2ビットラインと、 該第2ビットラインに対応する各第1ビットラインを該第2ビットラインにそれぞれ選択的に電気的に接続するように各第1ビットラインに対応してそれぞれ設けられた選択トランジスタとをさらに備え、 前記メモリセルを所定数毎に複数のブロックに分割して構成された1つのブロックに含まれる全てのメモリセルに接続された全ての第1ビットラインが、対応する第2ビットラインにそれぞれ電気的に接続されるように、対応する選択トランジスタがそれぞれ制御されるとともに、該ブロック以外のブロックに含まれる全てのメモリセルに接続された全ての第1ビットラインがそれぞれフローティング状態になるように、対応する第2ビットラインにそれぞれ接続された選択トランジスタがそれぞれ制御されるように構成されている、請求項1に記載の不揮発性半導体メモリ。」 「【請求項8】 請求項4に記載の不揮発性半導体メモリの駆動方法であって、 読み出しを行うメモリセルに接続するワードラインに所定の電圧を印加するステップと、 読み出しを行うメモリセルの拡散層におけるソース領域に接続する第1のビットラインに所定の電圧を印加し、かつ該第1のビットラインに隣接する他の第1のビットラインをフローティング状態とし、さらに、フローティング状態になった該他の第1のビットラインに隣接するさらに他の第1のビットラインに、前記第1のビットラインと同じ電圧を印加するステップと を含む不揮発性半導体メモリの駆動方法。」 (2)補正事項の整理 [補正事項1] 補正前の請求項1の「該半導体基板上にマトリクス状に形成された複数のメモリセルであって、各々が、該半導体基板との間に形成された第1の絶縁膜と、該第1の絶縁膜上に形成された浮遊ゲートと、該浮遊ゲート上に第2の絶縁膜を介して形成された制御ゲートとを含むメモリセルと」を、 補正後請求項1の「該半導体基板上にマトリクス状に形成された複数のメモリセルであって、各々が、該半導体基板と浮遊ゲートとの間に形成されるように該半導体基板上に設けられた第1の絶縁膜と、該第1の絶縁膜上に形成された前記浮遊ゲートと、該浮遊ゲート上に第2の絶縁膜を介して形成された制御ゲートとを含むメモリセルと」と補正する。 [補正事項2] 補正前の請求項1の「前記拡散層におけるドレイン拡散層の濃度は、該拡散層におけるソース拡散層の濃度より高く、かつ、該ドレイン拡散層上の第1の絶縁膜の膜厚は、該ソース拡散層上の第1の絶縁膜の膜厚よりも薄く、かつ、該ドレイン拡散層上の第1絶縁膜の膜厚が、該ソース拡散層と該ドレイン拡散層との間にわたって形成された第1絶縁膜の膜厚の膜厚よりも薄く形成されている」を、 補正後請求項1の「前記拡散層におけるドレイン拡散層の不純物濃度は、該拡散層におけるソース拡散層の不純物濃度より高く、かつ、該ドレイン拡散層上の第1の絶縁膜の膜厚は、該ソース拡散層上の第1の絶縁膜の膜厚よりも薄く、かつ、該ドレイン拡散層上の第1絶縁膜の膜厚が、該ソース拡散層と該ドレイン拡散層との間にわたって形成された第1絶縁膜の膜厚の膜厚よりも薄く形成されており、」と補正する。 [補正事項3] 補正前の請求項1の「ことを特徴とする、不揮発性半導体メモリ」を、 補正後請求項1の「該ソース拡散層と該ドレイン拡散層との間にわたって形成された該第1の絶縁膜の膜厚が、該ドレイン拡散層と前記浮遊ゲートとの間に流れるトンネル電流によって各メモリセルに対して書き込みを行う際に前記半導体基板に流れるリーク電流が該書き込み時に流れる該トンネル電流より小さくなるように設定されていることを特徴とする、不揮発性半導体メモリ」と補正する。 [補正事項4] 補正前の請求項2の「該トンネル絶縁膜が形成された該トンネル領域および各メモリセルの該ソース拡散層と該ドレイン拡散層との間に形成された第1の絶縁膜を覆うように、所定の幅を有する第1の導電層をパターン形成する工程」を、 補正後請求項2の「該トンネル絶縁膜が形成された該トンネル領域および各メモリセルにおいて後に形成されるソース拡散層と該ドレイン拡散層との間に形成された第1の絶縁膜を覆うように、所定の幅を有する第1の導電層をパターン形成する工程」と補正する。 [補正事項5] 補正前の請求項2の「第3の絶縁膜を形成し、その上に第2の導電層をパターン形成する工程」を、 補正後請求項2の「該第1の導電層を覆うように該半導体基板上に第3の絶縁膜を形成し、その上に第2の導電層を所定方向に沿って配置された前記第1の導電層上に位置するようにパターン形成する工程」と補正する。 [補正事項6] 補正前の請求項2の「を含む、不揮発性半導体メモリの製造方法」を、 補正後請求項2の「を含み、 前記第1の絶縁膜を形成する工程において、前記ソース拡散層と該ドレイン拡散層との間にわたって形成される該第1の絶縁膜の膜厚を、該ドレイン拡散層と前記浮遊ゲートとの間に流れるトンネル電流によって各メモリセルに対して書き込みを行う際に前記半導体基板に流れるリーク電流が該書き込み時に流れる該トンネル電流より小さくなるように設定することを特徴とする不揮発性半導体メモリの製造方法」と補正する。 [補正事項7] 補正前の請求項3の「該トンネル絶縁膜が形成された該トンネル領域および各メモリセルの該ソース拡散層と該ドレイン拡散層との間に形成された領域を覆うように、所定の幅を有する第1の導電層をパターン形成する工程」を、 補正後請求項3の「該トンネル絶縁膜が形成された該トンネル領域および各メモリセルにおいて後に形成されるソース拡散層と該ドレイン拡散層との間に形成された領域を覆うように、所定の幅を有する第1の導電層をパターン形成する工程」と補正する。 [補正事項8] 補正前の請求項3の「該第1の導電層を覆うように半導体基板上に第3の絶縁膜を形成し、その上に第2の導電層をパターン形成する工程」を、 補正後請求項3の「該第1の導電層を覆うように半導体基板上に第3の絶縁膜を形成し、その上に第2の導電層を所定方向に沿って配置された前記第1の導電層上に位置するようにパターン形成する工程」と補正する。 [補正事項9] 補正前の請求項3の「を含む、不揮発性半導体メモリの製造方法」を、 補正後請求項3の「を含み、 前記第1の絶縁膜を形成する工程において、前記ソース拡散層と該ドレイン拡散層との間にわたって形成される該第1の絶縁膜の膜厚を、該ドレイン拡散層と前記浮遊ゲートとの間に流れるトンネル電流によって各メモリセルに対して書き込みを行う際に前記半導体基板に流れるリーク電流が該書き込み時に流れる該トンネル電流より小さくなるように設定されていることを特徴とする不揮発性半導体メモリの製造方法」と補正する。 [補正事項10] 補正前の請求項4の「前記メモリセルを複数のブロックに分割して構成された1つのブロックに含まれる全てのメモリセルに接続された全ての第1ビットラインが、対応する第2ビットラインにそれぞれ電気的に接続されるように、対応する選択トランジスタがそれぞれ制御される」を、 補正後請求項4の「前記メモリセルを所定数毎に複数のブロックに分割して構成された1つのブロックに含まれる全てのメモリセルに接続された全ての第1ビットラインが、対応する第2ビットラインにそれぞれ電気的に接続されるように、対応する選択トランジスタがそれぞれ制御される」と補正する。 [補正事項11] 補正前の請求項8の「読み出しを行うメモリセルの拡散層におけるソース領域に接続する第1のビットラインに所定の電圧を印加し、かつ該第1のビットラインに隣接する他の第1のビットラインをフローティング状態とし、さらに、フローティング状態になった該他の第1のビットラインに隣接するさのに他の第1のビットラインに、前記第1のビットラインと同じ電圧を印加するステップと」を、 補正後請求項8の「読み出しを行うメモリセルの拡散層におけるソース領域に接続する第1のビットラインに所定の電圧を印加し、かつ該第1のビットラインに隣接する他の第1のビットラインをフローティング状態とし、さらに、フローティング状態になった該他の第1のビットラインに隣接するさらに他の第1のビットラインに、前記第1のビットラインと同じ電圧を印加するステップと」と補正する。 [補正事項12] 補正前の請求項9を削除する。 [補正事項13] 明細書の0022段落、0030段落、0031段落、0033段落及び0037段落を補正する。 (3)本件補正についての検討 (3-1)補正の目的の適否及び新規事項の追加について [補正事項1について] 補正事項1についての補正は、「半導体基板」及び「浮遊ゲート」と、「第1の絶縁膜」との位置関係を明りょうにするためのものであって、明りょうでない記載の釈明を目的とするものである。また、「半導体基板」、「浮遊ゲート」及び「第1の絶縁膜」との相互の位置関係は、願書に最初に添付した明細書又は図面(以下、「当初明細書等」という。)の図15、その説明である0073段落(「各メモリセルC’においては、半導体基板31上に絶縁膜を介して浮遊ゲート35が形成されている。」)及び0074段落に記載されており、補正事項1についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。 [補正事項2について] 補正事項2についての補正は、「拡散層におけるドレイン拡散層の濃度」及び「拡散層におけるソース拡散層の濃度」の「濃度」が「不純物濃度」であることを明確にするためであって、半導体分野において、不純物が拡散された「拡散層」である「ドレイン拡散層」及び「ソース拡散層」の「濃度」が、一般的に「不純物濃度」を意味するのは明らかであるから、明りょうでない記載の釈明を目的とするものである。 また、「第1絶縁膜の膜厚の膜厚よりも薄く形成されている」の後に、「該ソース拡散層と該ドレイン拡散層との間にわたって形成された該第1の絶縁膜の膜厚が、該ドレイン拡散層と前記浮遊ゲートとの間に流れるトンネル電流によって各メモリセルに対して書き込みを行う際に前記半導体基板に流れるリーク電流が該書き込み時に流れる該トンネル電流より小さくなるように設定されている」を追加するために、「第1絶縁膜の膜厚の膜厚よりも薄く形成されている」を、「第1絶縁膜の膜厚の膜厚よりも薄く形成されており、」と補正することは、明りょうでない記載の釈明を目的とするものである。 さらに、補正事項2についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであることは明らかである。 [補正事項3について] 補正事項3についての補正は、「該ソース拡散層と該ドレイン拡散層との間にわたって形成された該第1の絶縁膜の膜厚」について、「該ドレイン拡散層と前記浮遊ゲートとの間に流れるトンネル電流によって各メモリセルに対して書き込みを行う際に前記半導体基板に流れるリーク電流が該書き込み時に流れる該トンネル電流より小さくなるように設定されている」と技術的に限定するものであって、特許請求の範囲の減縮を目的とするものである。 また、当初明細書等の図17及び0084段落には、「書き込み時に浮遊ゲート35に所定の電圧を印加した場合において、半導体基板31に流れる電流のゲート絶縁膜34の膜厚に対する依存性について説明する。図17は、書き込み電流(即ち、ドレイン拡散層9と浮遊ゲート35間に流れるトンネル電流)に対するリーク電流(即ち、半導体基板31に流れる電流)の比を、ゲート絶縁膜34の膜厚に対してプロットしたものである。トンネル絶縁膜33の厚さは11nm(110Å)で、ドレイン拡散層への印加電圧は11Vとしている。図17から分かるように、ゲート絶縁膜34を17nm以上とすると、半導体基板31に流れるリーク電流をトンネル電流より小さくすることができる。」と記載されており、補正事項3についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。 [補正事項4について] 補正事項4についての補正は、「各メモリセルの該ソース拡散層と該ドレイン拡散層」が「第1の導電層をパターン形成する工程」より後の工程において形成されるものであることを明確にするために、「各メモリセルの該ソース拡散層と該ドレイン拡散層」を「各メモリセルにおいて後に形成されるソース拡散層と該ドレイン拡散層」と補正するものであって、明りょうでない記載の釈明を目的とするものである。 また、補正事項4についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであることは明らかである。 [補正事項5について] 補正事項5についての補正は、「第3の絶縁膜」の形成個所及び「第2の導電層」と第1の導電層との位置関係を明りょうにするとともに、特許請求の範囲の減縮を目的とするものである。 また、補正事項5についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであることは明らかである。 [補正事項6について] 補正事項6についての補正において、「を含む、」の後に「前記第1の絶縁膜を形成する工程において、前記ソース拡散層と該ドレイン拡散層との間にわたって形成される該第1の絶縁膜の膜厚を、該ドレイン拡散層と前記浮遊ゲートとの間に流れるトンネル電流によって各メモリセルに対して書き込みを行う際に前記半導体基板に流れるリーク電流が該書き込み時に流れる該トンネル電流より小さくなるように設定することを特徴とする」を補正により追加するために、「を含む、」を「を含み、」とすることは、明りょうでない記載の釈明を目的とするものであり、また、補正事項6についての補正は、「該ソース拡散層と該ドレイン拡散層との間にわたって形成された該第1の絶縁膜の膜厚」について、「前記第1の絶縁膜を形成する工程において」、「該ドレイン拡散層と前記浮遊ゲートとの間に流れるトンネル電流によって各メモリセルに対して書き込みを行う際に前記半導体基板に流れるリーク電流が該書き込み時に流れる該トンネル電流より小さくなるように設定されている」と技術的に限定することにより、特許請求の範囲の減縮を目的とするものである。 また、当初明細書等の図17及び0084段落には、「書き込み時に浮遊ゲート35に所定の電圧を印加した場合において、半導体基板31に流れる電流のゲート絶縁膜34の膜厚に対する依存性について説明する。図17は、書き込み電流(即ち、ドレイン拡散層9と浮遊ゲート35間に流れるトンネル電流)に対するリーク電流(即ち、半導体基板31に流れる電流)の比を、ゲート絶縁膜34の膜厚に対してプロットしたものである。トンネル絶縁膜33の厚さは11nm(110Å)で、ドレイン拡散層への印加電圧は11Vとしている。図17から分かるように、ゲート絶縁膜34を17nm以上とすると、半導体基板31に流れるリーク電流をトンネル電流より小さくすることができる。」と記載されており、補正事項6についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。 [補正事項7について] [補正事項4について]における検討と同様の理由により、補正事項7についての補正は、明りょうでない記載の釈明を目的とするものであり、また、補正事項7についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであることは明らかである。 [補正事項8について] 補正事項8についての補正は、「第2の導電層」と第1導電層との位置関係を明りょうにするものであって、明りょうでない記載の釈明を目的とすると共に、特許請求の範囲の減縮を目的とするものであり、また、補正事項8についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであることは明らかである。 [補正事項9について] [補正事項6について]における検討と同様の理由により、補正事項9についての補正は、特許請求の範囲の減縮を目的とするものであり、また、補正事項9についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであることは明らかである。 [補正事項10について] 補正事項10についての補正は、メモリセルを「複数のブロックに分割して構成された1つのブロック」を構成する際に、「メモリセルを所定数毎に」「複数にブロックを分割」すると技術的に限定するものであって、特許請求の範囲の減縮を目的とするものである。 また、当初明細書等の図39及び0122段落には、「(実施例6)図39は、本発明の非対称メモリセルアレイを複数のブロック410に分割した場合の不揮発性半導体メモリ400の構成を示す。このように、メモリセルアレイを所定のブロックに分割することにより、配線の寄生容量及び抵抗が低減され、動作の高速化を図ることができる。」と記載されており、補正事項10についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。 [補正事項11について] 補正事項11についての補正は、実質的に、「さのに」を「さらに」と補正するものであって、誤記の訂正を目的とするものである。 また、補正事項11についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであることは明らかである。 [補正事項12について] 請求項の削除を目的とするものである。 [補正事項13について] 補正事項13についての補正は、特許請求の範囲の請求項の補正に明細書の記載を整合させるためのものであって、明りょうでない記載の釈明を目的とするものである。 また、補正事項13についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであることは明らかである。 したがって、本件補正は、請求項の削除、特許請求の範囲の減縮、誤記の訂正及び明りょうでない記載の釈明を目的とするものであって、且つ、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであるから、特許法第17条の2第4項第1号、第2号、第3号及び第4号に規定された要件を満たすと共に、同法同条第3項に規定された要件をも満足するものである。 (3-2)独立特許要件について 本件補正後の発明の独立特許要件について検討する。 本件補正後の請求項1に係る発明は、請求項1に記載される「第1絶縁膜の膜厚の膜厚」が「第1絶縁膜の膜厚」の誤記であると認定し、その特許請求の範囲の請求項1に記載されている事項により特定される以下のとおりのものである。 「半導体基板と、 該半導体基板上にマトリクス状に形成された複数のメモリセルであって、各々が、該半導体基板と浮遊ゲートとの間に形成されるように該半導体基板上に設けられた第1の絶縁膜と、該第1の絶縁膜上に形成された前記浮遊ゲートと、該浮遊ゲート上に第2の絶縁膜を介して形成された制御ゲートとを含むメモリセルと、 第1の方向に沿って隣接する2つメモリセルの間にわたって該半導体基板に形成され、該2つのメモリセルの一方のメモリセルに対するドレイン拡散層と、他方のメモリセルに対するソース拡散層とを含む拡散層と、 該第1の方向に沿って隣接する2つのメモリセルの各制御ゲート同士を接続して形成されたワードラインと、 該第1の方向に実質的に直交する第2の方向に沿って隣接する各拡散層同士を接続して形成された第1のビットラインと、を有する不揮発性半導体メモリにおいて、 前記拡散層におけるドレイン拡散層の不純物濃度は、該拡散層におけるソース拡散層の不純物濃度より高く、かつ、該ドレイン拡散層上の第1の絶縁膜の膜厚は、該ソース拡散層上の第1の絶縁膜の膜厚よりも薄く、かつ、該ドレイン拡散層上の第1絶縁膜の膜厚が、該ソース拡散層と該ドレイン拡散層との間にわたって形成された第1絶縁膜の膜厚よりも薄く形成されており、 該ソース拡散層と該ドレイン拡散層との間にわたって形成された該第1の絶縁膜の膜厚が、該ドレイン拡散層と前記浮遊ゲートとの間に流れるトンネル電流によって各メモリセルに対して書き込みを行う際に前記半導体基板に流れるリーク電流が該書き込み時に流れる該トンネル電流より小さくなるように設定されていることを特徴とする、不揮発性半導体メモリ。」(以下、「補正発明1」という。) (3-3)刊行物に記載された発明 刊行物1:特開平6-196711号公報 刊行物1は、本願の国内優先権主張日前に日本国内で頒布されたものであって、図1ないし図3及び図9とともに、以下の事項が記載されている。 「【請求項2】 第1導電型の半導体基板の一主面に第1ゲート絶縁膜を介して設けられたフローティングゲートと、このフローティングゲートの上部に第2ゲート絶縁膜を介して設けられたコントロールゲートと、上記フローティングゲートを挟むように半導体基板上に形成され、低濃度の第2導電型の半導体領域中に高濃度の第2導電型の半導体領域が形成されてなり、一方において高濃度の半導体領域まで延びて上記フローティングゲートの一端側とオーバーラップし、他方において低濃度の半導体領域のみが上記フローティングゲートの他端側とオーバーラップするような一対のソース,ドレインを構成する半導体領域と備え、フローティングゲートから第1ゲート絶縁膜を通して流れるF-Nトンネル電流によって上記一対のソース,ドレインのうちの高濃度半導体領域とオーバーラップする一方のソース,ドレインに電子を引き抜くという書き込み動作と、上記一対のソース,ドレイン又は半導体基板から第1ゲート絶縁膜を通して流れるF-Nトンネル電流によってフローティングゲートに電子を注入するという消去動作と、上記コントロールゲートの電位を高くして一方のソース,ドレイン領域から他方のソース,ドレイン領域にメモリ電流が流れるか否かをセンスするという読み出し動作を行わせることを特徴とする不揮発性記憶装置。 【請求項3】 上記複数のメモリセルのコントロールゲートが接続されてなるワード線に対して直交する方向に延長されるよう上記一対のソース,ドレインを構成する半導体領域が形成されてデータ線方向に並ぶ複数のメモリセルに対して共通に設けられるものであり、1つのソース,ドレインを構成する半導体領域を上記フローティングゲートとオーバーラップする部分が高濃度とされる部分と低濃度とされる部分とを利用してワード線方向に隣接する2つのメモリセルにおいて共通に用いることを特徴とする請求項1又は請求項2の不揮発性記憶装置。」(請求項2及び請求項3) 「【作用】上記した手段によれば、1つのソース,ドレインをワード線方向に隣接する2つのメモリセルに対して、データ線又はソース線として互いに共用できるからメモリセルサイズの実質的な小型化が可能となり、トンネル電流によって書き込み動作と消去動作を行うものである・・・。 【0015】 【実施例】図1には、この発明に係る不揮発性記憶装置の一実施例のメモリアレイ部の回路図が示されている。同図には、代表としてワード線W0〜W2、データ線D0〜D3と、メモリセルQ00〜Q22が例示的に示されている。 【0016】メモリセルは、Q02により例示的に示されているように、黒く示した一方のソース,ドレインは埋め込みN+ 層からなり、フローティングゲートと第1ゲート絶縁膜を介してオーバーラップする部分を持つ。これに対して、線で示された他方のソース,ドレインは、埋め込みN- 層からなり、フローティングゲートと第1ゲート絶縁膜を介してオーバーラップする部分を持つ。 【0017】メモリセルQ01について説明すると、データ線D2に接続されるソース,ドレインは、上記のように埋め込みN+ 層であるが、同じデータ線D2に接続される隣接するメモリセルQ02においては、上記のように埋め込みN- 層からなるものである。それ故、1つのデータ線D2は、埋め込みN+ 層が同図において縦方向に延長されて構成され、その右端にN- 層が並んで配置される。このことは、次に説明するレイアウト図及び断面構造図から明らかになるであろう。 【0018】ワード線W0〜W2は、上記データ線D0〜D3と交差するよう同図において横方向に延長される。ワード線W0は、同じ行に配置されるメモリセルQ00〜Q02のコントロールゲートに接続される。実際には、後述するようにコントロールゲートとワード線と一体的に形成される。 【0019】上記のようなメモリアレイの構成では、データ線D1は、その左側に配置されるメモリセルQ00〜Q20に対してはソース線とし、右側に配置されるメモリセルQ01〜Q21に対してドレイン線として共通に用いられる。同様に、データ線D2は、その左側に配置されるメモリセルQ01〜Q21に対してはソース線とし、右側に配置されるメモリセルQ02〜Q22に対してドレイン線として共通に用いられる。・・・ 【0020】図2には、上記メモリアレイ部の一実施例のレイアウト図が示されている。同図において、細い実線で示されたようにコントロールゲートと一体的に形成されるワード線W0〜W2が横方向に延長されている。これに対して、一点鎖線で示されたデータ線D0〜D3は、上記ワード線と交差するように縦方向に延長される。データ線D0について説明すると、比較的大きな幅をもって形成された埋め込みN+ 層に対して、その右側にそって比較的細い幅をもって形成される埋め込みN- 層が設けられる。他のデータ線D1〜D3においても同様である。 【0021】上記2つのデータ線D0,D1の間には、実線で示されたフローティングゲートが設けられる。・・・ 【0022】図3の(A)には、図2の矢印A方向の概略構造断面図が示され、(B)には、図2の矢印B方向の概略構造断面図が示されている。(A)においては、ワード線に沿った断面図であり、データ線D0〜D3は埋め込みN+ 層に対して右側に埋め込みN- 層が形成されるよう左右非対称に構成される。上記N- 層とN+ 層間の基板表面には、トンネル絶縁膜を構成する薄い厚さの第1ゲート絶縁膜を介して、フローティングゲートFGが形成される。このフローティングゲートFGの両端は、上記第1ゲート絶縁膜を介してN- 層とN+ 層にオーバーラップしていてる。コントロールゲートCGと一体的に構成されるワード線W0は、上記フローティングゲートFGの上部に第2ゲート絶縁膜を介して形成される。」(0014段落ないし0022段落) 「【0041】図9には、上記図1の実施例に対応したメモリアレイの書き込み動作の一例を説明するための回路図が示されている。この実施例では、メモリセルのフローティングゲートFGから電子をF-N(ファウラー・ノルトハイス)トンネル電流によってソース線側に引き抜くことを書き込み動作という。同図には、メモリアレイの選択回路がスイッチの形態で示されている。すなわち、ワード線の選択は、ワード線選択スイッチSWWにより行われ、データ線とソース線の選択はデータ線選択スイッチSWDにより行われる。 【0042】例示的に示されたワード線W0とWjのうち、ワード線W0を選択し、例示的に示されたデータ線D1〜D4のうち、データ線D1とD2を選択してメモリセルQ01を選択ビットとして書き込み動作を行う場合、選択ワード線W0にはワード線スイッチSWWのスイッチS6により-VPPWのような負の高電圧が供給される。この電圧-VPPWは、例えば-7Vのような電圧にされる。・・・ 【0043】データ線D1は、データ線スイッチSWDのスイッチS2によりフローティング(OPEN)状態又は回路の接地電位GNDが与えられる。これに対して、データ線D2には、スイッチS3により電源電圧VCCに対応した約5Vの書き込み電圧VDWが供給される。・・・ 【0044】この状態により、メモリセルQ01のフローティングゲートの電位は、・・・上記コントロールゲートの電位-VPPW(-7V)、データ線D2の電位VDW(5V)及び基板電位0Vにより決められ、上記電圧VDWより低い電位VFとなる。そして、VDW-VFなる電圧が第1ゲート絶縁膜に加わる結果、F-Nトンネル電流が流れてフローティングゲート中の電子がデータ線D2を構成する埋め込みN+ に放出される。この結果、消去状態のおいて約5V程度の高いしきい値電圧を持つメモリセルQ01が、上記電子の放出により1V程度に低くされる。 【0045】上記埋め込みN+ を共有する非選択のメモリセルQ02において、第1ゲート絶縁膜を介してフローティングゲートとオーバーラップするのは、上記のような高不純物濃度のN+ 層ではなく、低不純物濃度のN- 層である。このような低濃度のN- 層においては、フローティングゲートとオーバーラップする部分に空乏層又はP型反転層が形成される。このような空乏層が形成されると、N- 層とフローティンクゲート間に加わる電圧VDW-VF’の一部が上記空乏層形成に使用されるので、第1ゲート絶縁膜に加わる電圧がその分小さくなり、上記のようなF-Nトンネル電流が流れない。」(0041段落ないし0045段落) そして、図1,0016段落の「メモリセルは、Q02により例示的に示されているように、黒く示した一方のソース,ドレインは埋め込みN+ 層からなり・・・。これに対して、線で示された他方のソース,ドレインは、埋め込みN- 層からなり・・・。」、図3及び0022段落の「図3の(A)には、図2の矢印A方向の概略構造断面図が示され・・・ている。(A)においては、ワード線に沿った断面図であり、データ線D0〜D3は埋め込みN+ 層に対して右側に埋め込みN- 層が形成されるよう左右非対称に構成される。上記N- 層とN+ 層間の基板表面には、トンネル絶縁膜を構成する薄い厚さの第1ゲート絶縁膜を介して、フローティングゲートFGが形成される。」との記載より、データ線がソース、ドレイン埋め込みN+層又はソース、ドレインN-層、言い換えると、高濃度の半導体領域からなるソース、ドレイン領域又は低濃度の半導体領域からなるソース、ドレイン領域から形成されるものであることは明らかである。 したがって、刊行物1には、以下の発明が記載されている。 「複数のメモリセルのコントロールゲートが接続されてなるワード線に対して直交する方向に延長されるよう一対のソース,ドレインを構成する半導体領域が形成されてデータ線方向に並ぶ複数のメモリセルに対して共通に設けられるものであり、1つのソース,ドレインを構成する半導体領域をフローティングゲートとオーバーラップする部分が高濃度とされる部分と低濃度とされる部分とを利用してワード線方向に隣接する2つのメモリセルにおいて共通に用いることを特徴とする不揮発性記憶装置において、 第1導電型の半導体基板の一主面に第1ゲート絶縁膜を介して設けられた前記フローティングゲートと、前記フローティングゲートの上部に第2ゲート絶縁膜を介して設けられた前記コントロールゲートと、前記フローティングゲートを挟むように前記半導体基板上に形成され、低濃度の第2導電型の半導体領域中に高濃度の第2導電型の半導体領域が形成されてなり、一方において前記高濃度の半導体領域まで延びて前記フローティングゲートの一端側とオーバーラップし、他方において前記低濃度の半導体領域のみが前記フローティングゲートの他端側とオーバーラップするような前記一対のソース,ドレインを構成する半導体領域と、 前記高濃度の半導体領域からなるソース、ドレイン領域又は前記低濃度の半導体領域からなるソース、ドレイン領域から形成され、前記ワード線に対して直交する方向に延長されたデータ線とを備え、 前記フローティングゲートから前記第1ゲート絶縁膜を通して流れるF-Nトンネル電流によって前記一対のソース,ドレインのうちの高濃度半導体領域とオーバーラップする一方のソース,ドレインに電子を引き抜くという書き込み動作を行わせることを特徴とする不揮発性記憶装置。」 (3-4)対比・判断 補正発明1と刊行物1に記載された発明(以下、「刊行物発明」という。)とを対比する。 (a)刊行物発明の、「コントロールゲート」、「フロ-ティングゲート」、「ワード線」、「第1ゲート絶縁膜」、「第2ゲート絶縁膜」及び「不揮発性記憶装置」は、それぞれ、補正発明1の、「制御ゲート」、「浮遊ゲート」、「ワードライン」、「第1の絶縁膜」、「第2の絶縁膜」及び「不揮発性半導体メモリ」に相当する。 (b)刊行物発明の「データ線」が補正発明1の「第1のビットライン」に相当し、刊行物発明の「半導体領域からなるソース、ドレイン領域から形成され」た「データ線」において、データ線の延長方向において隣接する「半導体領域からなるソース、ドレイン領域」が相互に接続されていることは明らかであり、また、補正発明1の「ワードライン」は「第1の方向」に沿って形成されている。 したがって、刊行物発明の「半導体領域からなるソース、ドレイン領域から形成され、前記ワード線に対して直交する方向に延長されたデータ線」は、補正発明1の「該第1の方向に実質的に直交する第2の方向に沿って隣接する各拡散層同士を接続して形成された第1のビットライン」に相当する。 (c)刊行物発明の「複数のメモリセルのコントロールゲートが接続されてなるワード線」は、補正発明1の「該第1の方向に沿って隣接する2つのメモリセルの各制御ゲート同士を接続して形成されたワードライン」に相当する。 (d)刊行物発明の「第1導電型の半導体基板の一主面に第1ゲート絶縁膜を介して設けられた前記フローティングゲートと、前記フローティングゲートの上部に第2ゲート絶縁膜を介して設けられた前記コントロールゲートと」を備えたメモリセルは、補正発明1の「該半導体基板と浮遊ゲートとの間に形成されるように該半導体基板上に設けられた第1の絶縁膜と、該第1の絶縁膜上に形成された前記浮遊ゲートと、該浮遊ゲート上に第2の絶縁膜を介して形成された制御ゲートとを含むメモリセル」に相当する。 (e)刊行物発明においては、ワード線の延長する方向に複数のメモリセルが配列されるとともに、前記ワード線に対して直交する方向に延長されたデータ線方向においても複数のメモリセルが並んでおり、刊行物発明において、複数のメモリセルがマトリクス状に形成されていることは明らかであるので、刊行物発明の「複数のメモリセルのコントロールゲートが接続されてなるワード線に対して直交する方向に延長されるよう一対のソース,ドレインを構成する半導体領域が形成されてデータ線方向に並ぶ複数のメモリセルに対して共通に設けられるもの」は、補正発明1の「該半導体基板上にマトリクス状に形成された複数のメモリセル」に相当する。 (f)補正発明1において、「前記拡散層におけるドレイン拡散層の不純物濃度は、該拡散層におけるソース拡散層の不純物濃度より高」いから、「該ドレイン拡散層と前記浮遊ゲートとの間に流れるトンネル電流」とは、前記拡散層においてソース拡散層より不純物濃度の高いドレイン拡散層と「浮遊ゲートとの間に流れるトンネル電流」を意味しており、刊行物発明の「一対のソース,ドレインのうちの高濃度半導体領域」が、補正発明1のソース拡散層より不純物濃度が高い「ドレイン拡散層」に相当するから、刊行物発明の「前記フローティングゲートから前記第1ゲート絶縁膜を通して流れるF-Nトンネル電流によって前記一対のソース,ドレインのうちの高濃度半導体領域とオーバーラップする一方のソース,ドレインに電子を引き抜くという書き込み動作」は、補正発明1の「該ドレイン拡散層と前記浮遊ゲートとの間に流れるトンネル電流によって各メモリセルに対して書き込みを行う」ことに相当する。 (g)補正発明1において、「ワードライン」は「該第1の方向に沿って隣接する2つのメモリセルの各制御ゲート同士を接続して形成され」、「該半導体基板と浮遊ゲートとの間に形成されるように該半導体基板上に設けられた第1の絶縁膜と、該第1の絶縁膜上に形成された前記浮遊ゲートと、該浮遊ゲート上に第2の絶縁膜を介して形成された制御ゲートとを含むメモリセル」を備えるから、補正発明1においては、浮遊ゲートが第1の方向に配列されている。 したがって、刊行物発明の「第2導電型の半導体領域」であって、「前記フローティングゲートを挟むように前記半導体基板上に形成され」た「一対のソース、ドレインを構成する半導体領域」は、補正発明1の「第1の方向に沿って隣接する2つメモリセルの間にわたって該半導体基板に形成され、該2つのメモリセルの一方のメモリセルに対するドレイン拡散層と、他方のメモリセルに対するソース拡散層とを含む拡散層」に相当する。 (h)上記(f)で検討したように、刊行物発明の「一対のソース,ドレインのうちの高濃度半導体領域」が、補正発明1のソース拡散層より不純物濃度が高い「ドレイン拡散層」に相当し、刊行物発明の「一対のソース,ドレインのうち」の「低濃度」の「半導体領域」が、補正発明1の「前記拡散層におけるドレイン拡散層」より「不純物濃度」が高くない「該拡散層におけるソース拡散層」に相当するから、刊行物発明が「前記高濃度の半導体領域まで延びて前記フローティングゲートの一端側とオーバーラップし、他方において前記低濃度の半導体領域のみが前記フローティングゲートの他端側とオーバーラップするような前記一対のソース,ドレインを構成する半導体領域」を備えることは、補正発明1が「ソース拡散層」と「前記拡散層におけるドレイン拡散層の不純物濃度は、該拡散層におけるソース拡散層の不純物濃度より高く」なっている「ドレイン拡散層」とを備えることに相当する。 したがって、補正発明1と刊行物発明は、 「半導体基板と、 該半導体基板上にマトリクス状に形成された複数のメモリセルであって、各々が、該半導体基板と浮遊ゲートとの間に形成されるように該半導体基板上に設けられた第1の絶縁膜と、該第1の絶縁膜上に形成された前記浮遊ゲートと、該浮遊ゲート上に第2の絶縁膜を介して形成された制御ゲートとを含むメモリセルと、 第1の方向に沿って隣接する2つメモリセルの間にわたって該半導体基板に形成され、該2つのメモリセルの一方のメモリセルに対するドレイン拡散層と、他方のメモリセルに対するソース拡散層とを含む拡散層と、 該第1の方向に沿って隣接する2つのメモリセルの各制御ゲート同士を接続して形成されたワードラインと、 該第1の方向に実質的に直交する第2の方向に沿って隣接する各拡散層同士を接続して形成された第1のビットラインと、を有する不揮発性半導体メモリにおいて、 前記拡散層におけるドレイン拡散層の不純物濃度は、該拡散層におけるソース拡散層の不純物濃度より高く形成されており、 該ドレイン拡散層と前記浮遊ゲートとの間に流れるトンネル電流によって各メモリセルに対して書き込みを行うことを特徴とする、不揮発性半導体メモリ。」の点で一致し、以下の各点で相違する。 相違点1 補正発明1は、「第1の方向に沿って隣接する2つメモリセルの間にわたって該半導体基板に形成され、該2つのメモリセルの一方のメモリセルに対するドレイン拡散層と、他方のメモリセルに対するソース拡散層とを含む拡散層と」を備えるとともに、「前記拡散層におけるドレイン拡散層の不純物濃度は、該拡散層におけるソース拡散層の不純物濃度より高く、かつ、該ドレイン拡散層上の第1の絶縁膜の膜厚は、該ソース拡散層上の第1の絶縁膜の膜厚よりも薄く、かつ、該ドレイン拡散層上の第1絶縁膜の膜厚が、該ソース拡散層と該ドレイン拡散層との間にわたって形成された第1絶縁膜の膜厚よりも薄く形成されて」いるのに対して、 刊行物発明は、「1つのソース,ドレインを構成する半導体領域をフローティングゲートとオーバーラップする部分が高濃度とされる部分と低濃度とされる部分とを利用してワード線方向に隣接する2つのメモリセルにおいて共通に用いる」とともに、「前記フローティングゲートを挟むように前記半導体基板上に形成され、低濃度の第2導電型の半導体領域中に高濃度の第2導電型の半導体領域が形成されてなり、一方において前記高濃度の半導体領域まで延びて前記フローティングゲートの一端側とオーバーラップし、他方において前記低濃度の半導体領域のみが前記フローティングゲートの他端側とオーバーラップするような前記一対のソース,ドレインを構成する半導体領域」を備えている点。 相違点2 補正発明1は、「該ソース拡散層と該ドレイン拡散層との間にわたって形成された該第1の絶縁膜の膜厚が、該ドレイン拡散層と前記浮遊ゲートとの間に流れるトンネル電流によって各メモリセルに対して書き込みを行う際に前記半導体基板に流れるリーク電流が該書き込み時に流れる該トンネル電流より小さくなるように設定されている」のに対して、 刊行物発明は、「前記フローティングゲートから前記第1ゲート絶縁膜を通して流れるF-Nトンネル電流によって前記一対のソース,ドレインのうちの高濃度半導体領域とオーバーラップする一方のソース,ドレインに電子を引き抜くという書き込み動作を行わせる」ものである点。 各相違点について以下で検討する。 [相違点1について] 相違点1については、補正発明1が「第1の方向に沿って隣接する2つメモリセルの間にわたって該半導体基板に形成され、該2つのメモリセルの一方のメモリセルに対するドレイン拡散層と、他方のメモリセルに対するソース拡散層とを含む拡散層と」を備えるとともに、「前記拡散層におけるドレイン拡散層の不純物濃度は、該拡散層におけるソース拡散層の不純物濃度より高」いのに対して、刊行物発明は、「1つのソース,ドレインを構成する半導体領域をフローティングゲートとオーバーラップする部分が高濃度とされる部分と低濃度とされる部分とを利用してワード線方向に隣接する2つのメモリセルにおいて共通に用いる」とともに、「前記フローティングゲートを挟むように前記半導体基板上に形成され、低濃度の第2導電型の半導体領域中に高濃度の第2導電型の半導体領域が形成されてなり、一方において前記高濃度の半導体領域まで延びて前記フローティングゲートの一端側とオーバーラップし、他方において前記低濃度の半導体領域のみが前記フローティングゲートの他端側とオーバーラップするような前記一対のソース,ドレインを構成する半導体領域」を備えている点(相違点1-1)と、補正発明1が、「該ドレイン拡散層上の第1の絶縁膜の膜厚は、該ソース拡散層上の第1の絶縁膜の膜厚よりも薄く、かつ、該ドレイン拡散層上の第1絶縁膜の膜厚が、該ソース拡散層と該ドレイン拡散層との間にわたって形成された第1絶縁膜の膜厚よりも薄く形成されて」いるのに対して、刊行物発明は、上記構成を備えていない点(相違点1-2)に区分して検討する。 (相違点1-1について) (i)前記(g)で検討したように、刊行物発明の「第2導電型の半導体領域」であって、「前記フローティングゲートを挟むように前記半導体基板上に形成され」た「一対のソース、ドレインを構成する半導体領域」は、補正発明1の「第1の方向に沿って隣接する2つメモリセルの間にわたって該半導体基板に形成され、該2つのメモリセルの一方のメモリセルに対するドレイン拡散層と、他方のメモリセルに対するソース拡散層とを含む拡散層」に相当する。 (j)前記(f)及び(h)において検討したように、刊行物発明の「一対のソース,ドレインのうちの高濃度半導体領域」が、補正発明1のソース拡散層より不純物濃度が高い「ドレイン拡散層」に相当し、刊行物発明の「一対のソース,ドレインのうち」の「低濃度」の「半導体領域」が、補正発明1の「前記拡散層におけるドレイン拡散層」より「不純物濃度」が高くない「該拡散層におけるソース拡散層」に相当する。 (k)刊行物発明は、「前記フローティングゲートを挟むように前記半導体基板上に形成され」、「一方において前記高濃度の半導体領域まで延びて前記フローティングゲートの一端側とオーバーラップし、他方において前記低濃度の半導体領域のみが前記フローティングゲートの他端側とオーバーラップするような前記一対のソース,ドレインを構成する半導体領域」を備え、言い換えると、刊行物発明においては、「一対のソース、ドレインを構成する半導体領域」の「ソース」及び「ドレイン」のいずれもが、「前記フローティングゲートの一端側とオーバーラップし」ており、一方、補正発明1は、「該半導体基板と浮遊ゲートとの間に形成されるように該半導体基板上に設けられた第1の絶縁膜と、該第1の絶縁膜上に形成された前記浮遊ゲートと、該浮遊ゲート上に第2の絶縁膜を介して形成された制御ゲートとを含むメモリセル」であって、「該ドレイン拡散層と前記浮遊ゲートとの間に」トンネル電流が流れる構成を備えるものであり、「ドレイン拡散層」と「浮遊ゲート」が重なり部分を備えることは明らかであるから、補正発明1において、「ソース拡散層」と「浮遊ゲート」が重なり部分を備えるようにするか否かは明らかでないとしても、「ソース拡散層」と「浮遊ゲート」が重なり部分を備えるようにするか否かはメモリセルの特性に応じて当業者が適宜設定し得る程度の技術的事項にすぎない。 (l)刊行物発明において、「一つのソース、ドレインを構成する半導体領域」において、高濃度の「ドレイン」と低濃度の「ソース」の形成位置について、「低濃度の第2導電型の半導体領域中に高濃度の第2導電型の半導体領域が形成されて」いると限定しており、一方、補正発明1の「第1の方向に沿って隣接する2つメモリセルの間にわたって該半導体基板に形成され、該2つのメモリセルの一方のメモリセルに対するドレイン拡散層と、他方のメモリセルに対するソース拡散層とを含む拡散層」は、「第1の方向に沿って隣接する2つメモリセルの間にわたって該半導体基板に形成され」た「1つ」の拡散層であって、「該2つのメモリセルの一方のメモリセルに対」しては「ドレイン拡散層」として働き、「該2つのメモリセル」の「他方のメモリセルに対」しては「ソース拡散層」として働いており、前記「含む拡散層」は、「ソース拡散層の不純物濃度より高」い「ドレイン拡散層」と、「ドレイン拡散層の不純物濃度」より高くない「ソース拡散層」を含んでいるので、不揮発性半導体メモリにおける、高濃度の半導体領域の「ドレイン」と低濃度の半導体領域の「ソース」の形成位置については、メモリセルの特性に応じて当業者が適宜設定し得る程度の技術的事項にすぎない。 よって、相違点1-1については、当業者が必要に応じて適宜設定できたものである。 (相違点1-2について) (m)不揮発性半導体メモリにおいて、ドレイン領域上のゲート酸化膜の一部をソース領域側のゲート酸化膜より薄く形成することは、例えば、特開昭61-182267号公報(特に、第2図(a)ないし(d)及び第1頁右下欄〜第2頁左上欄参照。第1のゲート酸化膜7の一部で、ドレイン領域となるN型拡散層5上に形成された薄いシリコン酸化膜6を備え、薄いシリコン酸化膜6は、第1のゲート酸化膜7のソース領域11a側の酸化膜の厚さより薄く形成したEEPROMが記載されている)及び、特開平3-268365号公報(特に、第1図(f)、(g)、第2図及び第3頁左下欄〜同頁右下欄参照。ゲート絶縁膜5のドレイン領域上にトンネル絶縁膜のSiO2膜6を備え、SiO2膜6は、ゲート絶縁膜のソース領域上での厚さより薄く形成したEEPROMが記載されている)に記載されるように従来周知である。 (n)刊行物発明において、「前記フローティングゲートから前記第1ゲート絶縁膜を通して流れるF-Nトンネル電流によって前記一対のソース,ドレインのうちの高濃度半導体領域とオーバーラップする一方のソース,ドレインに電子を引き抜くという書き込み動作」において、「ドレイン」上の第1ゲート絶縁膜がトンネル絶縁膜であることは明らかであるから、刊行物発明において、トンネル電流を流す必要がない「第1ゲート絶縁膜」の部分、言い換えると、ソース上の「第1ゲート絶縁膜」の部分及び、ドレイン上でトンネル電流を流さない「第1ゲート絶縁膜」の部分を、ドレインでトンネル電流を流す「第1ゲート絶縁膜」の部分より膜厚とすることは、前記(m)に記載した従来周知の技術のように「ドレイン領域上のゲート酸化膜の一部をソース領域側のゲート酸化膜より薄く形成すること」により、当業者が容易になし得たものであって、刊行物発明において、前記(m)に記載した従来周知の技術のように「ドレイン領域上のゲート酸化膜の一部をソース領域側のゲート酸化膜より薄く形成すること」によって得られる構成は、補正発明1の「該ドレイン拡散層上の第1の絶縁膜の膜厚は、該ソース拡散層上の第1の絶縁膜の膜厚よりも薄く、かつ、該ドレイン拡散層上の第1絶縁膜の膜厚が、該ソース拡散層と該ドレイン拡散層との間にわたって形成された第1絶縁膜の膜厚よりも薄く形成」したものと、同等であることは、当業者にとって明らかである。 したがって、相違点1は、当業者が刊行物1に記載された発明及び従来周知の技術に基づいて容易になし得たものである。 [相違点2について] 相違点2については、補正発明1は、「該ドレイン拡散層と前記浮遊ゲートとの間に流れるトンネル電流によって各メモリセルに対して書き込みを行う」のに対して、刊行物発明は、「前記フローティングゲートから前記第1ゲート絶縁膜を通して流れるF-Nトンネル電流によって前記一対のソース,ドレインのうちの高濃度半導体領域とオーバーラップする一方のソース,ドレインに電子を引き抜くという書き込み動作を行わせる」ものである点(相違点2-1)と、補正発明1が、「該ソース拡散層と該ドレイン拡散層との間にわたって形成された該第1の絶縁膜の膜厚が、該ドレイン拡散層と前記浮遊ゲートとの間に流れるトンネル電流によって各メモリセルに対して書き込みを行う際に前記半導体基板に流れるリーク電流が該書き込み時に流れる該トンネル電流より小さくなるように設定されている」のに対して、刊行物発明において、上記構成を備えているか否か明らかでない点(相違点2-2)に区分して検討する。 (相違点2-1について) 相違点2-1については、前記(f)で検討したとおり、実質的な相違点ではない。 (相違点2-2について) (ｏ)不揮発性半導体装置において、トンネル絶縁膜を薄くするとデータ書込時において、ゲート絶縁膜とドレイン拡散層との間でバンド間リークが生ずることは、例えば、特開平4-356969号公報に「薄いゲート酸化膜の下にN型拡散層の端が位置するから、いわゆるゲート制御型のband-to-band接合リークを生じるため、N型拡散層に高電圧を印加できない。」(0003段落)及び「この発明によれば、フローティングゲートの側壁側に、フローティングゲートと電気的に接続する導電性側壁スペースを設け、それによってゲート酸化膜の膜厚とそれ以外の膜厚を異ならすことができるようにし、ソース又は/及びドレインと導電性側壁スペーサのオーバーラップ部を薄くできてこれをトンネル領域とし、書込み/消去特性を向上できる。また、ソース又は/及びドレインの端が位置するゲート酸化膜を従来より厚くできるので、接合リークの発生を防止できる。」(0006段落)と記載されるように従来周知である。 (ｐ)前記(m)で検討したとおり、ドレイン拡散層上のゲート絶縁膜を他のゲート絶縁膜より膜厚を薄く形成することは、不揮発性半導体メモリの分野において従来周知であり、前記(ｏ)で検討したように、不揮発性半導体装置において、トンネル絶縁膜を薄くするとデータ書込時において、ゲート絶縁膜とドレイン拡散層との間でバンド間リークが生ずることは従来周知であって、刊行物発明に、「前記フローティングゲートから前記第1ゲート絶縁膜を通して」高濃度半導体領域のドレインに「F-Nトンネル電流」が流れる構成において、従来周知の如く、ドレイン拡散層上のゲート絶縁膜を他のゲート絶縁膜より膜厚を薄く形成する構成とすることにより、結果として、前記周知文献の特開平4-356969号公報の0006段落に記載される「接合リークの発生を防止できる。」という作用効果が奏せられることは明らかである。 (ｑ)不揮発性半導体装置において、ゲート絶縁膜を介して浮遊ゲートからドレイン領域へトンネル電流を流すことによりメモリセルへの書き込みを行う際に、浮遊ゲートからドレイン領域へのトンネル電流と比較して、浮遊ゲートから半導体基板へ流れるリーク電流を小さくすることにより、トンネル電流により書き込み効率を向上させることができることは、例えば、特開平4-356969号公報にも記載されるように従来周知である。 (ｒ)したがって、刊行物発明に前記(m)に記載した周知技術を用いて、ドレイン拡散層上のゲート絶縁膜を他のゲート絶縁膜より膜厚を薄く形成することにより、補正発明1の如く、「該ソース拡散層と該ドレイン拡散層との間にわたって形成された該第1の絶縁膜の膜厚が、該ドレイン拡散層と前記浮遊ゲートとの間に流れるトンネル電流によって各メモリセルに対して書き込みを行う際に前記半導体基板に流れるリーク電流が該書き込み時に流れる該トンネル電流より小さくなるように設定されている」ようにすることは、当業者が容易になし得たものである。 よって、補正発明1は、刊行物1に記載された発明及び従来周知の技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができず、補正発明1は、特許出願の際独立して特許を受けることができるものではない。 (3-5)むすび よって、補正発明1を含む本件補正は、特許法第17条の2第5項で準用する同法第126条第4項の規定に適合しないものであり、適法でない補正を含む本件補正は、特許法第159条第1項で読み替えて準用する同法第53条第1項の規定により却下されるべきものである。 3.本願発明 平成15年12月3日付けの手続補正は上記のとおり却下されたので、本願の請求項1ないし9に係る発明は、平成15年3月26日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1ない9に記載された事項により特定されるものであり、その請求項1に係る発明(以下、「本願発明1」という。)は、請求項1に記載される「第1絶縁膜の膜厚の膜厚」が「第1絶縁膜の膜厚」の誤記であると認定し、その請求項1に記載されている事項により特定される以下のとおりのものである。 「【請求項1】 半導体基板と、 該半導体基板上にマトリクス状に形成された複数のメモリセルであって、各々が、該半導体基板との間に形成された第1の絶縁膜と、該第1の絶縁膜上に形成された浮遊ゲートと、該浮遊ゲート上に第2の絶縁膜を介して形成された制御ゲートとを含むメモリセルと、 第1の方向に沿って隣接する2つメモリセルの間にわたって該半導体基板に形成され、該2つのメモリセルの一方のメモリセルに対するドレイン拡散層と、他方のメモリセルに対するソース拡散層とを含む拡散層と、 該第1の方向に沿って隣接する2つのメモリセルの各制御ゲート同士を接続して形成されたワードラインと、 該第1の方向に実質的に直交する第2の方向に沿って隣接する各拡散層同士を接続して形成された第1のビットラインと、を有する不揮発性半導体メモリにおいて、 前記拡散層におけるドレイン拡散層の濃度は、該拡散層におけるソース拡散層の濃度より高く、かつ、該ドレイン拡散層上の第1の絶縁膜の膜厚は、該ソース拡散層上の第1の絶縁膜の膜厚よりも薄く、かつ、該ドレイン拡散層上の第1絶縁膜の膜厚が、該ソース拡散層と該ドレイン拡散層との間にわたって形成された第1絶縁膜の膜厚よりも薄く形成されていることを特徴とする、不揮発性半導体メモリ。」 4.刊行物に記載された発明 刊行物1の特開平6-196711号公報に記載された事項は、「2.(3-3)刊行物に記載された発明」の「刊行物1:特開平6-196711号公報」に記載されるとおりである。 そして、図1,0016段落の「メモリセルは、Q02により例示的に示されているように、黒く示した一方のソース,ドレインは埋め込みN+ 層からなり・・・。これに対して、線で示された他方のソース,ドレインは、埋め込みN- 層からなり・・・。」、図3及び0022段落の「図3の(A)には、図2の矢印A方向の概略構造断面図が示され・・・ている。(A)においては、ワード線に沿った断面図であり、データ線D0〜D3は埋め込みN+ 層に対して右側に埋め込みN- 層が形成されるよう左右非対称に構成される。上記N- 層とN+ 層間の基板表面には、トンネル絶縁膜を構成する薄い厚さの第1ゲート絶縁膜を介して、フローティングゲートFGが形成される。」との記載より、データ線がソース、ドレイン埋め込みN+層又はソース、ドレインN-層、言い換えると、高濃度の半導体領域からなるソース、ドレイン領域又は低濃度の半導体領域からなるソース、ドレイン領域から形成されるものであることは明らかである。 したがって、刊行物1には、以下の発明が記載されている。 「複数のメモリセルのコントロールゲートが接続されてなるワード線に対して直交する方向に延長されるよう一対のソース,ドレインを構成する半導体領域が形成されてデータ線方向に並ぶ複数のメモリセルに対して共通に設けられるものであり、1つのソース,ドレインを構成する半導体領域をフローティングゲートとオーバーラップする部分が高濃度とされる部分と低濃度とされる部分とを利用してワード線方向に隣接する2つのメモリセルにおいて共通に用いることを特徴とする不揮発性記憶装置において、 第1導電型の半導体基板の一主面に第1ゲート絶縁膜を介して設けられた前記フローティングゲートと、前記フローティングゲートの上部に第2ゲート絶縁膜を介して設けられた前記コントロールゲートと、前記フローティングゲートを挟むように前記半導体基板上に形成され、低濃度の第2導電型の半導体領域中に高濃度の第2導電型の半導体領域が形成されてなり、一方において前記高濃度の半導体領域まで延びて前記フローティングゲートの一端側とオーバーラップし、他方において前記低濃度の半導体領域のみが前記フローティングゲートの他端側とオーバーラップするような前記一対のソース,ドレインを構成する半導体領域と、 前記高濃度の半導体領域からなるソース、ドレイン領域又は前記低濃度の半導体領域からなるソース、ドレイン領域から形成され、前記ワード線に対して直交する方向に延長されたデータ線とを備え、 前記フローティングゲートから前記第1ゲート絶縁膜を通して流れるF-Nトンネル電流によって前記一対のソース,ドレインのうちの高濃度半導体領域とオーバーラップする一方のソース,ドレインに電子を引き抜くという書き込み動作を行わせることを特徴とする不揮発性記憶装置。」 5.対比・判断 本願発明1と刊行物1に記載された発明(以下、「刊行物発明」という。)とを対比する。 (a)刊行物発明の、「コントロールゲート」、「フロ-ティングゲート」、「ワード線」、「第1ゲート絶縁膜」、「第2ゲート絶縁膜」及び「不揮発性記憶装置」は、それぞれ、本願発明1の、「制御ゲート」、「浮遊ゲート」、「ワードライン」、「第1の絶縁膜」、「第2の絶縁膜」及び「不揮発性半導体メモリ」に相当する。 (b)刊行物発明の「データ線」が本願発明1の「第1のビットライン」に相当し、刊行物発明の「半導体領域からなるソース、ドレイン領域から形成され」た「データ線」において、データ線の延長方向において隣接する「半導体領域からなるソース、ドレイン領域」が相互に接続されていることは明らかであり、また、本願発明1の「ワードライン」は「第1の方向」に沿って形成されている。 したがって、刊行物発明の「半導体領域からなるソース、ドレイン領域から形成され、前記ワード線に対して直交する方向に延長されたデータ線」は、本願発明1の「該第1の方向に実質的に直交する第2の方向に沿って隣接する各拡散層同士を接続して形成された第1のビットライン」に相当する。 (c)刊行物発明の「複数のメモリセルのコントロールゲートが接続されてなるワード線」は、本願発明1の「該第1の方向に沿って隣接する2つのメモリセルの各制御ゲート同士を接続して形成されたワードライン」に相当する。 (d)刊行物発明の「第1導電型の半導体基板の一主面に第1ゲート絶縁膜を介して設けられた前記フローティングゲートと、前記フローティングゲートの上部に第2ゲート絶縁膜を介して設けられた前記コントロールゲートと」を備えたメモリセルは、本願発明1の「該半導体基板と浮遊ゲートとの間に形成されるように該半導体基板上に設けられた第1の絶縁膜と、該第1の絶縁膜上に形成された前記浮遊ゲートと、該浮遊ゲート上に第2の絶縁膜を介して形成された制御ゲートとを含むメモリセル」に相当する。 (e)刊行物発明においては、ワード線の延長する方向に複数のメモリセルが配列されるとともに、前記ワード線に対して直交する方向に延長されたデータ線方向においても複数のメモリセルが並んでおり、刊行物発明において、複数のメモリセルがマトリクス状に形成されていることは明らかであるので、刊行物発明の「複数のメモリセルのコントロールゲートが接続されてなるワード線に対して直交する方向に延長されるよう一対のソース,ドレインを構成する半導体領域が形成されてデータ線方向に並ぶ複数のメモリセルに対して共通に設けられるもの」は、本願発明1の「該半導体基板上にマトリクス状に形成された複数のメモリセル」に相当する。 (f)本願発明1において、「前記拡散層におけるドレイン拡散層の不純物濃度は、該拡散層におけるソース拡散層の不純物濃度より高」いから、「該ドレイン拡散層と前記浮遊ゲートとの間に流れるトンネル電流」とは、前記拡散層においてソース拡散層より不純物濃度の高いドレイン拡散層と「浮遊ゲートとの間に流れるトンネル電流」を意味しており、刊行物発明の「一対のソース,ドレインのうちの高濃度半導体領域」が、本願発明1のソース拡散層より不純物濃度が高い「ドレイン拡散層」に相当するから、刊行物発明の「前記フローティングゲートから前記第1ゲート絶縁膜を通して流れるF-Nトンネル電流によって前記一対のソース,ドレインのうちの高濃度半導体領域とオーバーラップする一方のソース,ドレインに電子を引き抜くという書き込み動作」は、本願発明1の「該ドレイン拡散層と前記浮遊ゲートとの間に流れるトンネル電流によって各メモリセルに対して書き込みを行う」ことに相当する。 (g)本願発明1において、「ワードライン」は「該第1の方向に沿って隣接する2つのメモリセルの各制御ゲート同士を接続して形成され」、「該半導体基板と浮遊ゲートとの間に形成されるように該半導体基板上に設けられた第1の絶縁膜と、該第1の絶縁膜上に形成された前記浮遊ゲートと、該浮遊ゲート上に第2の絶縁膜を介して形成された制御ゲートとを含むメモリセル」を備えるから、本願発明1においては、浮遊ゲートが第1の方向に配列されている。 したがって、刊行物発明の「第2導電型の半導体領域」であって、「前記フローティングゲートを挟むように前記半導体基板上に形成され」た「一対のソース、ドレインを構成する半導体領域」は、本願発明1の「第1の方向に沿って隣接する2つメモリセルの間にわたって該半導体基板に形成され、該2つのメモリセルの一方のメモリセルに対するドレイン拡散層と、他方のメモリセルに対するソース拡散層とを含む拡散層」に相当する。 (h)上記(f)で検討したように、刊行物発明の「一対のソース,ドレインのうちの高濃度半導体領域」が、本願発明1のソース拡散層より不純物濃度が高い「ドレイン拡散層」に相当し、刊行物発明の「一対のソース,ドレインのうち」の「低濃度」の「半導体領域」が、本願発明1の「前記拡散層におけるドレイン拡散層」より「不純物濃度」が高くない「該拡散層におけるソース拡散層」に相当するから、刊行物発明が「前記高濃度の半導体領域まで延びて前記フローティングゲートの一端側とオーバーラップし、他方において前記低濃度の半導体領域のみが前記フローティングゲートの他端側とオーバーラップするような前記一対のソース,ドレインを構成する半導体領域」を備えることは、本願発明1が「ソース拡散層」と「前記拡散層におけるドレイン拡散層の不純物濃度は、該拡散層におけるソース拡散層の不純物濃度より高く」なっている「ドレイン拡散層」とを備えることに相当する。 したがって、本願発明1と刊行物発明は、 「半導体基板と、 該半導体基板上にマトリクス状に形成された複数のメモリセルであって、各々が、該半導体基板と浮遊ゲートとの間に形成されるように該半導体基板上に設けられた第1の絶縁膜と、該第1の絶縁膜上に形成された前記浮遊ゲートと、該浮遊ゲート上に第2の絶縁膜を介して形成された制御ゲートとを含むメモリセルと、 第1の方向に沿って隣接する2つメモリセルの間にわたって該半導体基板に形成され、該2つのメモリセルの一方のメモリセルに対するドレイン拡散層と、他方のメモリセルに対するソース拡散層とを含む拡散層と、 該第1の方向に沿って隣接する2つのメモリセルの各制御ゲート同士を接続して形成されたワードラインと、 該第1の方向に実質的に直交する第2の方向に沿って隣接する各拡散層同士を接続して形成された第1のビットラインと、を有する不揮発性半導体メモリにおいて、 前記拡散層におけるドレイン拡散層の不純物濃度は、該拡散層におけるソース拡散層の不純物濃度より高く形成されていることを特徴とする、不揮発性半導体メモリ。」の点で一致し、以下の各点で相違する。 以下の各点で相違する。 相違点1 本願発明1は、「第1の方向に沿って隣接する2つメモリセルの間にわたって該半導体基板に形成され、該2つのメモリセルの一方のメモリセルに対するドレイン拡散層と、他方のメモリセルに対するソース拡散層とを含む拡散層と」を備えるとともに、「前記拡散層におけるドレイン拡散層の不純物濃度は、該拡散層におけるソース拡散層の不純物濃度より高く、かつ、該ドレイン拡散層上の第1の絶縁膜の膜厚は、該ソース拡散層上の第1の絶縁膜の膜厚よりも薄く、かつ、該ドレイン拡散層上の第1絶縁膜の膜厚が、該ソース拡散層と該ドレイン拡散層との間にわたって形成された第1絶縁膜の膜厚よりも薄く形成されている」のに対して、 刊行物発明は、「1つのソース,ドレインを構成する半導体領域をフローティングゲートとオーバーラップする部分が高濃度とされる部分と低濃度とされる部分とを利用してワード線方向に隣接する2つのメモリセルにおいて共通に用いる」とともに、「前記フローティングゲートを挟むように前記半導体基板上に形成され、低濃度の第2導電型の半導体領域中に高濃度の第2導電型の半導体領域が形成されてなり、一方において前記高濃度の半導体領域まで延びて前記フローティングゲートの一端側とオーバーラップし、他方において前記低濃度の半導体領域のみが前記フローティングゲートの他端側とオーバーラップするような前記一対のソース,ドレインを構成する半導体領域」を備えている点。 相違点2 刊行物発明は、「前記フローティングゲートから前記第1ゲート絶縁膜を通して流れるF-Nトンネル電流によって前記一対のソース,ドレインのうちの高濃度半導体領域とオーバーラップする一方のソース,ドレインに電子を引き抜くという書き込み動作を行わせる」ものであるのに対して、本願発明1が上記書き込み動作を行わせるものであるか否か明らかでない点。 各相違点について以下で検討する。 [相違点1について] 相違点1については、本願発明1が「第1の方向に沿って隣接する2つメモリセルの間にわたって該半導体基板に形成され、該2つのメモリセルの一方のメモリセルに対するドレイン拡散層と、他方のメモリセルに対するソース拡散層とを含む拡散層と」を備えるとともに、「前記拡散層におけるドレイン拡散層の不純物濃度は、該拡散層におけるソース拡散層の不純物濃度より高」いのに対して、刊行物発明は、「1つのソース,ドレインを構成する半導体領域をフローティングゲートとオーバーラップする部分が高濃度とされる部分と低濃度とされる部分とを利用してワード線方向に隣接する2つのメモリセルにおいて共通に用いる」とともに、「前記フローティングゲートを挟むように前記半導体基板上に形成され、低濃度の第2導電型の半導体領域中に高濃度の第2導電型の半導体領域が形成されてなり、一方において前記高濃度の半導体領域まで延びて前記フローティングゲートの一端側とオーバーラップし、他方において前記低濃度の半導体領域のみが前記フローティングゲートの他端側とオーバーラップするような前記一対のソース,ドレインを構成する半導体領域」を備えている点(相違点1-1)と、本願発明1が、「該ドレイン拡散層上の第1の絶縁膜の膜厚は、該ソース拡散層上の第1の絶縁膜の膜厚よりも薄く、かつ、該ドレイン拡散層上の第1絶縁膜の膜厚が、該ソース拡散層と該ドレイン拡散層との間にわたって形成された第1絶縁膜の膜厚よりも薄く形成されて」いるのに対して、刊行物発明は、上記構成を備えていない点(相違点1-2)に区分して検討する。 (相違点1-1について) (i)前記(g)で検討したように、刊行物発明の「第2導電型の半導体領域」であって、「前記フローティングゲートを挟むように前記半導体基板上に形成され」た「一対のソース、ドレインを構成する半導体領域」は、本願発明1の「第1の方向に沿って隣接する2つメモリセルの間にわたって該半導体基板に形成され、該2つのメモリセルの一方のメモリセルに対するドレイン拡散層と、他方のメモリセルに対するソース拡散層とを含む拡散層」に相当する。 (j)前記(f)及び(h)において検討したように、刊行物発明の「一対のソース,ドレインのうちの高濃度半導体領域」が、本願発明1のソース拡散層より不純物濃度が高い「ドレイン拡散層」に相当し、刊行物発明の「一対のソース,ドレインのうち」の「低濃度」の「半導体領域」が、本願発明1の「前記拡散層におけるドレイン拡散層」より「不純物濃度」が高くない「該拡散層におけるソース拡散層」に相当する。 (k)刊行物発明は、「前記フローティングゲートを挟むように前記半導体基板上に形成され」、「一方において前記高濃度の半導体領域まで延びて前記フローティングゲートの一端側とオーバーラップし、他方において前記低濃度の半導体領域のみが前記フローティングゲートの他端側とオーバーラップするような前記一対のソース,ドレインを構成する半導体領域」を備え、言い換えると、刊行物発明においては、「一対のソース、ドレインを構成する半導体領域」の「ソース」及び「ドレイン」のいずれもが、「前記フローティングゲートの一端側とオーバーラップし」ており、一方、本願発明1は、「該半導体基板と浮遊ゲートとの間に形成されるように該半導体基板上に設けられた第1の絶縁膜と、該第1の絶縁膜上に形成された前記浮遊ゲートと、該浮遊ゲート上に第2の絶縁膜を介して形成された制御ゲートとを含むメモリセル」であって、「該ドレイン拡散層と前記浮遊ゲートとの間に」トンネル電流が流れる構成を備えるものであり、「ドレイン拡散層」と「浮遊ゲート」が重なり部分を備えることは明らかであるから、本願発明1において、「ソース拡散層」と「浮遊ゲート」が重なり部分をそなえるようにするか否かは明らかでないとしても、「ソース拡散層」と「浮遊ゲート」が重なり部分をそなえるようにするか否かはメモリセルの特性に応じて当業者が適宜設定し得る程度の技術的事項にすぎない。 (l)刊行物発明において、「一つのソース、ドレインを構成する半導体領域」において、高濃度の「ドレイン」と低濃度の「ソース」の形成位置について、「低濃度の第2導電型の半導体領域中に高濃度の第2導電型の半導体領域が形成されて」いると限定しており、一方、本願発明1の「第1の方向に沿って隣接する2つメモリセルの間にわたって該半導体基板に形成され、該2つのメモリセルの一方のメモリセルに対するドレイン拡散層と、他方のメモリセルに対するソース拡散層とを含む拡散層」は、「第1の方向に沿って隣接する2つメモリセルの間にわたって該半導体基板に形成され」た「1つ」の拡散層であって、「該2つのメモリセルの一方のメモリセルに対」しては「ドレイン拡散層」として働き、「該2つのメモリセル」の「他方のメモリセルに対」しては「ソース拡散層」として働いており、前記「含む拡散層」は、「ソース拡散層の不純物濃度より高」い「ドレイン拡散層」と、「ドレイン拡散層の不純物濃度」より高くない「ソース拡散層」を含んでいるので、不揮発性半導体メモリにおける、高濃度の半導体領域の「ドレイン」と低濃度の半導体領域の「ソース」の形成位置については、メモリセルの特性に応じて当業者が適宜設定し得る程度の技術的事項にすぎない。 よって、相違点1-1については、当業者が必要に応じて適宜設定できたものである。 (相違点1-2について) (m)不揮発性半導体メモリにおいて、ドレイン領域上のゲート酸化膜の一部をソース領域側のゲート酸化膜より薄く形成することは、例えば、特開昭61-182267号公報(特に、第2図(a)ないし(d)及び第1頁右下欄〜第2頁左上欄参照。第1のゲート酸化膜7の一部で、ドレイン領域となるN型拡散層5上に形成された薄いシリコン酸化膜6を備え、薄いシリコン酸化膜6は、第1のゲート酸化膜7のソース領域11a側の酸化膜の厚さより薄く形成したEEPROMが記載されている)及び、特開平3-268365号公報(特に、第1図(f)、(g)、第2図及び第3頁左下欄〜同頁右下欄参照。ゲート絶縁膜5のドレイン領域上にトンネル絶縁膜のSiO2膜6を備え、SiO2膜6は、ゲート絶縁膜のソース領域上での厚さより薄く形成したEEPROMが記載されている)に記載されるように従来周知である。 (n)刊行物発明において、「前記フローティングゲートから前記第1ゲート絶縁膜を通して流れるF-Nトンネル電流によって前記一対のソース,ドレインのうちの高濃度半導体領域とオーバーラップする一方のソース,ドレインに電子を引き抜くという書き込み動作」において、「ドレイン」上の第1ゲート絶縁膜がトンネル絶縁膜であることは明らかであるから、刊行物発明において、トンネル電流を流す必要がない「第1ゲート絶縁膜」の部分、言い換えると、ソース上の「第1ゲート絶縁膜」の部分及び、ドレイン上でトンネル電流を流さない「第1ゲート絶縁膜」の部分を、ドレインでトンネル電流を流す「第1ゲート絶縁膜」の部分より膜厚とすることは、前記(m)に記載した従来周知の技術のように「ドレイン領域上のゲート酸化膜の一部をソース領域側のゲート酸化膜より薄く形成すること」により、当業者が容易になし得たものであって、刊行物発明において、前記(m)に記載した従来周知の技術のように「ドレイン領域上のゲート酸化膜の一部をソース領域側のゲート酸化膜より薄く形成すること」によって得られる構成は、本願発明1の「該ドレイン拡散層上の第1の絶縁膜の膜厚は、該ソース拡散層上の第1の絶縁膜の膜厚よりも薄く、かつ、該ドレイン拡散層上の第1絶縁膜の膜厚が、該ソース拡散層と該ドレイン拡散層との間にわたって形成された第1絶縁膜の膜厚よりも薄く形成」したものと、同等であることは、当業者にとって明らかである。 したがって、相違点1は、当業者が刊行物1に記載された発明及び従来周知の技術に基づいて容易になし得たものである。 [相違点2について] 本願発明1は、「前記拡散層におけるドレイン拡散層の不純物濃度は、該拡散層におけるソース拡散層の不純物濃度より高く、かつ、該ドレイン拡散層上の第1の絶縁膜の膜厚は、該ソース拡散層上の第1の絶縁膜の膜厚よりも薄く、かつ、該ドレイン拡散層上の第1絶縁膜の膜厚が、該ソース拡散層と該ドレイン拡散層との間にわたって形成された第1絶縁膜の膜厚よりも薄く形成されている」との構成、言い換えると、「該ドレイン拡散層上の第1の絶縁膜の膜厚は、「該ソース拡散層上の第1の絶縁膜の膜厚よりも薄く」、且つ、「前記拡散層におけるドレイン拡散層の不純物濃度は、該拡散層におけるソース拡散層の不純物濃度より高」という構成を備えているから、本願発明1の「不揮発性半導体メモリ」において、データ書込時には、浮遊ゲートから前記「ソース拡散層の不純物濃度より高」い不純物濃度の「ドレイン拡散層」へ、「該ソース拡散層上の第1の絶縁膜の膜厚よりも薄」い「該ドレイン拡散層上の第1の絶縁膜」を介してトンネル電流が流れることは、本願明細書の図14、図15、0074段落の「図14及び15(a)に示すように、浮遊ゲート35の下には、ゲート絶縁膜34及びトンネル絶縁膜33が配置されている。トンネル絶縁膜34は、ドレイン拡散層9上に配置されている。トンネル絶縁膜34はゲート絶縁膜34よりも薄く形成されているため、浮遊ゲート35と半導体基板31との間に所定の電圧が印加された場合、トンネル絶縁膜33にはトンネル電流が流れるが、ゲート絶縁膜34にはトンネル電流が流れない。」及び0080段落の「書き込み動作においては、まず、メモリセルC12’の制御ゲート37に接続するワードラインWL1に負の高電圧VH1(例えば-6V)を印加・・・する。メモリセルC12’のドレインにつながるビツトラインBL2には正の所定の電圧Vcc(例えば3V)を印加・・・する。メモリセルC12’においては、浮遊ゲート35とドレイン拡散層9との間に印加される電界により、ドレイン拡散層9からトンネル絶縁膜33を介してトンネル電流が流れ、メモリセルC12’へのデータの書き込みが行なわれる。」との記載より明らかである。 また、不揮発性半導体メモリにおいて、トンネル電流が、浮遊ゲートからドレイン拡散層に電子を引き抜くことにより流れることも、明らかである。 したがって、この点は、実質的な相違点ではない。 よって、本願発明1は、刊行物1に記載された発明及び従来周知の技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 6.むすび 以上のとおりであるから、本願は、請求項2ないし9について検討するまでもなく、特許法第29条第2項の規定により拒絶されるべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2006-05-12 |
| 結審通知日 | 2006-05-15 |
| 審決日 | 2006-05-30 |
| 出願番号 | 特願平8-164343 |
| 審決分類 |
P
1
8・
574-
Z
(H01L)
P 1 8・ 575- Z (H01L) P 1 8・ 121- Z (H01L) P 1 8・ 572- Z (H01L) P 1 8・ 571- Z (H01L) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 井原 純 |
| 特許庁審判長 |
河合 章 |
| 特許庁審判官 |
松本 邦夫 今井 拓也 |
| 発明の名称 | 不揮発性半導体メモリとその駆動方法及び製造方法 |
| 代理人 | 大塩 竹志 |
| 代理人 | 安村 高明 |
| 代理人 | 山本 秀策 |