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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1156013
審判番号 不服2005-2981  
総通号数 90 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2007-06-29 
種別 拒絶査定不服の審決 
審判請求日 2005-02-21 
確定日 2007-04-12 
事件の表示 平成10年特許願第196150号「半導体装置の製造方法及び半導体装置」拒絶査定不服審判事件〔平成12年 1月28日出願公開、特開2000- 31412〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本件は平成10年7月10日の出願であって、平成17年1月25日付けで拒絶査定がなされ、これに対し同年2月21日に拒絶査定に対する審判請求がなされたものである。

第2 本願発明について
本件の請求項1ないし8に係る発明は、平成16年12月2日付けの手続補正書により補正された特許請求の範囲の請求項1ないし8に記載された事項により特定されるものであって、その請求項6に係る発明(以下、「本願発明」という。)は、以下のとおりのものである。
「主表面を有する半導体基板と、
前記半導体基板の主表面上に形成されたDRAMメモリセル用の第1のMOSFETであって、該第1のMOSFETが、チャネル領域を挟んで配置された第1導電型の2つの不純物拡散領域、該チャネル領域上のゲート電極を含み、前記半導体基板の表面層の前記第1導電型とは逆の第2導電型の不純物濃度が、ゲート長方向に関し、前記チャネル領域内で最大値をとり、前記2つの不純物拡散領域のうち少なくとも一方の不純物拡散領域の前記チャネル領域側のある範囲内では、前記チャネル領域側の方が高濃度になるように分布している前記第1のMOSFETと
を有する半導体装置。」

第3 刊行物に記載された発明
刊行物1.特開平9-246539号公報
本願の出願日前に日本国内において頒布され、原審の拒絶の理由で引用された刊行物である特開平9-246539号公報には、図1、図7ないし図9と共に以下の事項が記載されている。
「第1導電形の半導体基板主面上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極の両側の前記半導体基板主面に形成された第2導電形の第1半導体領域と、前記第1半導体領域と前記ゲート電極下部のチャネル領域との間に設けられた前記第1半導体領域よりも不純物濃度の低い第2導電形の第2半導体領域とを有するMISFETを含む半導体集積回路装置であって、
前記MISFETは、前記ゲート電極下部における前記第1半導体領域および第2半導体領域の端部を取り囲むように設けられた前記半導体基板よりも不純物濃度の高い第1導電形の第3半導体領域を有し、
前記第3半導体領域のゲート長方向における端部は、一方が前記ゲート電極の下部に位置し、他方が前記MISFETに隣接する他のMISFETの隣接ゲート電極と前記ゲート電極との間隔の中央よりも前記ゲート電極側に位置するものであることを特徴とする半導体集積回路装置。」(特許請求の範囲の請求項1)
「メモリやマイクロプロセッサに代表されるLSIの高集積化、高性能化を実現するためには、LSIを構成する素子の微細化技術、高性能化技術が不可欠である。現在、LSIを構成する素子としては主にMISFETが使用されていることから、MISFETの微細化および高性能化を実現する技術の検討が試みられている。」(0002段落)
「【0035】半導体基板1は、たとえばp形半導体を用いることができ、その半導体基板1の主面にはn-形ウエルおよびp-形ウェル3が形成され・・・ている。
【0036】PMOSFETQp1,Qp2・・・は、n-形ウェル2の活性領域に形成され、ゲート絶縁膜5を介して半導体基板1の主面上に形成されたゲート電極6と、ゲート電極6の両側の半導体基板1の主面に形成されたソース・ドレイン領域とから構成されるものである。
【0037】Qp1、Qp2・・・のソース・ドレイン領域は、第2半導体領域である低不純物濃度のp-形半導体領域7と、第1半導体領域である高不純物濃度のp+形半導体領域8とを含むLDD(Lightly Doped Drain )構造となっている。なお、Qp1とQp2に挟まれたp+形半導体領域8・・・は、・・・Qp1、Qp2・・・に共有され、互いに接続するように作用している。
【0038】また、Qp1、Qp2・・・のソース・ドレイン領域には、第3半導体領域であるn形半導体領域9(ポケット領域)が形成されている。
【0039】このn形半導体領域9の一端はゲート電極6の下部に位置し、他端は隣接する素子との中央部に至らない距離に位置している。
【0040】すなわち、Qp1に着目すれば、Qp2側に位置するQp1のn形半導体領域9の一端はQp1のゲート電極6の下部に位置し、その他端はQp1とQp2との中央部よりもQp1側に位置する。また、Qp2に着目すれば、Qp1側に位置するQp2のn形半導体領域9の一端はQp2のゲート電極6の下部に位置し、その他端はQp1とQp2との中央部よりもQp2側に位置する。つまり、Qp1とQp2とに挟まれた領域には、第3半導体領域の存在しない領域(ポケットイオンが注入されない領域)が存在する。・・・」(0035段落ないし0040段落)
「【0042】NMOSFETQn1,Qn2・・・は、p-形ウェル3の活性領域に形成され、・・・ゲート絶縁膜5、ゲート電極6およびソース・ドレイン領域とから構成されるものである。
【0043】Qn1、Qn2・・・のソース・ドレイン領域は、第2半導体領域である低不純物濃度のn-形半導体領域10と、第1半導体領域である高不純物濃度のn+形半導体領域11とからなるLDD構造を有し、第3半導体領域であるp形半導体領域12(ポケット領域)が形成されている。
【0044】なお、n-形半導体領域10、n+形半導体領域11およびp形半導体領域12については、前記PMOSFETQp1,Qp2・・・におけるp-形半導体領域7、p+形半導体領域8、n形半導体領域9についてその導電形を逆にした場合と同様であるので説明を省略する。」(0042段落ないし0044段落)
「【0055】・・・フォトレジスト20およびゲート電極6をマスクとして、Pイオンを、20keVのエネルギで2×1013atoms/cm2程度イオン注入し、n-形半導体領域10を形成する(図8)。このときイオンの注入角度は半導体基板1に対して垂直とする。
【0056】続いて、半導体基板1をイオンの注入方向に対して45度に傾け、Bイオンを、45keVのエネルギで3×1012atoms/cm2程度イオン注入し、p形半導体領域12を形成する(図9)。・・・ゲート電極6の中間に200nmのイオンが注入されない領域が形成される。」(0055段落ないし0056段落)

以上の事項によれば、刊行物1には以下の発明(以下、「刊行物発明」という。)が記載されている。
「p-形ウエルが形成された半導体基板主面上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極の両側の前記半導体基板主面に形成されたn形の第1半導体領域と、前記第1半導体領域と前記ゲート電極下部のチャネル領域との間に設けられた前記第1半導体領域よりも不純物濃度の低いn形の第2半導体領域とを有するMISFETを含む半導体集積回路装置であって、
前記MISFETは、前記ゲート電極下部における前記第1半導体領域および第2半導体領域の端部を取り囲むように設けられたp形のポケット領域を有し、
前記ポケット領域のゲート長方向における端部は、一方が前記ゲート電極の下部に位置し、他方が前記MISFETに隣接する他のMISFETの隣接ゲート電極と前記ゲート電極との間隔の中央よりも前記ゲート電極側に位置するものであることを特徴とする半導体集積回路装置。」

第4 対比・判断
本願発明と刊行物発明とを対比する。
(a)刊行物発明の「p-形」と「p形」、「n形」、「半導体集積回路装置」は、それぞれ本願発明の「第1導電型」、「第2導電型」、「半導体装置」に相当する。
(b)刊行物発明の「MISFET」は、本願発明の「第1のMOSFET」に相当し、さらに刊行物発明の「主面上に」「MISFET」が設けられる「p-形ウエルが形成された半導体基板」は、本願発明の「主表面上に」「第1のMOSFET」が設けられる「半導体基板」に相当するから、刊行物発明の「p-形ウエルが形成された半導体基板主面上に」「MISFET」を備えることは、本願発明の「主表面を有する半導体基板と、前記半導体基板の主表面上に形成された」「第1のMOSFET」を備えることに相当する。
(c)刊行物発明の「ゲート電極下部のチャネル領域」は、「ゲート電極」と「チャネル領域」の相互の位置関係を表すものであって、チャネル領域上にゲート電極を備えることと技術的に同等であるから、刊行物発明の「ゲート電極下部のチャネル領域」、即ち、刊行物発明が「ゲート電極」と「チャネル領域」を備え、「ゲート電極」の下部に「チャネル領域」を備えることは、本願発明の「チャネル領域上のゲート電極」に相当する。
(d)刊行物1には、「NMOSFETQn1,Qn2・・・は、p-形ウェル3の活性領域に形成され、・・・ゲート絶縁膜5、ゲート電極6およびソース・ドレイン領域とから構成されるものである。」(0042段落)、「Qn1、Qn2・・・のソース・ドレイン領域は、第2半導体領域である低不純物濃度のn-形半導体領域10と、第1半導体領域である高不純物濃度のn+形半導体領域11とからなるLDD構造を有」する(0043段落)と記載されており、「ソース・ドレイン領域」は、「第2半導体領域である低不純物濃度のn-形半導体領域10」と、「第1半導体領域である高不純物濃度のn+形半導体領域11」からなる領域であるから、刊行物発明の「前記ゲート電極の両側の前記半導体基板主面に形成されたn形の第1半導体領域と、前記第1半導体領域と前記ゲート電極下部のチャネル領域との間に設けられた前記第1半導体領域よりも不純物濃度の低いn形の第2半導体領域」からなる領域は、「前記ゲート電極の両側の前記半導体基板主面に形成された」「n形のソース・ドレイン領域」である。
一方、MOSFETが、チャネル領域を挟んでソース・ドレイン領域となる2つの不純物拡散領域を備えることは自明なことであるから、本願発明の「第1のMOSFETが、チャネル領域を挟んで配置された第1導電型の2つの不純物拡散領域」を備えることは、「第1のMOSFETが、チャネル領域を挟んで」「ソース・ドレイン領域」を備えることと技術的に同等である。
したがって、刊行物発明の「前記ゲート電極の両側の前記半導体基板主面に形成されたn形の第1半導体領域と、前記第1半導体領域と前記ゲート電極下部のチャネル領域との間に設けられた前記第1半導体領域よりも不純物濃度の低いn形の第2半導体領域」は、「前記ゲート電極の両側の前記半導体基板主面に形成された」「n形のソース・ドレイン領域」であって、本願発明の「チャネル領域を挟んで配置された第1導電型の2つの不純物拡散領域」に相当する。
(e)前記(c)及び(d)で検討したように、刊行物発明の刊行物発明の「ゲート電極下部のチャネル領域」、「前記ゲート電極の両側の前記半導体基板主面に形成されたn形の第1半導体領域と、前記第1半導体領域と前記ゲート電極下部のチャネル領域との間に設けられた前記第1半導体領域よりも不純物濃度の低いn形の第2半導体領域」は、それぞれ本願発明の「チャネル領域上のゲート電極」、「チャネル領域を挟んで配置された第1導電型の2つの不純物拡散領域」に相当する。さらに、MOSトランジスタが、ゲート電極とチャネル領域の間に設けられるゲート絶縁膜を備えることは明らかであるから、本願発明の第1のMOSトランジスタも、ゲート電極とチャネル領域の間にゲート絶縁膜を備えていることは明らかである。
したがって、刊行物発明の「ゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極の両側の前記半導体基板主面に形成されたn形の第1半導体領域と、前記第1半導体領域と前記ゲート電極下部のチャネル領域との間に設けられた前記第1半導体領域よりも不純物濃度の低いn形の第2半導体領域とを有するMISFET」は、本願発明の「チャネル領域を挟んで配置された第1導電型の2つの不純物拡散領域、該チャネル領域上のゲート電極を含」む「第1のMOSFET」に相当する。
(f)刊行物1には、図8および図9と共に「フォトレジスト20およびゲート電極6をマスクとして、Pイオンを、20keVのエネルギで2×1013atoms/cm2程度イオン注入し、n-形半導体領域10を形成する(図8)。このときイオンの注入角度は半導体基板1に対して垂直とする。」(0055段落)、「続いて、半導体基板1をイオンの注入方向に対して45度に傾け、Bイオンを、45keVのエネルギで3×1012atoms/cm2程度イオン注入し、p形半導体領域12を形成する(図9)。・・・ゲート電極6の中間に200nmのイオンが注入されない領域が形成される。」(0056段落)、と記載されており、ゲート電極の近くにはBイオン(p形の不純物)が注入され、隣接するゲート間の中間にはp形不純物が注入されない領域が形成されている。
そして、前記(c)で検討したように刊行物発明の「ゲート電極下部のチャネル領域」は、実質的に本願発明の「チャネル領域上のゲート電極」に相当するから、刊行物発明の「ポケット領域のゲート長方向における端部は」、「他方が前記MISFETに隣接する他のMISFETの隣接ゲート電極と前記ゲート電極との間隔の中央よりも前記ゲート電極側に位置する」とは、ポケット領域を形成するp形の不純物が、ゲート電極に近い方に注入され、隣接するゲート電極との中間の領域には注入されていないこと、言い換えると、ゲート電極下部のチャネル領域に近い方のp形不純物の濃度が、隣接するゲート電極の中間点のp形不純物の濃度よりも高濃度であることである。
したがって、刊行物発明の「p形のポケット領域を有し、前記ポケット領域のゲート長における端部は、」「他方が前記MISFETに隣接する他のMISFETの隣接ゲート電極と前記ゲート電極との間隔の中央よりも前記ゲート電極側に位置する」ことは、ゲート電極下部のチャネル領域に近い方のp形不純物の濃度が、隣接するゲート電極の中間のp形不純物の濃度よりも高濃度であることであって、本願発明の「前記半導体基板の表面層の前記第1導電型とは逆の第2導電型の不純物濃度が」、「前記2つの不純物拡散領域のうち」「一方の不純物拡散領域の前記チャネル領域側のある範囲内では、前記チャネル領域側の方が高濃度になるように分布している」ことに相当する。

よって、本願発明1と刊行物発明は、
「主表面を有する半導体基板と、前記半導体基板の主表面上に形成された第1のMOSFETであって、該第1のMOSFETが、チャネル領域を挟んで配置された第1導電型の2つの不純物拡散領域、該チャネル領域上のゲート電極を含み、前記半導体基板の表面層の前記第1導電型とは逆の第2導電型の不純物濃度が、前記2つの不純物領域のうち一方の不純物拡散領域の前記チャネル領域側のある範囲内では、前記チャネル領域側の方が高濃度になるように分布している前記第1のMOSFETとを有する半導体装置。」
である点で一致し、次の点で相違している。

相違点1
本願発明は「前記半導体基板の主面上に形成された第1のMOSFET」が「DRAMメモリセル用」であるのに対して、
刊行物発明は「半導体基板主面上」に形成された「MISFET」の用途が明らかでない点。

相違点2
本願発明は、「前記半導体基板の表面層の前記第1導電型とは逆の第2導電型の不純物濃度が、ゲート長方向に関し、前記チャネル領域内で最大値をとり、前記2つの不純物拡散領域のうち少なくとも一方の不純物拡散領域の前記チャネル領域側のある範囲内では、前記チャネル領域側の方が高濃度になるように分布している前記第1のMOSFET」を備えているのに対して、
刊行物発明は、「前記MISFETは、前記ゲート電極下部における前記第1半導体領域および第2半導体領域の端部を取り囲むように設けられたp形のポケット領域を有し、前記ポケット領域のゲート長方向における端部は、一方が前記ゲート電極の下部に位置し、他方が前記MISFETに隣接する他のMISFETの隣接ゲート電極と前記ゲート電極との間隔の中央よりも前記ゲート電極側に位置するもの」である点。

以下、上記相違点について検討する。
[相違点1について ]
刊行物1の0002段落には「メモリやマイクロプロセッサに代表されるLSIの高集積化、高性能化を実現するためには、LSIを構成する素子の微細化技術、高性能化技術が不可欠である。」と記載されており、メモリに係る技術が示唆されるとともに、MOSFET(MISFET)をDRAMメモリセルに用いることは従来周知の技術的事項である。そして、刊行物1には、メモリの一種であるDRAMのメモリセルに適用することを妨げる記載もないから、刊行物発明の「MISFET」をDRAMメモリセルに適用することは当業者が何ら困難性なくなし得ることである。

[相違点2について]
相違点2は、本願発明の「第1MOSFET」が「前記半導体基板の表面層の前記第1導電型とは逆の第2導電型の不純物濃度が、ゲート長方向に関し、前記チャネル領域内で最大値をと」るのに対して、刊行物発明の「MISFET」は「ゲート電極下部における前記第1半導体領域および第2半導体領域の端部を取り囲むように設けられたp形のポケット領域を有し、前記ポケット領域のゲート長方向における端部は、一方が前記ゲート電極の下部に位置」する点(相違点2-1)と、
本願発明の「第1のMOSFET」は、「前記半導体基板の表面層の前記第1導電型とは逆の第2導電型の不純物濃度が」、「前記2つの不純物拡散領域のうち少なくとも一方の不純物拡散領域の前記チャネル領域側のある範囲内では、前記チャネル領域側の方が高濃度になるように分布している」のに対して、刊行物発明の「MISFET」は、「p形のポケット領域を有し、前記ポケット領域の」「他方が前記MISFETに隣接する他のMISFETの隣接ゲート電極と前記ゲート電極との間隔の中央よりも前記ゲート電極側に位置する」点(相違点2-2)に区分して検討する。

[相違点2-1について]
本願の願書に最初に添付した明細書又は図面(以下、「当初明細書等」という。)には、「積層構造体32a及び32bの側面に入射したイオンビームの一部は、それぞれ積層構造体32a及び32bを貫通して、ゲート電極30の下方のチャネル領域にまで到達する。このため、不純物拡散領域35a?35cへの添加量を抑制しつつ、チャネル領域36にボロンを添加することができる。チャネル領域36に添加されたボロンは、短チャネル効果の影響を軽減し、しきい値を高く維持する。」(0028段落)、「 図4(D)に示すDRAMにおいては、図3(B)のイオン注入工程で、ゲート電極30の下方のチャネル領域にボロンイオンが注入されている。このため、短チャネル効果によるしきい値の低下を抑制することができる。」(0039段落)と記載され、チャネル内にボロン(第2導電型の不純物)を添加すれば、しきい値を高く維持できることが示されている。言い換えると、当初明細書等の記載によれば、チャネル領域内にボロン(第2導電型の不純物)があれば、しきい値の低下を抑制できるのであって、必ずしもゲート長方向に関し第2導電型不純物がチャネル領域内で最大値とならなければ、しきい値の低下を抑制できるという効果が得られない訳ではない。
さらに、当初明細書等には、本願発明の「半導体基板の表面層の前記第1導電型とは逆の第2導電型の不純物濃度が、ゲート長方向に関し、前記チャネル領域内で最大値をと」るためのイオン注入の条件として、0055段落に「積層構造体32cの頂上近傍を通過したイオンビームにより注入された不純物の濃度が、シリコン基板1の表面もしくはそれよりも深い位置で最大値を示すように、注入角及びイオンビームエネルギを選択することが好ましい。」と記載されているだけで、イオン注入の際のエネルギー、ドーズ量や注入深さ等が具体的に開示されておらず、また、刊行物1に記載されたポケット領域を形成する方法である「半導体基板1をイオンの注入方向に対して45度に傾け、Bイオンを、45keVのエネルギで3×1012atoms/cm2 程度イオン注入し、p形半導体領域12を形成する」(0056段落)ことと、当初明細書等の0055段落の「シリコン基板1の表面・・・よりも深い位置で最大値を示すように、注入角及びイオンビームエネルギを選択」するイオン注入は、不純物を半導体基板内にある一定のエネルギーで斜めイオン注入により導入する点で技術的に同等である。
一方、刊行物発明の「MISFET」は、「前記ゲート電極下部における前記第1半導体領域および第2半導体領域の端部を取り囲むように設けられたp形のポケット領域を有し、前記ポケット領域のゲート長方向における端部は、一方が前記ゲート電極の下部に位置」しているから、「ポケット領域」の一部は「前記ゲート電極下部」の領域、即ち、前記(c)、(d)で検討したチャネル領域の一部に位置している。
また、一般的に、MISトランジスタにソースドレイン領域と反対の導電型のポケット領域を形成するための不純物を導入すると、しきい値の低下が抑制されることは、例えば、特開平8-130193号公報の0012段落に記載があるように当業者における技術常識であるから、刊行物発明の「ポケット領域」の一部が「チャネル領域」に位置していることを勘案すると、刊行物発明においても、ポケット領域を形成することによって、しきい値の低下が抑制されていることは明らかである。
さらに、当初明細書等の記載を参酌しても本願発明の「第1のMOSFET」が「半導体基板の表面層の前記第1導電型とは逆の第2導電型の不純物濃度が、ゲート長方向に関し、前記チャネル領域内で最大値」とすることに格別な効果があるとは認められないから、刊行物発明において、ポケット領域を形成する為のイオンビームの分布のピークを適宜調整することで、刊行物発明のゲート電極を通過するイオンビームの分布のピークを「第1半導体領域よりも不純物濃度の低いn形の第2半導体領域」よりも内側のチャネル内とすること、言い換えると、刊行物発明の「ポケット領域のゲート長方向における端部」の「ゲート電極の下部に位置」する不純物濃度のピークを、本願発明のように「ゲート長方向に関し、前記チャネル領域内で最大値」とすることは、当業者が適宜なし得る設計的事項である。

[相違点2-2について]
前記(f)で検討したように、本願発明の「第1のMOSFET」において「前記半導体基板の表面層の前記第1導電型とは逆の第2導電型の不純物濃度が」、「前記2つの不純物拡散領域のうち」「一方の不純物拡散領域の前記チャネル領域側のある範囲内では、前記チャネル領域側の方が高濃度になるように分布している」ことは、刊行物発明の「MISFET」において、「p形のポケット領域を有し、前記ポケット領域のゲート長における端部は」、「他方が前記MISFETに隣接する他のMISFETの隣接ゲート電極と前記ゲート電極との間隔の中央よりも前記ゲート電極側に位置する」ことに相当しており、刊行物発明には、本願発明の「少なくとも」以外の構成が記載されているから、上記相違点2-2は、実質的なものではない。

なお、当初明細書等の0039段落および0040段落には、DRAMの作用効果として「不純物拡散領域35cの不純物濃度上昇を抑制することにより、蓄積電荷のリークを低減し、保持時間を長くすることができる」ことが記載されている。しかし、このような作用効果を得るためには、電荷を蓄積するための構成であるコンデンサの構成が必須であるが、本願発明は、DRAMのデータを保持するために必要なコンデンサの構成(蓄積電極等)を備えていないため、「蓄積電荷のリークを低減し、保持時間を長くすることができる」という作用効果を得ることはできない。

したがって、本願発明は、刊行物1に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

第5 むすび
以上のとおり、本願の請求項6に係る発明は、刊行物1に記載された発明および周知技術から、当業者が容易に発明をすることができたものであり、特許法第29条第2項の規定により特許を受けることができないから、本願は、請求項7ないし9に係る発明について検討するまでもなく、拒絶されるべきものである。

よって、結論のとおり審決する。
 
審理終結日 2007-01-31 
結審通知日 2007-02-13 
審決日 2007-02-26 
出願番号 特願平10-196150
審決分類 P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 井原 純  
特許庁審判長 河合 章
特許庁審判官 長谷山 健
今井 拓也
発明の名称 半導体装置の製造方法及び半導体装置  
代理人 高橋 敬四郎  

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