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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
審判 査定不服 特17条の2、3項新規事項追加の補正 取り消して特許、登録 H01L
審判 査定不服 1項3号刊行物記載 取り消して特許、登録 H01L
審判 査定不服 4号2号請求項の限定的減縮 取り消して特許、登録 H01L
管理番号 1173844
審判番号 不服2005-16921  
総通号数 100 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2008-04-25 
種別 拒絶査定不服の審決 
審判請求日 2005-09-02 
確定日 2008-03-19 
事件の表示 平成11年特許願第345483号「MOS型キャパシタ及び半導体集積回路装置」拒絶査定不服審判事件〔平成12年 9月14日出願公開、特開2000-252480、請求項の数(7)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は、平成11年12月3日(優先権主張平成10年12月28日)の出願であって、平成17年7月26日付けで拒絶査定がなされ、これに対し、同年9月2日に拒絶査定に対する審判請求がなされるとともに、同年9月30日付けで手続補正がなされ、その後、当審において、平成19年5月11日付けで審尋がなされ、同年7月17日に回答書が提出されたものである。


第2 平成17年9月30日付けの手続補正について
1 平成17年9月30日付けの手続補正の内容
平成17年9月30日付けの手続補正(以下、「本件補正」という。)は、特許請求の範囲及び発明の詳細な説明を補正するものであって、以下のとおりである。
補正事項a
本件補正前の請求項1の「【請求項1】 第1の電極となる第1導電型半導体基板上に容量絶縁膜を介して第2の電極となる導電体層を有し、前記第1導電型半導体基板の前記導電体層に対向する領域に近接した表面近傍に第2導電型不純物領域を有すると共に前記第1導電型半導体基板の前記導電体層に対向する領域の表面近傍に第1導電型の高濃度層を有し、且つ前記第2導電型不純物領域に前記第1導電型半導体基板及び前記第2導電型不純物領域からなるダイオードの逆方向電圧となる直流電圧を印加した状態とし、前記導電体層に制御電圧を印加することにより、前記第1の電極となる前記第1導電型半導体基板及び前記第2の電極となる前記導電体層の間の容量要素としての容量値を変化させることを特徴とするMOS型キャパシタ。」を、
「【請求項1】 第1の電極となる第1導電型半導体基板上に容量絶縁膜を介して第2の電極となる導電体層を有し、前記第1導電型半導体基板の前記導電体層に対向する領域に近接した表面近傍に第2導電型不純物領域を有すると共に前記第1導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第1導電型の高濃度層を有し、且つ前記第2導電型不純物領域に前記第1導電型半導体基板及び前記第2導電型不純物領域からなるダイオードの逆方向電圧となる直流電圧を印加した状態とし、前記導電体層に制御電圧を印加することにより、前記第1の電極となる前記第1導電型半導体基板及び前記第2の電極となる前記導電体層の間の容量要素としての容量値を変化させることを特徴とするMOS型キャパシタ。」と補正したこと。
補正事項b
本件補正前の請求項4の「【請求項4】 同一の半導体基板上に、発振用増幅器及び制御電圧により容量値を可変できる可変容量キャパシタを少なくともその構成要素とする電圧制御発振回路を搭載した半導体集積回路装置において、前記可変容量キャパシタは、第1の電極となる第1導電型半導体基板上に容量絶縁膜を介して第2の電極となる導電体層を有すると共に該導電体層に近接して前記第1導電型半導体基板表面近傍に第2導電型不純物領域を有すると共に前記第1導電型半導体基板の前記導電体層に対向する領域の表面近傍に第1導電型の高濃度層を有し、且つ当該第2導電型不純物領域に前記第1導電型半導体基板及び前記第2導電型不純物領域からなるダイオードの逆方向電圧となる直流電圧を印加した状態とし、前記導電体層に制御電圧を印加することにより、前記第1の電極となる前記第1導電型半導体基板及び前記第2の電極となる前記導電体層の間の容量要素としての容量値を変化させる構造を有するMOS型キャパシタからなる容量要素を有することを特徴とする半導体集積回路装置。」を、
「【請求項4】 同一の半導体基板上に、発振用増幅器及び制御電圧により容量値を可変できる可変容量キャパシタを少なくともその構成要素とする電圧制御発振回路を搭載した半導体集積回路装置において、前記可変容量キャパシタは、第1の電極となる第1導電型半導体基板上に容量絶縁膜を介して第2の電極となる導電体層を有すると共に該導電体層に近接して前記第1導電型半導体基板表面近傍に第2導電型不純物領域を有すると共に前記第1導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第1導電型の高濃度層を有し、且つ当該第2導電型不純物領域に前記第1導電型半導体基板及び前記第2導電型不純物領域からなるダイオードの逆方向電圧となる直流電圧を印加した状態とし、前記導電体層に制御電圧を印加することにより、前記第1の電極となる前記第1導電型半導体基板及び前記第2の電極となる前記導電体層の間の容量要素としての容量値を変化させる構造を有するMOS型キャパシタからなる容量要素を有することを特徴とする半導体集積回路装置。」と補正したこと。
補正事項c
本件補正前の発明の詳細な説明の【0016】段落の「【0016】
【課題を解決するための手段】
前記課題を解決する本発明の第1の態様は、第1の電極となる第1導電型半導体基板上に容量絶縁膜を介して第2の電極となる導電体層を有し、前記第1導電型半導体基板の前記導電体層に対向する領域に近接した表面近傍に第2導電型不純物領域を有すると共に前記第1導電型半導体基板の前記導電体層に対向する領域の表面近傍に第1導電型の高濃度層を有し、且つ前記第2導電型不純物領域に前記第1導電型半導体基板及び前記第2導電型不純物領域からなるダイオードの逆方向電圧となる直流電圧を印加した状態とし、前記導電体層に制御電圧を印加することにより、前記第1の電極となる前記第1導電型半導体基板及び前記第2の電極となる前記導電体層の間の容量要素としての容量値を変化させることを特徴とするMOS型キャパシタにある。」を、
「【0016】
【課題を解決するための手段】
前記課題を解決する本発明の第1の態様は、第1の電極となる第1導電型半導体基板上に容量絶縁膜を介して第2の電極となる導電体層を有し、前記第1導電型半導体基板の前記導電体層に対向する領域に近接した表面近傍に第2導電型不純物領域を有すると共に前記第1導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第1導電型の高濃度層を有し、且つ前記第2導電型不純物領域に前記第1導電型半導体基板及び前記第2導電型不純物領域からなるダイオードの逆方向電圧となる直流電圧を印加した状態とし、前記導電体層に制御電圧を印加することにより、前記第1の電極となる前記第1導電型半導体基板及び前記第2の電極となる前記導電体層の間の容量要素としての容量値を変化させることを特徴とするMOS型キャパシタにある。」と補正したこと。
補正事項d
本件補正前の発明の詳細な説明の【0019】段落の「【0019】
本発明の第4の態様は、同一の半導体基板上に、発振用増幅器及び制御電圧により容量値を可変できる可変容量キャパシタを少なくともその構成要素とする電圧制御発振回路を搭載した半導体集積回路装置において、前記可変容量キャパシタは、第1の電極となる第1導電型半導体基板上に容量絶縁膜を介して第2の電極となる導電体層を有すると共に該導電体層に近接して前記第1導電型半導体基板表面近傍に第2導電型不純物領域を有すると共に前記第1導電型半導体基板の前記導電体層に対向する領域の表面近傍に第1導電型の高濃度層を有し、且つ当該第2導電型不純物領域に前記第1導電型半導体基板及び前記第2導電型不純物領域からなるダイオードの逆方向電圧となる直流電圧を印加した状態とし、前記導電体層に制御電圧を印加することにより、前記第1の電極となる前記第1導電型半導体基板及び前記第2の電極となる前記導電体層の間の容量要素としての容量値を変化させる構造を有するMOS型キャパシタからなる容量要素を有することを特徴とする半導体集積回路装置にある。」を、
「【0019】
本発明の第4の態様は、同一の半導体基板上に、発振用増幅器及び制御電圧により容量値を可変できる可変容量キャパシタを少なくともその構成要素とする電圧制御発振回路を搭載した半導体集積回路装置において、前記可変容量キャパシタは、第1の電極となる第1導電型半導体基板上に容量絶縁膜を介して第2の電極となる導電体層を有すると共に該導電体層に近接して前記第1導電型半導体基板表面近傍に第2導電型不純物領域を有すると共に前記第1導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第1導電型の高濃度層を有し、且つ当該第2導電型不純物領域に前記第1導電型半導体基板及び前記第2導電型不純物領域からなるダイオードの逆方向電圧となる直流電圧を印加した状態とし、前記導電体層に制御電圧を印加することにより、前記第1の電極となる前記第1導電型半導体基板及び前記第2の電極となる前記導電体層の間の容量要素としての容量値を変化させる構造を有するMOS型キャパシタからなる容量要素を有することを特徴とする半導体集積回路装置にある。」と補正したこと。
補正事項e
本件補正前の発明の詳細な説明の【0049】段落の「【0049】
第2の手段は、P^(-)基板51の表面近傍をイオン注入などの手段により、濃いP型層を作り、ゲート電極53が0V以下での空乏層の厚みを薄く抑えることである。すなわち、図6に示すように、ゲート電極53に対向する領域にP^(+)型層57を設けることにより、ゲート電極53が0V以下での空乏層の厚みを薄く抑えることができ、容量Ci65を大きくすることができる。」を、
「【0049】
第2の手段は、P^(-)基板51の表面近傍をイオン注入などの手段により、濃いP型層を作り、ゲート電極53が0V以下での空乏層の厚みを薄く抑えることである。すなわち、図6に示すように、ゲート電極53に覆われるように、ゲート電極53に対向する領域のみにP^(+)型層57を設けることにより、ゲート電極53が0V以下での空乏層の厚みを薄く抑えることができ、容量Ci65を大きくすることができる。」と補正したこと。

2 本件補正についての検討
2-1 補正事項の整理
補正事項aないしeを整理すると、以下のとおりである。
2-1-1 補正事項a
補正事項aについての補正は、本件補正前の請求項1の「前記第1導電型半導体基板の前記導電体層に対向する領域の表面近傍に第1導電型の高濃度層を有し、」を、
「前記第1導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第1導電型の高濃度層を有し、」と補正したものである。
2-1-2 補正事項b
補正事項bについての補正は、本件補正前の請求項4の「前記第1導電型半導体基板の前記導電体層に対向する領域の表面近傍に第1導電型の高濃度層を有し、」を、
「前記第1導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第1導電型の高濃度層を有し、」と補正したものである。
2-1-3 補正事項c
補正事項cについての補正は、本件補正前の【0016】段落の「前記第1導電型半導体基板の前記導電体層に対向する領域の表面近傍に第1導電型の高濃度層を有し、」を、「前記第1導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第1導電型の高濃度層を有し、」と補正したものである。
2-1-4 補正事項d
補正事項dについての補正は、本件補正前の【0019】段落の「前記第1導電型半導体基板の前記導電体層に対向する領域の表面近傍に第1導電型の高濃度層を有し、」を、「前記第1導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第1導電型の高濃度層を有し、」と補正したものである。
2-1-5 補正事項e
補正事項eについての補正は、本件補正前の【0049】段落の「図6に示すように、ゲート電極53に対向する領域にP^(+)型層57を設けることにより、ゲート電極53が0V以下での空乏層の厚みを薄く抑えることができ、容量Ci65を大きくすることができる。」を、「図6に示すように、ゲート電極53に覆われるように、ゲート電極53に対向する領域のみにP^(+)型層57を設けることにより、ゲート電極53が0V以下での空乏層の厚みを薄く抑えることができ、容量Ci65を大きくすることができる。」と補正したものである。

2-2 補正の目的の適否及び新規事項の追加の有無についての検討
以下、補正事項aないしeについて検討する。
2-2-1 補正事項a、bについて
補正事項a、bについての補正は、本件補正前の請求項1及び4の「前記第1導電型半導体基板の前記導電体層に対向する領域の表面近傍に第1導電型の高濃度層を有し、」を、「前記第1導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第1導電型の高濃度層を有し、」と限定する補正であり、補正事項a、bについての補正は、特許請求の範囲の減縮を目的とするものに該当するので、補正事項a、bについての補正は、特許法第17条の2第4項第2号に規定する要件を満たす。
また、本件補正後の請求項1及び4の「前記第1導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第1導電型の高濃度層を有」することについては、本願の願書に最初に添付した明細書の発明の詳細な説明の【0047】段落に、「ここで、一般に使用されるVCO回路においては、制御電圧は単極性であり、図1の場合について言えば、0V?+3Vあるいは+4Vまでの電圧を使い、負の電圧は使用しない。従って、この正の電圧範囲で容量の可変幅を大きく取るには、制御電圧0Vの時の容量Ci65を大きくすればよいことになる。この容量Ci65を大きくするには、3つの手段がある。」と記載されているとともに、【0049】段落に、「第2の手段は、P^(-)基板51の表面近傍をイオン注入などの手段により、濃いP型層を作り、ゲート電極53が0V以下での空乏層の厚みを薄く抑えることである。すなわち、図6に示すように、ゲート電極53に対向する領域にP^(+)型層57を設けることにより、ゲート電極53が0V以下での空乏層の厚みを薄く抑えることができ、容量Ci65を大きくすることができる。」と記載されており、また、図6を参照すると、「ゲート電極53に対向する領域にP^(+)型層57を設ける」(【0049】段落)ことについて、P^(-)基板51の表面近傍の、ゲート電極53に対向する領域の全面、或いは、全体、或いは、全域に、P^(+)型層57を設けること、別の表現では、P^(-)基板51の表面近傍の、ゲート電極53に対向する領域の、ゲート電極53に覆われている領域の全面、或いは、全体、或いは、全域に、P^(+)型層57を設けることが、示されている。
そして、本件補正後の請求項1及び4の作用効果は、「P^(+)型層57を設けることにより、ゲート電極53が0V以下での空乏層の厚みを薄く抑えることができ、(制御電圧0Vの時の)容量Ci65を大きくすることができる」(【0049】段落)ことであるから、P^(-)基板51の表面近傍の、ゲート電極53に対向する領域の一部に、P^(+)型層57を設けていない部分があると、その部分で、ゲート電極53が0V以下での空乏層の厚みが厚くなってしまい、上記の作用効果を奏することができなくなってしまう。そこで、P^(+)型層57は、P^(-)基板51の表面近傍の、ゲート電極53に対向する領域の全面、或いは、全体、或いは、全域に、設けられる必要があり、別の表現では、P^(+)型層57は、P^(-)基板51の表面近傍の、ゲート電極53に対向する領域の、ゲート電極53に覆われている部分の全面、或いは、全体、或いは、全域に、設けられる必要があり、すなわち、P^(+)型層57は、ゲート電極53に覆いつくされるように、P^(-)基板51のゲート電極53に対向する領域のみの表面近傍に、設けられるものである。
また、本願の願書に最初に添付した明細書の【0049】段落の「P^(-)基板51」、「ゲート電極53」、「P^(+)型層57」は、それぞれ、本件補正後の請求項1の「第1導電型半導体基板」、「導電体層」、「第1導電型の高濃度層」に対応しているので、本件補正後の請求項1及び4の「前記第1導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第1導電型の高濃度層を有し」という記載は、本件補正前の請求項1及び4の「前記第1導電型半導体基板の前記導電体層に対向する領域の表面近傍に第1導電型の高濃度層を有し」という記載を、図6の記載に基づいて減縮したものであると認められる。
したがって、本件補正後の請求項1及び4の「前記第1導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第1導電型の高濃度層を有し」という記載は、本願の願書に最初に添付した明細書又は図面に記載した事項から、自明の事項である。
よって、補正事項a、bについての補正は、本願の願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであるので、補正事項a、bについての補正は、特許法第17条の2第3項に規定する要件を満たす。
2-2-2 補正事項c、dについて
補正事項c、dについての補正は、本件補正前の発明の詳細な説明の【0016】段落、及び、【0019】段落の「前記第1導電型半導体基板の前記導電体層に対向する領域の表面近傍に第1導電型の高濃度層を有し、」を、「前記第1導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第1導電型の高濃度層を有し、」と補正したものであり、補正事項c、dについての補正は、特許請求の範囲の請求項1及び4を補正したことに伴う補正である。
したがって、補正事項c、dについての補正は、上記「2-2-1 補正事項a、bについて」で検討したように、本願の願書に最初に添付した明細書又は図面に記載した事項から、自明の事項である。
よって、補正事項c、dについての補正は、本願の願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであるので、補正事項c、dについての補正は、特許法第17条の2第3項に規定する要件を満たす。
2-2-3 補正事項eについて
補正事項eについての補正は、本件補正前の発明の詳細な説明の【0049】段落の「図6に示すように、ゲート電極53に対向する領域にP^(+)型層57を設けることにより、ゲート電極53が0V以下での空乏層の厚みを薄く抑えることができ、容量Ci65を大きくすることができる。」を、「図6に示すように、ゲート電極53に覆われるように、ゲート電極53に対向する領域のみにP^(+)型層57を設けることにより、ゲート電極53が0V以下での空乏層の厚みを薄く抑えることができ、容量Ci65を大きくすることができる。」と補正したものであり、補正事項eについての補正は、特許請求の範囲の請求項1及び4を補正したことに伴い、「ゲート電極53に対向する領域にP^(+)型層57を設ける」を、「ゲート電極53に覆われるように、ゲート電極53に対向する領域のみにP^(+)型層57を設ける」とする補正である。
したがって、補正事項eについての補正は、上記「2-2-1 補正事項a、bについて」で検討したように、本願の願書に最初に添付した明細書又は図面に記載した事項から、自明の事項である。
よって、補正事項eについての補正は、本願の願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであるので、補正事項eについての補正は、特許法第17条の2第3項に規定する要件を満たす。

3 本件補正の検討のむすび
以上のとおり、本件補正は、特許法第17条の2第3項に規定する要件を満たし、また、同法第17条の2第4項第2号に規定する要件をも満たす。


第3 本願発明について
平成17年9月30日付けの手続補正は、上記「第2」で検討したとおり適法であるので、本願の請求項1ないし7に係る発明は、平成17年9月30日付けの手続補正書の特許請求の範囲に記載された事項により特定されるものであり、本願の請求項1ないし7に係る発明は、次のとおりのものである。
「【請求項1】 第1の電極となる第1導電型半導体基板上に容量絶縁膜を介して第2の電極となる導電体層を有し、前記第1導電型半導体基板の前記導電体層に対向する領域に近接した表面近傍に第2導電型不純物領域を有すると共に前記第1導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第1導電型の高濃度層を有し、且つ前記第2導電型不純物領域に前記第1導電型半導体基板及び前記第2導電型不純物領域からなるダイオードの逆方向電圧となる直流電圧を印加した状態とし、前記導電体層に制御電圧を印加することにより、前記第1の電極となる前記第1導電型半導体基板及び前記第2の電極となる前記導電体層の間の容量要素としての容量値を変化させることを特徴とするMOS型キャパシタ。
【請求項2】 請求項1において、前記第1導電型半導体基板の前記導電体層に対向する領域の周辺近傍に第1導電型の高濃度領域を有することを特徴とするMOS型キャパシタ。
【請求項3】 請求項1又は2において、前記導電体層は、前記第1導電型半導体基板と仕事関数の同じ材料あるいは同じ導電型の半導体で形成されていることを特徴とするMOS型キャパシタ。
【請求項4】 同一の半導体基板上に、発振用増幅器及び制御電圧により容量値を可変できる可変容量キャパシタを少なくともその構成要素とする電圧制御発振回路を搭載した半導体集積回路装置において、前記可変容量キャパシタは、第1の電極となる第1導電型半導体基板上に容量絶縁膜を介して第2の電極となる導電体層を有すると共に該導電体層に近接して前記第1導電型半導体基板表面近傍に第2導電型不純物領域を有すると共に前記第1導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第1導電型の高濃度層を有し、且つ当該第2導電型不純物領域に前記第1導電型半導体基板及び前記第2導電型不純物領域からなるダイオードの逆方向電圧となる直流電圧を印加した状態とし、前記導電体層に制御電圧を印加することにより、前記第1の電極となる前記第1導電型半導体基板及び前記第2の電極となる前記導電体層の間の容量要素としての容量値を変化させる構造を有するMOS型キャパシタからなる容量要素を有することを特徴とする半導体集積回路装置。
【請求項5】 請求項4において、前記MOS型キャパシタは、前記第1導電型半導体基板の前記導電体層に対向する領域の周辺近傍に第1導電型の高濃度領域を有することを特徴とする半導体集積回路装置。
【請求項6】 請求項4又は5において、前記MOS型キャパシタの前記導電体層は、前記第1導電型半導体基板と仕事関数の同じ材料あるいは同じ導電型の半導体で形成されていることを特徴とする半導体集積回路装置。
【請求項7】 請求項4?6の何れかにおいて、前記MOS型キャパシタは、MOS集積回路あるいはCMOS集積回路を作る工程で作られていることを特徴とする半導体集積回路装置。」

1 引用刊行物及び該引用刊行物記載の発明
刊行物1.特開昭52-144982号公報
刊行物2.特開昭53-6583号公報
刊行物3.特開平3-68203号公報
刊行物4.特開平7-273547号公報
刊行物5.特開平8-102526号公報

本願の優先権主張日前日本国内において頒布された刊行物1(特開昭52-144982号公報)には、第1図?第7図とともに、
「半導体装置」(発明の名称)に関して、
「(1) 第1の導電形を有する半導体基板の主面上に第2の導電形を有する第1の領域を形成し、上記第1の領域と上記半導体基板とに絶縁物を介して共通のゲート電極を設け、上記第1の領域と上記半導体基板とにそれぞれ他の電極を設けた半導体装置において、半導体基板のゲート 値電圧と異なる閾値電圧を有する第2の領域を第1の領域に隣接あるいは接止して設けたことを特徴とする半導体装置。
(2)第2の領域として第1の導電形を有し、半導体基板より不純物濃度の高い材料で構成したことを特徴とする特許請求の範囲第1項記載の半導体装置。」(特許請求の範囲第1項及び第2項)
「この種のもので従来からMOSダイオードとして知られている半導体装置の構造を第1図に示す。第1図において(10)はたとえばP型の半導体基板である。この半導体基板(10)の表面にN型半導体領域(11)をドレインとして形成し、N型半導体領域(11)に一部重なるように半導体基板(10)上に酸化膜を成長させゲート酸化膜とし、さらにその上にゲート金属(13)を形成する。(14)(15)(16)は各々基板(10)、領域(11)、ゲート金属(13)から取り出した電極である。」(第1頁右下欄第5?14行)、
「ゲート金属(13)、基板(10)間の容量値C_(16)」(第2頁左上欄第1?2行)、
「電極(14)と電極(15)を結線せずに電極(14)を接地電位にして、電極(15)に正電圧をパパラメータとして与え、電極(16)と電極(14)の間の容量を測定すると第3図のようになる。」(第2頁左上欄第7?10行)、
「第1図に示す半導体装置は第3図に示したように容量値が電圧によつて変化する可変容量素子であるが、その動作上から容量値最低のゲート電圧範囲が狭いという欠点、及びVthが半導体基板(10)の比抵抗、ゲート酸化膜の寸法でほぼ決つてしまうという欠点がある。
本発明は上記の欠点を解消するためなされたもので、半導体基板の閾値電圧Vthと異なる閾値電圧Vth’>Vthを有する領域を部分的に形成するようにした半導体装置を提供するものである。
以下第4図および第5図に示すこの発明の一実施例を用いてこの発明を詳細に説明する。第5図において、第1図のものと同様のものを同一符号で示している。(17)は半導体基板(10)と同電導型で比抵抗の小さい領域で、領域(11)に接して設けられている。この領域(17)は第5図に示されるようにゲート酸化膜(12)及びゲート電極(13)によつておおいつくされないようにする必要がある。第4図および第5図に示す例では示していないが、領域(17)を領域(11)に接せず、適当な距離、離して形成してもよいことはいうまでもない。本構造の領域(17)の反転閾値電圧をVth’(Vth’>Vth)とし、電極(14)を接地電位とし電極(15)に正電圧をパラメータとして与え、電極(16)、(14)の間で容量を測定すると第6図のようになる。V_(15)=0ボルトの場合についてみると、まずV_(16)<Vthの範囲では基板(10)、領域(17)の表面に正孔が蓄積するため容量値はゲート酸化膜の容量Coxを呈する。V_(16)?Vthでは基板(10)の表面が正孔の空乏状態からN型半導体に反転しかけるが領域(17)の表面には反転しないので容量は減少する。Vth<V_(16)<Vth’では基板(10)の表面は十分に反転しているが領域(17)表面は反転しないため、領域(11)から基板(10)の表面のN型反転領域に電子の注入がなされず、容量は一定値をとる。V_(16)>Vth’の範囲では領域(17)表面がN型に反転し領域(11)から電子が注入されるため、容量は再度Coxになる。このとき、領域(17)のオン抵抗が小さいため容量値の立上がりは急峻となる。また、容量値が再度Coxになる電圧は、領域(17)の閾値電圧で任意に変えることができる。電極(15)に正電圧を印加するとゲート電圧V_(16)と容量C_(16)の特性は第6図で“V_(15)大”と示したようにシフトする。」(第2頁左上欄第16行?同頁左下欄第18行)、
「本発明によれば容量値最低のゲート電圧範囲を広くすることができ、ゲート閾値電圧を任意に定めることが可能となる。」(第2頁右下欄第18?20行)、
が、記載されている。
ここで、「本構造の領域(17)の反転閾値電圧をVth’(Vth’>Vth)とし、電極(14)を接地電位とし電極(15)に正電圧をパラメータとして与え、電極(16)、(14)の間で容量を測定すると第6図のようになる。」(第2頁右上欄第16?20行)という記載と、第6図の記載から、ゲート金属(13)から取り出した電極(16)には、V_(16)という正の可変電圧を供給しており、電圧V_(16)の変化によりゲート金属(13)と半導体基板(10)間の容量値C_(16)が変化している。

以上の記載から、刊行物1には、次の発明が、記載されている。
「P型の半導体基板からなる第1の導電形を有する半導体基板(10)の主面上にN型半導体領域からなる第2の導電形を有する第1の領域(11)を形成し、上記第1の領域(11)と上記半導体基板(10)とに絶縁物(12)を介して共通のゲート電極を設け、上記第1の領域(11)と上記半導体基板(10)とにそれぞれ他の電極(15)(14)を設けた上記半導体装置において、上記半導体基板(10)のゲート閾値電圧と異なる閾値電圧を有する上記半導体基板と同電導型で比抵抗の小さい領域からなる第1の導電形を有し上記半導体基板より不純物濃度の高い材料で構成した第2の領域(17)を上記第1の領域に隣接あるいは接せず、適当な距離、離して設け、上記半導体基板に設けられた電極(14)を接地電位とし、上記第1の領域に設けられた電極(15)に正電圧をパラメータとして与え、ゲート電極から取り出した電極には、正の可変電圧V_(16)を供給しており、電圧V_(16)の変化によりゲート電極と半導体基板(10)間の容量値C_(16)が変化する可変容量素子であることを特徴とするMOSダイオード。」

本願の優先権主張日前日本国内において頒布された刊行物2(特開昭53-6583号公報)には、第1図?第7図とともに、
「可変容量素子」(発明の名称)に関して、
「第1導電形を有する半導体基板主表面に、第2導電形を有する第1の領域と、前記第1導電形を有し前記半導体基板より高い不純物濃度でかつ不純物濃度の異なる複数の領域とを形成し、前記第1の領域の一部,第1導電形を有する複数領域,および前記半導体基板の一部の各表面上に絶縁膜を介して共通の電極を設け、さらに前記第1の領域および前記半導体基板にそれぞれ電極を設けたことを特徴とする可変容量素子。」(特許請求の範囲)
「従来からMOSダイオードとして知られている可変容量素子の構造を第1図に示す。これは例えばp形の半導体基板10の表面にn形半導体領域11をドレインとして形成し、n形半導体領域11に一部重なるように半導体基板10上に酸化膜を成長させゲート酸化膜12とし、さらにゲート酸化膜12上にゲート金属13を形成したものである。14,15,16は前記n形半導体領域11,ゲート酸化膜12,ゲート金属13から取り出した電極である。このMOSダイオードにおいて、電極14と15を結線して接地電位を与え、電極16の電位V_(16)を変化させて、電極16と電極14,15間の容量を測定すると第2図のようになる。」(第1頁左下欄第18行?同頁右下欄第11行)、
「ゲート・基板間の容量値C_(16)はゲート酸化膜12の示す容量C_(ox)となる。」(第1頁右下欄第15?17行)、
「上記従来の可変容量素子は、容量値が電圧によって変化する素子であるが、その動作上から容量値最小のゲート電圧範囲が狭いという欠点があり、またゲートしきい値電圧V_(th)が半導体基板10の比抵抗,ゲート酸化膜12の寸法でほゞ決まってしまう欠点を有している。
この発明は、上記欠点を除去するためになされたもので、半導体基板のしきい値電圧と異なるしきい値電圧を有する領域を部分的に形成して、デスクリートに容量を変化することを可能にしたものである。以下この発明について説明する。
第4図はこの発明の一実施例を示す概略図である。この図に示されるように、n形半導体領域11の最遠方に半導体基板10と同じ導電形で比抵抗の小さい領域18とこの領域18に隣接しn形半導体領域11側に比抵抗が半導体基板10より小さく、領域18よりも大きな領域17を新たに追加する。この領域17,18は第4図に示されるものゝ他にn形半導体領域11に接しない限りどの位置に配してもよい。領域17,18の反転しきい値電圧をV_(th-1),V_(th-2)として、かつV_(th)<V_(th-1)<V_(th-2)とする。電極14,15を接地電位とし、電極14と16の間で容量を測定すると第5図のようになる。」(第2頁左上欄第11行?同頁右上欄第15行)、
「一定の容量C_(1),C_(2)を与える電圧は、半導体基板10,領域17のしきい値電圧で決まり、再度C_(ox)になる電圧は領域18の閾値電圧で決まるため、しきい値電圧でC_(1),C_(2),C_(ox)を与える電圧を任意に変えることができる。」(第2頁左下欄第14?19行)、
「この実施例の他に比抵抗の異なる3つ以上の領域を半導体基板10表面に形成した場合には、3つ以上の異なった容量レベルを得ることができるのはいうまでもない。
また電極15に正電圧を印加するとゲート電圧V_(16)と容量C_(16)の特性は第6図でV_(15)大と示したようにシフトする。」(第2頁右下欄第4?10行)、
「この発明は半導体基板上に不純物濃度の異なる複数の領域を設けたので、従来のものとくらべ一定のゲート電圧範囲が広くなり、また容量特性を印加電圧によって制御でき、容量値が複数個のレベルを有する可変容量素子が得られる利点がある。」(第3頁左上欄第7?12行)、
が、記載されている。
ここで、「電極15に正電圧を印加するとゲート電圧V_(16)と容量C_(16)の特性は第6図でV_(15)大と示したようにシフトする。」(第2頁右下欄第8?10行)という記載と、第6図の記載から、ゲート金属13から取り出した電極16には、V_(16)という正の可変電圧を供給しており、電圧V_(16)の変化によりゲート金属13と半導体基板10間の容量値C_(16)が変化している。

以上の記載から、刊行物2には、次の発明が、記載されている。
「p形の半導体基板10からなる第1導電形を有する半導体基板主表面に、n形半導体領域11からなる第2導電形を有する第1の領域と、前記第1導電形を有し前記半導体基板より高い不純物濃度でかつ不純物濃度の異なる複数の領域17,18とを形成し、前記第1の領域の一部、第1導電形を有する複数領域、および前記半導体基板の一部の各表面上に絶縁膜12を介して共通のゲート電極を設け、さらに前記第1の領域および前記半導体基板にそれぞれ電極16,14を設け、前記第1の領域の設けられた電極15に正電圧を印加し、ゲート電極には、V_(16)という正の可変電圧を供給しており、電圧V_(16)の変化によりゲート電極と半導体基板10間の容量値C_(16)が変化することを特徴とする可変容量素子。」

本願の優先権主張日前日本国内において頒布された刊行物3(特開平3-68203号公報)には、第1図?第5図とともに、
「圧電振動子による電圧制御発振回路」(発明の名称)に関して、
「出力される発振周波数を可変する方法として、第5図に示すようなVCOがある。第5図は、第4図のインバータ回路12と圧電振動子11の接続間で、インバータ回路11の入力側にコンデンサC_(13)を介在させ、出力側に抵抗R_(12)を介在させたものである。また、第4図のコンデンサC_(11)を可変容量ダイオードD_(11)に置き替え、その入力段に抵抗R_(13)を介在させている。この場合、コンデンサC_(13)の容量は数千[pF]に設定されて直流分をカットし、一方、抵抗R_(12)はインバータ回路12のゲインを調整するものである。また、可変容量ダイオードD_(11)は、その容量を変化させるもので可変コンデンサと同義である。そして、抵抗R_(13)は可変容量ダイオードD_(11)に電圧を印加するためのものである。従って、可変容量ダイオードD_(11)の容量を変化させることによって、発振周波数が変化するものである。」(第2頁右上欄第5行?同頁左下欄第1行)、
「第2図は、本発明の一実施例を示した原理回路図である。
第2図(A)において、第1図におけるアンプ部2とインバータ回路5に置き替え、また、第1の容量可変部3を可変容量ダイオードD_(1)に、第2の容量可変部4を可変容量ダイオードD_(2)に置き替えたものである。すなわち、圧電振動子1のインバータ回路5の入力段側で可変容量ダイオードD_(1)を介して接地(アノード接地)され、出力段側で可変容量ダイオードD_(2)を介して接地(アノード接地)される。」(第3頁左上欄第16行?同頁右上欄第7行)、
「また、第2図(B)は、さらにインバータ回路5と可変容量ダイオードD_(1)との接続点から圧電振動子1との間に可変容量ダイオードD_(3)を介在させ(圧電振動子1側がアノード)、インバータ回路5と可変容量ダイオードD_(2)との接続点から圧電振動子1の間に可変容量ダイオードD_(4)を介在(圧電振動子1側がアノード)させたものである。」(第3頁右上欄第13?20行)、
「次に、第2図(B)の原理回路図の一実施例の回路図を第3図に示す。・・・第1の容量可変部3は、入力端子7より抵抗R_(3),可変容量ダイオードD_(3)を介してアノード側が圧電振動子1に接続される。抵抗R_(3)と可変容量ダイオードD_(3)の接続点には、前述のコンデンサC_(3)が接続されると共に、可変容量ダイオードD_(1)を介して接地(アノード接地)される。
また、第2の容量可変部4は、圧電振動子1を抵抗R_(2)の接続点より、コンデンサC_(2),可変容量ダイオードD_(4),抵抗R_(5)を介して入力端子7に接続される。コンデンサC_(2)と可変容量ダイオードD_(4)の接続点は抵抗R_(6)を介して接地される。また、可変容量ダイオードD_(4)と抵抗R_(5)の接続点は可変容量ダイオードD_(2)を介して接地(アノード接地)されている。」(第3頁左下欄第4行?同頁右下欄第7行)、
が、記載されている。

本願の優先権主張日前日本国内において頒布された刊行物4(特開平7-273547号公報)には、第1図?第6図とともに、
「電圧制御型のインバータ発振回路」(発明の名称)に関して、
「【請求項1】 帰還抵抗を有するインバータの入力側に直流阻止用コンデンサを接続した直列回路と、前記直列回路の入出力間に設けた発振子と、前記直列回路の入力側と基準電位間に設けた電圧可変容量素子と、前記直列回路の出力側と基準電位間に設けたコンデンサとからなる電圧制御型のインバータ発振回路。」(特許請求の範囲)、
「【0003】
【従来技術】第5図はこの種の一従来例を説明するインバータ発振回路の回路図である。インバータ発振回路は、基本的には、インバータ増幅器1、発振子2及び電圧制御部3からなる。インバータ増幅器1は、インバータ4の入出力間に帰還抵抗5を有し、入出力側の基準電位との間に位相反転用のコンデンサ6、7を接続する。発振子2は水晶振動子としてインバータ4の入出力間に接続する。電圧制御部3は、インバータ4の入力側と基準電位との間に、直流素子用コンデンサ8及び電圧可変容量素子9を直列接続する。そして、その中点に抵抗10を接続して入力端とする。通常では、第5図(b)に示したように、電圧可変容量素子9が入力側のコンデンサ6を兼用する。そして、水晶振動子2を除く、インバータ増幅器1及び電圧制御部3の各素子は、1チツプ内にすべてIC化される。
【0004】このようなものでは、電圧制御部3の入力端に印加される電圧により、電圧可変容量素子9の容量値が変化する。したがって、水晶振動子2の負荷容量が変化するので、これに応答して発振周波数が変化する。このようなことから、例えば発振回路の周波数温度特性に応じて、負荷容量(制御電圧)を変化させることにより、温度補償を行うことができる。また、インバータ増幅器1及び電圧制御部3の各素子を集積化したICと水晶振動子の2つの部品点数のみなので、簡便に製作できて小型化を容易にする。」、
「【0009】
【実施例】第1図は本発明の一実施例を説明するインバータ発振回路の図である。なお、前従来例図と同一部分には同番号を付与してその説明は簡略する。インバータ発振回路は、前述同様に帰還抵抗、入出力側にコンデンサ(但し入力側は電圧可変容量素子)を有するインバータ増幅器と、水晶振動子と、直流阻止用のコンデンサ、電圧可変容量素子、抵抗を有する電圧制御部からなる。そして、この実施例では、インバータと直流阻止用のコンデンサからなる直列回路の端子間に水晶振動子を接続した構成とする。」、
「【0011】
【他の事項】上記実施例では、電圧可変容量素子9を入力側のコンデンサに兼用した例を示したが、第3図に示したように、コンデンサ6を別個に設けた場合でも同様である。また、第4図に示したように、入出力の両側に電圧可変容量素子9(ab)、直流阻止用のコンデンサ8(ab)、抵抗10(ab)を設けて、負荷容量の変化幅を大きくするようにしてもよい。」、
が、記載されている。

本願の優先権主張日前日本国内において頒布された刊行物5(特開平8-102526号公報)には、図1?図5とともに、
「CMOS半導体装置」(発明の名称)に関して、
「【請求項1】 第1導電型の半導体基板の複数箇所に形成された第2導電型のウェルと、第1導電型の前記半導体基板に形成された第2導電型のMOSトランジスタと、第2導電型の前記ウェルの少なくとも一つに前記MOSトランジスタの形成と同時に第2導電型の不純物を導入して形成されたキャパシタ領域と、前記キャパシタ領域の上部に絶縁層を介して設けられたゲート電極と、を有して前記キャパシタ領域と前記ゲート電極との間に形成された容量体を有するCMOS半導体装置において、前記容量体は、前記ゲート電極の一部に開口部が設けられ、前記ゲート電極の周辺と前記開口部に表れた前記キャパシタ領域に第2導電型の不純物が導入され、前記ゲート電極の周辺および前記開口部の第2導電型の不純物領域が金属配線で接続されていることを特徴とするCMOS半導体装置。」(特許請求の範囲)
「【0011】
【発明の実施の形態】本発明に係るCMOS型半導体装置の第1実施例を図面を参照して説明する。第1図(a)?(f)は、本発明の第1実施例に係るMOS型キャパシタを有するCMOS型半導体装置の製造方法を説明するための各工程における断面図を示している。
【0012】まず、同図(a)に示すように、例えばP型の半導体基板111を用意する。次に、同図(b)に示すように、この半導体基板111の所定の2つの領域に例えばイオン注入法によりN型の不純物を導入して2つのNウェル113、115を同時に形成する。このとき、これら以外の他の領域についてはレジストによってマスクされる。
【0013】次に、同図(c)に示すように、この半導体基板111の表面を選択的に酸化してフィールド酸化膜117を該表面に形成し、その半導体基板表面を複数のトランジスタ形成領域113、119とMOS型キャパシタ形成領域115に分離する。この場合にも、マスクは用いられる。次に、同図(d)に示すように、絶縁層121、131、133、ゲート電極123、135、137を所定のマスクプロセスによって被着、形成する。さらに、このNウェル領域113において半導体基板表面から例えばイオン注入法等によりマスクを使用して(他の領域115、119を覆い)P型不純物を導入し、ソース領域125、およびドレイン領域127を形成して、Pチャネル型FET(電界効果型トランジスタ)129を該領域113に形成するものである。
【0014】更に、同図(e)に示すように、半導体基板111の他の分離領域(MOSキャパシタ形成領域115およびNFET形成領域119)において、マスクを用いて(PFET129を覆って)所定の部分にN型の不純物を自己整合的に高濃度に導入する。これにより、P型半導体基板111上の所定の領域119および115に、それぞれNチャネル型FET139およびMOS容量141が形成されるものである。
【0015】以上の結果、当該半導体基板111上にはPチャネル型FET129、Nチャネル型FET139およびMOS型キャパシタ141が形成されるものである。なお、上記(d)、(e)に示す工程の順序は逆でも良い。次に、第2図(a)?(f)は、本発明の第2実施例に係るCMOS半導体装置の製造方法を説明するための各工程における断面図を示している。この実施例は、N型の半導体基板211にCMOSおよびMOS型キャパシタを形成したものである。
【0016】すなわち、第2図(a)において、N型の半導体基板211を用意する。次に、同図(b)に示すように、マスクを用いて該半導体基板211の2つの領域にイオン注入法によりP型の不純物を導入してPウェル213、215を形成する。次に、同図(c)に示すように、フィールド酸化膜217を該半導体基板211の表面に形成して半導体基板表面を領域213、219、215に分離する。
【0017】次に、同図(d)に示すように、絶縁層221、231、233、ゲート電極223、235、237を被着、形成する。さらに、このPウェル領域213において半導体基板表面からイオン注入法等によりN型不純物を導入してソース、ドレインを形成して、Nチャネル型FET(電界効果型トランジスタ)225を形成するものである。他の領域215、219はマスクしている。
【0018】更に、同図(e)に示すように、半導体基板211の他の分離領域においても、P型の不純物を導入する。これにより、N型半導体基板211上にPチャネル型FET227およびMOS容量229が形成されるものである。」、
「【0020】
【発明の効果】以上説明してきたように、本発明によれば、ウェル形成用のデプレッションマスクとキャパシタの反転層防止用のマスクとを兼用することができ、いずれかのデプレッションマスクが不必要となるため、そのマスク代を安くすることができる。また、そのデプレッション工程が減少するため、工程の減少による工程日程の削減が可能となっている。更に、デプレッション工程がなくなることによってウェファ単価、チップコストの低減が図れる。またこの構造の容量体により、半導体基板の多数キャリアが蓄積される状態で使用する為容量値がMAXの状態で使用できるとともに、容量体の内部抵抗を減らせることができ、その結果、交流信号を取り扱う回路にあっては安定な容量値が得られる。」、
が、記載されている。

2 対比・判断
2-1 本願の請求項1に係る発明について
本願の請求項1に係る発明(以下、「本願発明1」という。)と刊行物1に記載された発明(以下、「刊行物1発明」という。)とを対比する。
刊行物1発明の「P型の半導体基板からなる第1の導電形を有する半導体基板(10)」と「半導体基板(10)に他の電極(14)を設けた」こととは、本願発明1の「第1の電極となる第1導電型半導体基板」に相当し、刊行物1発明の「N型半導体領域からなる第2の導電形を有する第1の領域(11)」、「絶縁物(12)」、「共通のゲート電極」、「上記半導体基板に設けられた電極(14)を接地電位とし、上記第1の領域に設けられた電極(15)に正電圧をパラメータとして与え」ること、「ゲート電極から取り出した電極には、正の可変電圧V_(16)を供給しており、電圧V_(16)の変化によりゲート電極と半導体基板(10)間の容量値C_(16)が変化すること」は、それぞれ、本願発明1の「前記第1導電型半導体基板の前記導電体層に対向する領域に近接した表面近傍に第2導電型不純物領域を有する」こと、「容量絶縁膜」、「第2の電極となる導電体層」、「前記第2導電型不純物領域に前記第1導電型半導体基板及び前記第2導電型不純物領域からなるダイオードの逆方向電圧となる直流電圧を印加した状態と」すること、「前記導電体層に制御電圧を印加することにより、前記第1の電極となる前記第1導電型半導体基板及び前記第2の電極となる前記導電体層の間の容量要素としての容量値を変化させること」に相当する。
また、刊行物1発明の「可変容量素子である」「MOSダイオード」は、本願発明1の「MOS型キャパシタ」に相当する。
そうすると、本願発明1と刊行物1発明とは、「第1の電極となる第1導電型半導体基板上に容量絶縁膜を介して第2の電極となる導電体層を有し、前記第1導電型半導体基板の前記導電体層に対向する領域に近接した表面近傍に第2導電型不純物領域を有し、且つ前記第2導電型不純物領域に前記第1導電型半導体基板及び前記第2導電型不純物領域からなるダイオードの逆方向電圧となる直流電圧を印加した状態とし、前記導電体層に制御電圧を印加することにより、前記第1の電極となる前記第1導電型半導体基板及び前記第2の電極となる前記導電体層の間の容量要素としての容量値を変化させることを特徴とするMOS型キャパシタ。」の点で一致し、以下の点で相違している。
相違点1
本願発明1は、「前記第1導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第1導電型の高濃度層を有」するとの構成を備えているのに対して、刊行物1発明は、「上記半導体基板(10)のゲート閾値電圧と異なる閾値電圧を有する上記半導体基板と同電導型で比抵抗の小さい領域からなる第1の導電形を有し上記半導体基板より不純物濃度の高い材料で構成した第2の領域(17)を上記第1の領域に隣接あるいは接せず、適当な距離、離して設け」たとの構成を備えているものである点。
そこで、上記相違点1について検討する。
[相違点1について]
a.刊行物2には、「p形の半導体基板10からなる第1導電形を有する半導体基板主表面に、n形半導体領域11からなる第2導電形を有する第1の領域と、前記第1導電形を有し前記半導体基板より高い不純物濃度でかつ不純物濃度の異なる複数の領域17,18とを形成し、前記第1の領域の一部、第1導電形を有する複数領域、および前記半導体基板の一部の各表面上に絶縁膜12を介して共通のゲート電極を設け、さらに前記第1の領域および前記半導体基板にそれぞれ電極16,14を設け、前記第1の領域の設けられた電極15に正電圧を印加し、ゲート電極には、V_(16)という正の可変電圧を供給しており、電圧V_(16)の変化によりゲート電極と半導体基板10間の容量値C_(16)が変化することを特徴とする可変容量素子。」(以下、「刊行物2発明」という。)が、記載されている。
そして、刊行物2発明の「p形の半導体基板10からなる第1導電形を有する半導体基板」と「前記半導体基板に電極14を設け」ることとは、本願発明1の「第1の電極となる第1導電型半導体基板」に相当し、刊行物2発明の「n形半導体領域11からなる第2導電形を有する第1の領域」、「絶縁膜12」、「共通のゲート電極」、「前記第1の領域の設けられた電極15に正電圧を印加」すること、「ゲート電極には、V_(16)という正の可変電圧を供給しており、電圧V_(16)の変化によりゲート電極と半導体基板10間の容量値C_(16)が変化すること」は、それぞれ、本願発明1の「前記第1導電型半導体基板の前記導電体層に対向する領域に近接した表面近傍に第2導電型不純物領域を有する」こと、「容量絶縁膜」、「第2の電極となる導電体層」、「前記第2導電型不純物領域に前記第1導電型半導体基板及び前記第2導電型不純物領域からなるダイオードの逆方向電圧となる直流電圧を印加した状態と」すること、「前記導電体層に制御電圧を印加することにより、前記第1の電極となる前記第1導電型半導体基板及び前記第2の電極となる前記導電体層の間の容量要素としての容量値を変化させること」に相当する。
また、刊行物2発明の「可変容量素子」は、「MOSダイオード」からなるので、本願発明1の「MOS型キャパシタ」に相当する。
そうすると、本願発明1と刊行物2発明とは、「第1の電極となる第1導電型半導体基板上に容量絶縁膜を介して第2の電極となる導電体層を有し、前記第1導電型半導体基板の前記導電体層に対向する領域に近接した表面近傍に第2導電型不純物領域を有し、且つ前記第2導電型不純物領域に前記第1導電型半導体基板及び前記第2導電型不純物領域からなるダイオードの逆方向電圧となる直流電圧を印加した状態とし、前記導電体層に制御電圧を印加することにより、前記第1の電極となる前記第1導電型半導体基板及び前記第2の電極となる前記導電体層の間の容量要素としての容量値を変化させることを特徴とするMOS型キャパシタ。」の点で一致しており、この一致点は、本願発明1と刊行物1発明との一致点と同じであるが、本願発明1は、「前記第1導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第1導電型の高濃度層を有」するとの構成を備えているのに対して、刊行物2発明は、「前記第1導電形を有し前記半導体基板より高い不純物濃度でかつ不純物濃度の異なる複数の領域17,18とを形成し、前記第1の領域の一部、第1導電形を有する複数領域、および前記半導体基板の一部の各表面上に絶縁膜12を介して共通のゲート電極を設け」たとの構成を備えているものである点で相違している。
すなわち、刊行物2発明は、上記相違点1に係る、本願発明1の「前記第1導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第1導電型の高濃度層を有」するとの構成を備えていない。
b.また、刊行物3には、「可変容量ダイオード」を有する「圧電振動子による電圧制御発振回路」(発明の名称)が記載され、刊行物4には、「電圧可変容量素子」を有する「電圧制御型のインバータ発振回路」(発明の名称)が記載されているが、刊行物3に記載された発明の「可変容量ダイオード」と、刊行物4に記載された発明の「電圧可変容量素子」は、いずれも、具体的な構成が示されていないので、刊行物3に記載された発明と刊行物4に記載された発明は、いずれも、本願発明1の「前記第1導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第1導電型の高濃度層を有」するとの構成を備えていない。
c.また、刊行物5に記載された発明も、本願発明1の「前記第1導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第1導電型の高濃度層を有」するとの構成を備えていない。
d.そして、刊行物1発明は、上記相違点1に係る、「上記半導体基板(10)のゲート閾値電圧と異なる閾値電圧を有する上記半導体基板と同電導型で比抵抗の小さい領域からなる第1の導電形を有し上記半導体基板より不純物濃度の高い材料で構成した第2の領域(17)を上記第1の領域に隣接あるいは接せず、適当な距離、離して設け」たとの構成を備えることにより、「容量値最低のゲート電圧範囲を広くすることができ、ゲート閾値電圧を任意に定めることが可能となる。」(第2頁右下欄第18?20行)という作用効果を奏するものであり、また、刊行物2発明は、「前記第1導電形を有し前記半導体基板より高い不純物濃度でかつ不純物濃度の異なる複数の領域17,18とを形成し、前記第1の領域の一部、第1導電形を有する複数領域、および前記半導体基板の一部の各表面上に絶縁膜12を介して共通のゲート電極を設け」たとの構成を備えることにより、「一定のゲート電圧範囲が広くなり、また容量特性を印加電圧によって制御でき、容量値が複数個のレベルを有する可変容量素子が得られる」(第3頁左上欄第9?12行)」という作用効果を奏するものである。
これに対して、本願発明1は、上記相違点1に係る、「前記第1導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第1導電型の高濃度層を有」するとの構成を備えることにより、刊行物1ないし5に記載された発明にはない、ゲート電極が0V以下での空乏層の厚みを薄く抑えることができ、制御電圧0Vの時の容量Ci65を大きくすることができるという明細書記載の顕著な作用効果を奏するものである。

したがって、本願の請求項1に係る発明は、刊行物1又は2に記載された発明ではなく、また、刊行物1ないし5に記載された発明に基づいて当業者が容易に発明をすることができたものでもない。

2-2 本願の請求項2、3に係る発明について
本願の請求項2、3に係る発明は、本願発明1を引用した発明であるので、上記「2-1 本願の請求項1に係る発明について」における検討結果と同様に、刊行物1又は2に記載された発明ではなく、また、刊行物1ないし5に記載された発明に基づいて当業者が容易に発明をすることができたものでもない。

2-3 本願の請求項4に係る発明について
本願の請求項4に係る発明(以下、「本願発明4」という。)と刊行物1発明とを対比する。
刊行物1発明の「P型の半導体基板からなる第1の導電形を有する半導体基板(10)」と「半導体基板(10)に他の電極(14)を設けた」こととは、本願発明4の「第1の電極となる第1導電型半導体基板」に相当し、刊行物1発明の「N型半導体領域からなる第2の導電形を有する第1の領域(11)」、「絶縁物(12)」、「共通のゲート電極」、「上記半導体基板に設けられた電極(14)を接地電位とし、上記第1の領域に設けられた電極(15)に正電圧をパラメータとして与え」ること、「ゲート電極から取り出した電極には、正の可変電圧V_(16)を供給しており、電圧V_(16)の変化によりゲート電極と半導体基板(10)間の容量値C_(16)が変化すること」は、それぞれ、本願発明4の「前記第1導電型半導体基板表面近傍に第2導電型不純物領域を有する」こと、「容量絶縁膜」、「第2の電極となる導電体層」、「当該第2導電型不純物領域に前記第1導電型半導体基板及び前記第2導電型不純物領域からなるダイオードの逆方向電圧となる直流電圧を印加した状態と」すること、「前記導電体層に制御電圧を印加することにより、前記第1の電極となる前記第1導電型半導体基板及び前記第2の電極となる前記導電体層の間の容量要素としての容量値を変化させる」ことに相当する。
また、刊行物1発明の「可変容量素子である」「MOSダイオード」は、本願発明4の「MOS型キャパシタ」に相当する。
そうすると、本願発明4と刊行物1発明とは、
「可変容量キャパシタは、第1の電極となる第1導電型半導体基板上に容量絶縁膜を介して第2の電極となる導電体層を有すると共に該導電体層に近接して前記第1導電型半導体基板表面近傍に第2導電型不純物領域を有し、且つ当該第2導電型不純物領域に前記第1導電型半導体基板及び前記第2導電型不純物領域からなるダイオードの逆方向電圧となる直流電圧を印加した状態とし、前記導電体層に制御電圧を印加することにより、前記第1の電極となる前記第1導電型半導体基板及び前記第2の電極となる前記導電体層の間の容量要素としての容量値を変化させる構造を有するMOS型キャパシタ。」の点で一致し、以下の点で相違している。
相違点2
本願発明4は、「前記第1導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第1導電型の高濃度層を有」するとの構成を備えているのに対して、刊行物1発明は、「上記半導体基板(10)のゲート閾値電圧と異なる閾値電圧を有する上記半導体基板と同電導型で比抵抗の小さい領域からなる第1の導電形を有し上記半導体基板より不純物濃度の高い材料で構成した第2の領域(17)を上記第1の領域に隣接あるいは接せず、適当な距離、離して設け」たとの構成を備えているものである点。
相違点3
本願発明4は、「同一の半導体基板上に、発振用増幅器及び制御電圧により容量値を可変できる可変容量キャパシタを少なくともその構成要素とする電圧制御発振回路を搭載した半導体集積回路装置」であるのに対して、刊行物1発明は、本願発明4のような半導体集積回路装置ではない点。
そこで、上記相違点2、3について検討する。
[相違点2について]
相違点2は、上記「2-1 本願の請求項1に係る発明について」における相違点1と同じ内容であるので、上記「2-1 本願の請求項1に係る発明について」の[相違点1について]のa.?c.と同じ検討結果になる。
したがって、本願発明4は、刊行物1ないし5に記載された発明にはない、「前記第1導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第1導電型の高濃度層を有」するとの構成を備えるものであり、この構成により、刊行物1ないし5に記載された発明にはない、ゲート電極が0V以下での空乏層の厚みを薄く抑えることができ、制御電圧0Vの時の容量Ci65を大きくすることができるという明細書記載の顕著な作用効果を奏するものである。

よって、相違点3についての検討をするまでもなく、本願の請求項4に係る発明は、刊行物1又は2に記載された発明ではなく、また、刊行物1ないし5に記載された発明に基づいて当業者が容易に発明をすることができたものでもない。

2-4 本願の請求項5ないし7に係る発明について
本願の請求項5ないし7に係る発明は、本願発明4を引用した発明であるので、上記「2-3 本願の請求項4に係る発明について」における検討結果と同様に、刊行物1又は2に記載された発明ではなく、また、刊行物1ないし5に記載された発明に基づいて当業者が容易に発明をすることができたものでもない。


第4 むすび
以上のとおり、本願の請求項1ないし7に係る発明は、特許法第29条第1項第3号に規定する発明に該当せず、また、同法第29条第2項の規定により特許を受けることができないものでもない。
また、他に本願を拒絶すべき理由を発見しない。
よって、結論のとおり審決する。
 
審決日 2008-03-05 
出願番号 特願平11-345483
審決分類 P 1 8・ 572- WY (H01L)
P 1 8・ 561- WY (H01L)
P 1 8・ 121- WY (H01L)
P 1 8・ 113- WY (H01L)
最終処分 成立  
前審関与審査官 宮崎 園子  
特許庁審判長 松本 邦夫
特許庁審判官 河合 章
井原 純
発明の名称 MOS型キャパシタ及び半導体集積回路装置  
代理人 村中 克年  
代理人 栗原 浩之  

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