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審決分類 審判 査定不服 4号2号請求項の限定的減縮 特許、登録しない。 G11C
審判 査定不服 4項3号特許請求の範囲における誤記の訂正 特許、登録しない。 G11C
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 特許、登録しない。 G11C
審判 査定不服 特36条4項詳細な説明の記載不備 特許、登録しない。 G11C
審判 査定不服 4項4号特許請求の範囲における明りょうでない記載の釈明 特許、登録しない。 G11C
審判 査定不服 5項独立特許用件 特許、登録しない。 G11C
審判 査定不服 4項1号請求項の削除 特許、登録しない。 G11C
管理番号 1186300
審判番号 不服2005-19047  
総通号数 108 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2008-12-26 
種別 拒絶査定不服の審決 
審判請求日 2005-10-03 
確定日 2008-10-15 
事件の表示 平成10年特許願第117194号「シンクロナスDRAM」拒絶査定不服審判事件〔平成11年 1月12日出願公開、特開平11- 7764〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成10年4月27日(パリ条約による優先権主張1997年4月25日、韓国)の出願であって、平成17年6月30日付けで拒絶査定がなされ、これに対して同年10月3日に拒絶査定に対する審判請求がなされるとともに、同年11月2日付けで手続補正がなされたものである。

第2.平成17年11月2日付けの手続補正(以下、「本件補正」という。)について
[補正却下の決定の結論]
平成17年11月2日付けの手続補正を却下する。
[理由]
1.本件手続補正の内容
本件補正は、特許請求の範囲の請求項1及び2を補正し、この特許請求の範囲の補正に整合させるために発明の詳細な説明の【0008】段落、【0009】段落及び【0012】段落を補正するものであって、補正後の特許請求の範囲の請求項1及び2に係る発明は以下のとおりである。
「【請求項1】
アドレスにより選択されデータを貯蔵する多数個のセルと、ロウ及びカラムに構成される多数個のメモリセルアレイと、前記ロウとカラムを選択するための多数個のロウデコーダ及びカラムデコーダと、リード動作の間に前記アドレスにより選択されたセルのデータがビットライン及びデータバスラインに順次伝えられると、これをそれぞれ増幅して出力するビットラインセンスアンプ及びデータバスラインセンスアンプと、前記データバスラインのデータがグローバル入/出力ラインに伝えられると、これをバッファリングして外部に出力するためのデータ出力バッファを含む半導体メモリ素子であるシンクロナスDRAMにおいて、
バースト長をプログラミングするモードレジスタと、
カラムアクティブ信号により、前記カラムデコーダの動作を制御するカラムアドレスバッファ及びラッチ手段と、
バーストスタートアドレスが入力されると、前記モードレジスタにプログラミングされたバースト長ほどのバーストアドレスを発生させるバースト長カウンタ手段と、
前記バースト長カウンタ手段の動作を制御するバースト制御手段と、
前記グローバル入/出力ラインに伝えられたデータを臨時貯蔵するためのもので、前記バーストアドレスにより、この臨時貯蔵されたデータを伝送するデータラッチ手段と、
前記データラッチ手段からデータをプリフェッチしてラッチし、ラッチされたデータをパイプライン処理するパイプラッチ手段と、
前記バーストアドレスを用いて前記パイプラッチ手段の前記パイプライン処理動作を制御するパイプ制御器と、
を備えることを特徴とするシンクロナスDRAM。
【請求項2】
前記データラッチ手段は、前記グローバル入/出力ライン上のデータを並列にラッチするため、前記グローバル入/出力ラインの数ほどの複数個のデータラッチ回路を備えることを特徴とする請求項1記載のシンクロナスDRAM。」

2.補正事項の整理
(a)補正事項1
補正事項1は、以下のとおり、補正事項1-1及び1-2に分けられる。
(a-1)補正事項1-1
補正前の請求項1の「前記グローバル入/出力ラインに伝えられたデータを臨時貯蔵するためのもので、前記バーストアドレスにより貯蔵されたデータを前記データ出力バッファに伝送するデータラッチ手段と」を、
補正後の請求項1の「前記グローバル入/出力ラインに伝えられたデータを臨時貯蔵するためのもので、前記バーストアドレスにより、この臨時貯蔵されたデータを伝送するデータラッチ手段と」と補正すること。
(a-2)補正事項1-2
補正前の請求項1の「前記バーストアドレスの制御により前記パイプラッチ手段の前記パイプライン処理を制御するパイプ制御器」を、
補正後の請求項1の「前記バーストアドレスを用いて前記パイプラッチ手段の前記パイプライン処理動作を制御するパイプ制御器」と補正すること。
(b)補正事項2
補正前の請求項2の「前記データバスラインの出力を並列にNビット受信してラッチする複数個のデータラッチ回路を備えること」を、
補正後請求項2の「前記グローバル入/出力ライン上のデータを並列にラッチするため、前記グローバル入/出力ラインの数ほどの複数個のデータラッチ回路を備えること」と補正すること。

3.本件補正についての検討
(1)補正の目的の適否及び新規事項の追加について
(a)補正事項1について
(a-1)補正事項1-1について
補正事項1-1について検討すると、補正前の請求項1の「前記バーストアドレスにより貯蔵されたデータ」を補正後の請求項1の「前記バーストアドレスにより、この臨時貯蔵されたデータ」とすることは、補正前の請求項1には、「データ」が、「臨時貯蔵」されることが記載されているから、当該記載と整合するために補正されたものであって、明りょうでない記載の釈明を目的とするものである。また、補正前の請求項1の「データを前記データ出力バッファに伝送する」を補正後の請求項1の「データを伝送する」とすることは、補正前の請求項1には、データラッチ手段からデータをプリフェッチしてラッチするのは、パイプラッチ手段であることが記載されているから、当該記載と整合させるために「前記データ出力バッファに」を削除するものであり、明りょうでない記載の釈明を目的とするものに該当する。
したがって、この補正は、特許法第17条の2第4項第4号に規定する要件を満たしている。

(a-2)補正事項1-2について
補正事項1-2について検討すると、補正後の請求項1の「前記バーストアドレスを用いて」は、補正前の請求項1の「前記バーストアドレスの制御により」における「制御」を、より広い概念の「用いて」に変更するものであるから、この補正は、請求項の削除、特許請求の範囲の減縮、誤記の訂正、明りょうでない記載の釈明のいずれを目的とするものにも該当しない。
したがって、この補正は、特許法第17条の2第4項各号に規定するいずれの要件も満たしていない。

(b)補正事項2について
補正事項2について検討すると、引用する補正前の請求項1には、補正前の請求項2の「データラッチ手段」が、「前記グローバル入/出力ラインに伝えられたデータを臨時貯蔵するためのもの」であることが記載されているから、この記載と整合するように、「データバスライン」なる記載を削除して、「前記グローバル入/出力ライン」を用いて、「前記グローバル入/出力ライン上のデータを並列にラッチするため、前記グローバル入/出力ラインの数ほどの複数個のデータラッチ回路を備えること」とするものであるから、明りょうでない記載の釈明を目的とするものに該当する。
したがって、この補正は、特許法第17条の2第4項第4号に規定する要件を満たしている。

よって、補正事項1-2を含む本件補正は、特許法第17条の2第4項に規定する要件を満たしておらず、同法第159条第1項において読み替えて準用する特許法第53条第1項の規定により却下されるべきものである。

以下においては、仮に、補正事項1及び2についての補正が、特許法第17条の2第4項第2号に規定する特許請求の範囲の減縮を目的とするものであって、且つ、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものとして、補正後の請求項1及び2に係る発明が、その特許出願の際独立して特許を受けられるか否かについて検討する。

(2)独立特許要件の有無の検討
(a)本件補正後の請求項1及び2に係る発明
本件補正後の請求項1及び2に係る発明は、「第2.1.本件補正の内容」において記載したとおりのものである。

(b)特許法第36条第6項第1号及び第2号に規定する要件について
本件補正後の請求項1及び2に係る発明は、以下に示すように、特許法第36条第6項第1号及び第2号に規定する要件を満たしていない。

(b-1)本件補正後の請求項1に記載された「パイプライン処理」という用語について
本件補正後の請求項1には、「前記データラッチ手段からデータをプリフェッチしてラッチし、ラッチされたデータをパイプライン処理するパイプラッチ手段」、「前記バーストアドレスを用いて前記パイプラッチ手段の前記パイプライン処理動作を制御するパイプ制御器」と記載されているから、「パイプラッチ手段」は、データラッチ手段からデータをプリフェッチしてラッチし、パイプラッチ手段をパイプ制御器によって制御して、ラッチされたデータをパイプライン処理するものであることが理解できる。
しかしながら、一般に、半導体記憶装置における「パイプライン処理」とは、ある特定の処理を行う処理ブロックAと別の処理を行う処理ブロックBとをラッチ手段で分離し、これら両ブロックAとBを並列に動作させて処理速度を向上させるものであり、ラッチ手段を挟んでその両側で行われる処理を並列動作することを意味するものである。そして、本件補正後の請求項1の上記記載によって、「パイプラッチ手段」が「パイプライン処理」を行うことは明らかであるものの、その「パイプライン処理」そのものがどのようなものを示すのか、つまり、どのような処理とどのような処理がどういった並列処理がなされるのかが不明であるから、本件補正後の請求項1及び請求項1を引用する請求項2に係る発明は明確でない。
さらに、本件補正後の請求項1に記載された「パイプライン処理」に関して、本願の明細書に定義されているか否か、或いは本願の明細書の記載からその意味が明らかであるか否かについても検討する。本願の明細書には、以下の記載がある。
「【0022】(第2の実施の形態)
図5は、本発明の第2の実施の形態におけるシンクロナスDRAMのブロック構成図であり、前記データバスラインの出力を並列にNビットほど受信してからこれをN個のデータラッチ回路に同時にラッチさせた後、前記バーストアドレスによりN個ずつ順次出力するデータラッチ回路(42、43)及びパイプ＆ラッチ回路のデータラッチ回路(51、52)を並列に構成した。前記パイプ＆ラッチ回路は、グローバル入/出力ラインの数ほどに該当するラッチ回路で構成され、パイプライン構造とプリフェッチ構造を同時に有することを特徴とする。
【0023】
前記構成による動作を見れば、データバスラインの出力をNビットほど受信した後これをN個のデータラッチ回路にN個ずつ順次ラッチさせる。その次に、バーストアドレスにより前記データラッチ回路からデータをN個ずつ順次出力させる。この場合、4ビットプリフェッチに1段のパイプライン構造を有する回路に構成されたものである。
【0024】
前記構成は、4ビットプリフェッチ端にデータが並列に入力されるため一般的な構成より約4倍の速度が向上され、1段のパイプライン回路で約2倍の速度が向上されるようにする。従って、全体的に約8倍の速度でデータを出力させることができる。」
そして、上記記載から、「パイプライン処理」に関して整理すると、以下の事項が記載されていると言える。
(A)パイプ＆ラッチ回路は、グローバル入/出力ラインの数ほどに該当するラッチ回路で構成され、パイプライン構造とプリフェッチ構造を同時に有すること。
(B)バーストアドレスによりデータラッチ回路からデータをN個ずつ順次出力させると、4ビットプリフェッチに1段のパイプライン構造を有する回路が構成される。
(C)4ビットプリフェッチ端にデータが並列に入力されるため一般的な構成より約4倍の速度が向上され、1段のパイプライン回路で約2倍の速度が向上される。
そこで、上記(A)ないし(C)について検討すると、本願の明細書には、「パイプライン構造」を有することは記載されているものの、補正後の請求項1に係る発明の「パイプラッチ手段」に相当する「パイプ＆ラッチ回路(51、52)」が行う並列処理について、どのような処理とどのような処理をどのように並列に行うものであるのか何等具体的な記載はない。しかも、請求人は、平成16年12月14日付け意見書において、「パイプ＆ラッチ回路は、データラッチ回路と通常のパイプライン回路とを備えている回路です。そのうちのデータラッチ回路は、図4に示された回路と同じ構成の回路です。」と主張しているが、仮にこの内容を受け入れた場合に、図4に示されたデータラッチ回路は、4個のデータを同時にラッチし、1個ずづデータを出力する回路であるから、このデータラッチ回路を直列に接続することは不可能である。したがって、「パイプ＆ラッチ回路」のラッチ回路が図4に示されるデータラッチ回路であると解釈することはできないし、本願明細書にはそのように解釈できる根拠となる記載も見あたらない。
さらに、請求人は、平成17年12月15日付け手続補正書の「請求の理由」において、「このパイプ＆ラッチ回路51、52においてバーストアドレスによりMビットのデータを一単位として順次4回出力し、Nビットのデータを出力する動作は、一連のパイプライン動作に当たります。このようなパイプライン構成は特開平2000-30444号公報(特願平11-148446号公報)における図1及び図2(参考図として添付の図1及び図2)に示すように公知の技術であります。すなわち、この図1に示すレジスタ11?1nのように、パイプ＆ラッチ回路51、52もM個並列に備えられ、図2に示すP0〈0〉?P0〈2〉のデータがICLK2により順次出力されるように、M個のパイプ＆ラッチ回路51、52から出力されたMビット単位のデータがバーストアドレスによりM回順次出力されるものです。つまり、M段のパイプラインが構成され、Mビット単位のデータをM回パイプライン処理することとなります。」と主張しており、いわゆるウェーブパイプライン処理であることを説明しようとしているが、上記特開平2000-30444号公報に示されている「パイプライン処理」の技術は、データラッチ回路を並列に接続したウェーブパイプラインに関するものであり、本件補正後の請求項1及び2に係る発明の「データラッチ回路」の後段にある「パイプ＆ラッチ回路」が行う「パイプライン処理」とは直接関係のないものであり、本件補正後の請求項1及び2に係る発明の「パイプライン処理」が、ウェーブパイプライン処理であるとは、発明の詳細な説明の記載及び図面の記載から到底認めることはできない。また、仮に、本件補正後の請求項1及び2に係る発明の「パイプライン処理」が、ウェーブパイプライン処理であるとしても、複数の「データラッチ回路」をどのようなタイミングで制御するのかが明らかでないから、「パイプライン処理」がどのような処理を行うものであるのか明らかでない。
したがって、本件補正後の請求項1に記載された「パイプライン処理」は明確でなく、本願明細書及び図面には、「パイプライン処理」がどのようなものであるのか具体的な開示がなされていないから、本件補正後の請求項1及び請求項1を引用する請求項2に係る発明は明確でないし、かつ、発明の詳細な説明に記載されたものではない。

(b-2)本件補正後の請求項1に記載された「データラッチ手段」について
「データラッチ回路42及び43」に関して、本願明細書には、以下の記載がある。
「【0022】(第2の実施の形態)
図5は、本発明の第2の実施の形態におけるシンクロナスDRAMのブロック構成図であり、前記データバスラインの出力を並列にNビットほど受信してからこれをN個のデータラッチ回路に同時にラッチさせた後、前記バーストアドレスによりN個ずつ順次出力するデータラッチ回路(42、43)及びパイプ＆ラッチ回路のデータラッチ回路(51、52)を並列に構成した。前記パイプ＆ラッチ回路は、グローバル入/出力ラインの数ほどに該当するラッチ回路で構成され、パイプライン構造とプリフェッチ構造を同時に有することを特徴とする。
【0023】前記構成による動作を見れば、データバスラインの出力をNビットほど受信した後これをN個のデータラッチ回路にN個ずつ順次ラッチさせる。その次に、バーストアドレスにより前記データラッチ回路からデータをN個ずつ順次出力させる。この場合、4ビットプリフェッチに1段のパイプライン構造を有する回路に構成されたものである。」
「【図面の簡単な説明】
【図4】図1に示すデータラッチ回路の一実施例による詳細回路図。」

そこで、上記記載において、「データラッチ回路42及び43」に関して整理すると、本願明細書に記載された「データラッチ回路42及び43」は、以下のようなものであると認められる。
(A)データバスラインの出力を並列にNビットほど受信してからこれをN個のデータラッチ回路に同時にラッチさせた後、バーストアドレスによりN個ずつ順次出力するものであること。
(B)データバスラインの出力をNビットほど受信した後これをN個のデータラッチ回路にN個ずつ順次ラッチさせるものであること。
(C)バーストアドレスにより前記データラッチ回路からデータをN個ずつ順次出力させるものであること。
一方、図5に示されるブロック構成図において、上記(A)ないし(C)に示される動作について、どのようにして、データバスラインの出力を並列にNビットほど受信してからこれをN個のデータラッチ回路に同時にラッチさせるのか明らかでなく、また、どのようにして、このラッチさせた後、バーストアドレスによりN個ずつ順次出力させるかは明らかでないから、結局、本願明細書及び図面には、上記(A)ないし(C)に示される動作に関して、当該動作を行うための具体的な手段は何等記載されていないことになる。
また、請求人が、平成16年12月14日付け意見書において主張しているように、図1の「データラッチ回路42,43」の詳細な図面である図4を、図5の「データラッチ回路42,43」の詳細な図面であるとしても、図4において、どのようにして、データバスラインの出力を並列にNビットほど受信してからこれをN個のデータラッチ回路に同時にラッチさせ、その後、バーストアドレスにより前記データラッチ回路からデータをN個ずつ順次出力させるのか明らかでない。しかも、図4のデータラッチ回路は、データは1個ずつしか出力できないものであるから、N個ずつ順次出力させることは不可能である。
したがって、本件補正後の請求項1及び2に係る発明は、発明の詳細な説明に記載されたものではない。

(b-3)本件補正後の請求項1に記載された「パイプ制御器」について
本件補正後の請求項1の「前記バーストアドレスを用いて前記パイプラッチ手段の前記パイプライン処理動作を制御するパイプ制御器」について検討すると、「パイプ制御器」が、バーストアドレスを用いて、どのようにして、パイプラッチ手段のパイプライン処理を制御するのか明らかでなく、本願明細書においても、どのようにパイプライン処理を制御するのか記載されていないから、本件補正後の請求項1及び請求項1を引用する請求項2に係る発明は明確でないし、かつ、発明の詳細な説明に記載されたものでもない。

よって、本件補正後の請求項1及び2に係る発明は、特許法第36条第6項第1号及び第2号に規定する要件を満たさないものであるから、特許出願の際独立して特許を受けることができない。

4.むすび
よって、補正事項1及び2についての補正を含む本件補正は、特許法第17条の2第4項に規定する要件を満たさないものであり、仮に、同法同条同項に規定する要件を満たし、同法同条第4項第2号に掲げる事項(特許請求の範囲の減縮)を目的とするものであるとしても、同法第17条の2第5項で準用する同法第126条第5項の規定に適合しないものであるから、特許法第159条第1項で読み替えて準用する同法第53条第1項の規定により却下されるべきものである。

第3.特許請求の範囲の記載
平成17年11月2日付の手続補正は上記のとおり却下されたので、本願は、平成16年12月14日に提出された手続補正書により補正され、その特許請求の範囲には以下のとおり記載されるものであって、「シンクロナスDRAM」に関するものである。
「【請求項1】
アドレスにより選択されデータを貯蔵する多数個のセルと、ロウ及びカラムに構成される多数個のメモリセルアレイと、前記ロウとカラムを選択するための多数個のロウデコーダ及びカラムデコーダと、リード動作の間に前記アドレスにより選択されたセルのデータがビットライン及びデータバスラインに順次伝えられると、これをそれぞれ増幅して出力するビットラインセンスアンプ及びデータバスラインセンスアンプと、前記データバスラインのデータがグローバル入/出力ラインに伝えられると、これをバッファリングして外部に出力するためのデータ出力バッファを含む半導体メモリ素子であるシンクロナスDRAMにおいて、
バースト長をプログラミングするモードレジスタと、
カラムアクティブ信号により、前記カラムデコーダの動作を制御するカラムアドレスバッファ及びラッチ手段と、
バーストスタートアドレスが入力されると、前記モードレジスタにプログラミングされたバースト長ほどのバーストアドレスを発生させるバースト長カウンタ手段と、
前記バースト長カウンタ手段の動作を制御するバースト制御手段と、
前記グローバル入/出力ラインに伝えられたデータを臨時貯蔵するためのもので、前記バーストアドレスにより貯蔵されたデータを前記データ出力バッファに伝送するデータラッチ手段と、
前記データラッチ手段からデータをプリフェッチしてラッチし、ラッチされたデータをパイプライン処理するパイプラッチ手段と、
前記バーストアドレスの制御により前記パイプラッチ手段の前記パイプライン処理を制御するパイプ制御器と、
を備えることを特徴とするシンクロナスDRAM。
【請求項2】
前記データラッチ手段は、前記データバスラインの出力を並列にNビット受信してラッチする複数個のデータラッチ回路を備えることを特徴とする請求項1記載のシンクロナスDRAM。」

第4.平成16年9月10日付けの拒絶理由通知書の＜理由1＞及び＜理由3＞
原査定における、平成16年9月10日付けの拒絶理由通知書の＜理由1＞及び＜理由3＞は、以下のとおりのものである。
「 ＜理由1＞
この出願は、発明の詳細な説明の記載が下記の点で、特許法第36条第4項に規定する要件を満たしていない。
記
請求項1及び対応する発明の詳細な説明及び図面(第5図)、及び関連する部位について以下に不明点を列挙する。

(1)本願発明における「パイプライン」という用語の意味が不明である。まず、本願発明では「パイプライン」という用語をどのようなものとして定義し、使用しているのか具体的に説明されたい。それに伴い「パイプ＆ラッチ回路51」がどのような回路であるのか、回路図及びその動作を意見書にて示されたい。
例えば【0021】には、第4図の構成が「パイプライン処理」を行ったものと記載されている(例えば’ｐｐfeｔch’はパイプライン回路の出力を選択するとの記載がある)が、先の拒絶理由通知において指摘したとおり、第4図の構成に技術常識でいうパイプラインは含まれていない(技術常識で判断すれば、プリフェッチ回路が並列化され、交互に用いられている回路であって、パイプラインの直列的な回路構造はない)。
上記から類推すると第5図における「パイプライン構造」も技術常識のパイプライン構造とは異なるのではないか。それとも技術常識におけるパイプライン構造であるのか。
さらに言えば、上記【0021】の記載に基づけば、第4図の構成は「パイプライン構造」と「プリフェッチ構造」を同時に有していることになり、先の拒絶理由通知において指摘した＜理由1＞がそのまま適用可能であることにも留意されたい。
回路動作において、技術常識におけるパイプライン構造とは、一連の処理(メモリにおいては例えばアドレス入力からデータ出力まで)を行う回路を、ラッチ回路で区切ることにより複数のステージに分割し、複数のデータの処理をステージ毎に1ステップずつずらして行わせることにより、回路の使用効率を上げると同時に、一連の処理を高速化したものである。(必要とあれば、「新版 情報処理ハンドブック オーム社 昭和57年発行」 P808における「パイプライン方式」の項を参照されたい。)(以下、これを「理由1-1」という。)

(2-1)第5図におけるデータラッチ回路42及び43の回路及び動作が不明である。第5図におけるデータラッチ回路42及び43は第4図に示されたものと同じ構成のものであるのか。同一の番号が振られているので同じ構成を有すると推測するが、正しいのか。異なるのであればどのような回路であるのか説明されたい。(以下、これを「理由1-2」という。)

(2-2)パイプ＆ラッチ回路51と52の回路及び動作が不明である。第5図におけるパイプ＆ラッチ回路51と52は第4図に示されたものと同じ構成のものであるのか。データラッチ回路42及び43は複数のデータをプリフェッチした後、バーストアドレスの入力にしたがい、データを1つずつ出力するものであるから、パイプ＆ラッチ回路51には複数のデータを一度に取り込むプリフェッチ構造は有していないと推測するが、正しいのか。(以下、これを「理由1-3」という。)

また、「パイプ＆ラッチ回路51」が想定した回路構成(回路図及びその動作)を意見書にて具体的に示されたい。
無論、具体的な回路は発明の詳細な説明に記載されていないが、想定した「パイプ＆ラッチ回路51」を、具体的な論理回路図(例えば第4図のようなもの)及びその動作を示されたい。想定したパイプ＆ラッチ回路51及びその動作が当業者であれば発明の詳細な説明から理解できるか否かは回路を見てから判断する。 特に重要であるのは、パイプ＆ラッチ回路51の入出力である。いくつのデータを同時に取り込み、いくつのデータを同時に出力するのか。またデータラッチ回路42の出力との関係、及び動作タイミングについても説明されたい。
(3)例えば特開平08-212778号公報(第3図、第24図、第26図等参照)にはプリフェッチとパイプライン構造を有するものが記載されているが、本願発明のデータラッチ回路42及びパイプ＆ラッチ回路51は上記のようなものを想定しているのか。(以下、これを「理由1-4」という。)

請求項2及び対応する発明の詳細な説明及び図面(第5図)、及び関連する部位について以下に不明点を列挙する。
請求項2及び対応する発明の詳細な説明には、「データラッチ手段は、データバスラインの出力を並列にNビット受信してN個のデータラッチ回路に順次ラッチさせた後、バーストアドレスによりN個ずつ順次出力する」との記載がある。
上記について検討する。
(4)まず、プリフェッチ動作を行う際に、「データバスラインの出力を並列にNビット受信」した後に、N個のデータラッチ回路に順次ラッチさせるとの記載があるが、何故「並列にNビット受信」した後に、N個のデータラッチ回路に「同時」にラッチさせないで「順次」ラッチさせるのか。技術常識におけるプリフェッチ動作であれば、データを並列にNビット受信したのであれば、Nビット同時にラッチさせるものである。したがって、上記動作は少なくとも技術常識におけるプリフェッチ動作ではない。無論、技術常識におけるパイプライン動作でもない。
もし上記解釈が間違っているのであれば、「順次ラッチさせる」とはどのような意味であるのか。(以下、これを「理由1-5」という。)
(5)「バーストアドレスによりN個ずつ順次出力する」との記載はどのような意味であるのか。発明の詳細な説明(バーストアドレスの発生)によればバーストアドレスにより一度に出力されるデータは1個であってN個ではない。したがって、N個ずつの出力は不可能である。
また、同時にNビット受信して、同時にN個(Nビット)出力するのではプリフェッチを行う意味はない。
したがって、本願発明がどのような動作を行っているのか不明である。
したがって、上記(4)(5)の解釈によれば、本願発明は技術常識におけるプリフェッチ構造も技術常識におけるパイプライン構造も有していないことになる。上記解釈が間違っているのであれば、本願発明が想定したプリフェッチとパイプラインを行うデータラッチ回路が実際にはどのような動作を行っているのか、具体的な例を挙げ、発明の詳細な説明における対応する記載を引用しつつ説明されたい。特に第5図におけるデータラッチ回路42とパイプ＆ラッチ回路51がどのような回路であるかは重要である。(以下、これを「理由1-6」という。)」(注;下線部は当審で追加)

「＜理由3＞
この出願は、特許請求の範囲の記載が下記の点で、特許法第36条第6項第2号に規定する要件を満たしていない。
記
(1)請求項1における「パイプライン」という用語は、技術常識とは異なる意味で使用されている。したがって、技術常識における「パイプライン」との混同を引き起こすため、請求項1の記載は明確でない。(以下、これを「理由3-1」という。)
(2)請求項2に記載された「データラッチ回路」は技術常識におけるプリフェッチ及び技術常識におけるパイプラインの動作と異なる。すなわち請求項1の記載と矛盾している。(以下、これを「理由3-2」という。)」(注;下線部は当審で追加)

第5.審判請求書における審判請求人の主張
審判請求人は、「請求の理由」において、上記理由1-1ないし1-6並びに上記理由3-1及び3-2について、以下のように主張している。 「以下、上記本願発明に係るデータラッチ回路42、43、パイプ＆ラッチ回路51、52の具体的な回路構成及び動作について詳細に説明します。
データラッチ回路42、43は本願の図4に示す回路構成を有し、パイプ＆ラッチ回路51、52はこのデータラッチ回路42、43と同様に構成されるものです。これは、詳細な説明中の段落〔0022〕の「・・・前記バーストアドレスによりN個ずつ順次出力するデータラッチ回路(42、43、51、52)を並列に構成した。」と、データラッチ回路42、43及びパイプ＆ラッチ回路51、52が同列に記載されていることからも自明な事項であると思料致します。 そして、データラッチ回路42、43及びパイプ＆ラッチ回路51、52は、それぞれM個ずつ並列に備えられ、それらM個ずつ準備されたデータラッチ回路42、43と、パイプ＆ラッチ回路51、52とがそれぞれ1対1で対応するように構成されているものです。このように構成されたデータラッチ回路42、43及びパイプ＆ラッチ回路51、52では、まずM個のデータラッチ回路42、43がデータバスラインからそれぞれMビットづつ並列に、つまり同時にデータを受信します。このとき、結果的にM個のデータラッチ回路42、43全体でM×M=Nビットのデータを受信することとなります。次いで、M個の各データラッチ回路42、43では、バーストアドレスにより1ビットづつ合計Mビットのデータが一単位として順次4回出力されます。この出力に対し、パイプ＆ラッチ回路51、52ではそれぞれに対応するデータラッチ回路42、43から入力されるMビットのデータが1ビットずつ順次ラッチされます。その後、パイプライン制御器53から入力されるバーストアドレスにより1ビットずつ合計Mビットのデータが一単位として各パイプ＆ラッチ回路51、52から順次出力され、全体として結果的にNビット出力されることとなります。
このパイプ＆ラッチ回路51、52においてバーストアドレスによりMビットのデータを一単位として順次4回出力し、Nビットのデータを出力する動作は、一連のパイプライン動作に当たります。このようなパイプライン構成は特開平2000-30444号公報(特願平11-148446号公報)における図1及び図2(参考図として添付の図1及び図2)に示すように公知の技術であります。 すなわち、この図1に示すレジスタ11?1nのように、パイプ＆ラッチ回路51、52もM個並列に備えられ、図2に示すP0〈0〉?P0〈2〉のデータがICLK2により順次出力されるように、M個のパイプ＆ラッチ回路51、52から出力されたMビット単位のデータがバーストアドレスによりM回順次出力されるものです。つまり、M段のパイプラインが構成され、Mビット単位のデータをM回パイプライン処理することとなります。
図4では、4つのグローバル入/出力ラインgiｏbi?giｏblが並列に設けられている例が挙げられていますので、データラッチ回路42、43及びパイプ＆ラッチ回路51、52は4個づつ備えられ、各データラッチ回路42、43においてグローバル入/出力ラインgiｏbi?giｏblから並列に4ビットのデータを受信して1ビットづつ合計4ビットのデータが直列に各データラッチ回路42、43から出力されます。4つの各パイプ＆ラッチ回路51、52ではこの4ビット単位の出力データが1ビットずつ順次ラッチされてグローバル入/出力ラインgiｏbi?giｏblに入力され、各パイプ＆ラッチ回路51、52からは4ビット単位の出力データが1ビットづつ出力されます。結果的には、全パイプ＆ラッチ回路51、52において16ビットのデータが出力されることとなります。このとき、パイプライン制御器53においてバーストアドレスによりデータの出力制御がなされ、各パイプ＆ラッチ回路51、52からの4ビットのデータを順次出力させることが可能です。
このように、データラッチ回路42、43、パイプ＆ラッチ回路51、52が複数個(M個)備えられることは、図4に示す4つのグローバル入/出力ラインgiｏbi?giｏblに対し、図5に示すDQピン28の個数が16個であることから、図4に示す回路構成のデータラッチ回路42、43、パイプ＆ラッチ回路51、52がそれぞれ4個づつ備えられることは、いわゆる当業者であれば何ら問題なく容易に想到することであることは明らかであります。
以上のように、パイプ＆ラッチ回路51、52の回路構成及び動作、データラッチ回路42、43とのデータの入出力関係の他、本願におけるパイプライン処理の内容が明らかになったものと思料致します。
従いまして、本願請求項1、2に係る発明は明確であり、また本願の発明の詳細な説明は、当業者が請求項1、2に係る発明を実施することができる程度に明確かつ充分に記載されているものと思料致します。」

第6.当審の判断
そこで、上記「理由1-1」ないし上記「理由1-3」及び上記「理由3-1」について検討する。
(a)上記「理由1-1」及び上記「理由3-1」について
まず、「本願発明における「パイプライン」という用語の意味が不明である。」と指摘した、上記「理由1-1」及び請求項1に記載の「パイプライン」が明確でないと指摘した、上記「理由3-1」について検討する。
本願の請求項1には、「前記データラッチ手段からデータをプリフェッチしてラッチし、ラッチされたデータをパイプライン処理するパイプラッチ手段」、「前記バーストアドレスを用いて前記パイプラッチ手段の前記パイプライン処理動作を制御するパイプ制御器」と記載されているから、「パイプラッチ手段」は、データラッチ手段からデータをプリフェッチしてラッチし、パイプラッチ手段をパイプ制御器によって制御して、ラッチされたデータをパイプライン処理するものであることが理解できる。
しかしながら、一般に、半導体記憶装置における「パイプライン処理」とは、ある特定の処理を行う処理ブロックAと別の処理を行う処理ブロックBとをラッチ手段で分離し、これら両ブロックAとBを並列に動作させて処理速度を向上させるものであり、ラッチ手段を挟んでその両側で行われる処理を並列動作することを意味するものである。そして、本件補正後の請求項1の上記記載によって、「パイプラッチ手段」が「パイプライン処理」を行うことは明らかであるものの、その「パイプライン処理」そのものがどのようなものを示すのか、つまり、どのような処理とどのような処理がどういった並列処理がなされるのかが不明であるから、本願の請求項1及び請求項1を引用する請求項2に係る発明は明確でない。
さらに、本願の請求項1に記載された「パイプライン処理」に関して、本願の明細書に定義されているか否か、或いは本願の明細書の記載からその意味が明らかであるか否かについても検討する。本願の明細書には、以下の記載がある。
「【0022】(第2の実施の形態)
図5は、本発明の第2の実施の形態におけるシンクロナスDRAMのブロック構成図であり、前記データバスラインの出力を並列にNビットほど受信してからこれをN個のデータラッチ回路に同時にラッチさせた後、前記バーストアドレスによりN個ずつ順次出力するデータラッチ回路(42、43)及びパイプ＆ラッチ回路のデータラッチ回路(51、52)を並列に構成した。前記パイプ＆ラッチ回路は、グローバル入/出力ラインの数ほどに該当するラッチ回路で構成され、パイプライン構造とプリフェッチ構造を同時に有することを特徴とする。
【0023】
前記構成による動作を見れば、データバスラインの出力をNビットほど受信した後これをN個のデータラッチ回路にN個ずつ順次ラッチさせる。その次に、バーストアドレスにより前記データラッチ回路からデータをN個ずつ順次出力させる。この場合、4ビットプリフェッチに1段のパイプライン構造を有する回路に構成されたものである。
【0024】
前記構成は、4ビットプリフェッチ端にデータが並列に入力されるため一般的な構成より約4倍の速度が向上され、1段のパイプライン回路で約2倍の速度が向上されるようにする。従って、全体的に約8倍の速度でデータを出力させることができる。」
そして、上記記載から、「パイプライン処理」に関して整理すると、以下の事項が記載されていると言える。
(A)パイプ＆ラッチ回路は、グローバル入/出力ラインの数ほどに該当するラッチ回路で構成され、パイプライン構造とプリフェッチ構造を同時に有すること。
(B)バーストアドレスによりデータラッチ回路からデータをN個ずつ順次出力させると、4ビットプリフェッチに1段のパイプライン構造を有する回路が構成される。
(C)4ビットプリフェッチ端にデータが並列に入力されるため一般的な構成より約4倍の速度が向上され、1段のパイプライン回路で約2倍の速度が向上される。
そうすると、上記(A)ないし(C)について検討すると、本願の明細書には、「パイプライン構造」を有することは記載されているものの、本願の請求項1に係る発明の「パイプラッチ手段」に相当する「パイプ＆ラッチ回路(51、52)」が行う並列処理について、何の処理と何の処理をどのように並列に行うものであるのか何等具体的な記載はない。しかも、請求人は、平成16年12月14日付け意見書において、「パイプ＆ラッチ回路は、データラッチ回路と通常のパイプライン回路とを備えている回路です。そのうちのデータラッチ回路は、図4に示された回路と同じ構成の回路です。」と主張しているが、仮にこの内容を受け入れた場合に、図4に示されたデータラッチ回路は、4個のデータを同時にラッチし、1個ずづデータを出力する回路であるから、このデータラッチ回路を直列に接続することは不可能である。したがって、「パイプ＆ラッチ回路」のラッチ回路が図4に示されるデータラッチ回路であると解釈することはできないし、本願明細書にはそのように解釈できる根拠となる記載も見あたらない。
さらに、請求人は、平成17年12月15日付け手続補正書の「請求の理由」において、「このパイプ＆ラッチ回路51、52においてバーストアドレスによりMビットのデータを一単位として順次4回出力し、Nビットのデータを出力する動作は、一連のパイプライン動作に当たります。このようなパイプライン構成は特開平2000-30444号公報(特願平11-148446号公報)における図1及び図2(参考図として添付の図1及び図2)に示すように公知の技術であります。すなわち、この図1に示すレジスタ11?1nのように、パイプ＆ラッチ回路51、52もM個並列に備えられ、図2に示すP0〈0〉?P0〈2〉のデータがICLK2により順次出力されるように、M個のパイプ＆ラッチ回路51、52から出力されたMビット単位のデータがバーストアドレスによりM回順次出力されるものです。つまり、M段のパイプラインが構成され、Mビット単位のデータをM回パイプライン処理することとなります。」と主張しており、いわゆるウェーブパイプライン処理であることを説明しようとしているが、上記特開平2000-30444号公報に示されている「パイプライン処理」の技術は、データラッチ回路を並列に接続したウェーブパイプラインに関するものであり、本願の請求項1及び2に記載された「データラッチ回路」の後段にある「パイプ＆ラッチ回路」が行う「パイプライン処理」とは直接関係のないものであり、本件補正後の請求項1及び2に記載された「パイプライン処理」が、ウェーブパイプライン処理であるとは、発明の詳細な説明の記載及び図面の記載から到底認めることはできない。また、仮に、本願の請求項1及び2に記載された「パイプライン処理」が、ウェーブパイプライン処理であるとしても、複数の「データラッチ回路」をどのようなタイミングで制御するのかが明らかでないから、「パイプライン処理」がどのような処理を行うものであるのか明らかでない。
したがって、本願の請求項1に記載された「パイプライン処理」は明確でなく、本願明細書及び図面には、「パイプライン処理」がどのようなものであるのか具体的な開示がなされていないから、本願の請求項1及び請求項1を引用する請求項2に係る発明は依然として明確でないし、また、当業者が実施できる程度に明確かつ十分に記載されていない。

(a)上記「理由1-2」について
次に、本願明細書の「データラッチ回路42及び43の回路及び動作が不明である。」と指摘した、上記「理由1-2」について、検討する。
「データラッチ回路42及び43」に関して、本願明細書には、以下の記載がある。
「【0022】(第2の実施の形態)
図5は、本発明の第2の実施の形態におけるシンクロナスDRAMのブロック構成図であり、前記データバスラインの出力を並列にNビットほど受信してからこれをN個のデータラッチ回路に同時にラッチさせた後、前記バーストアドレスによりN個ずつ順次出力するデータラッチ回路(42、43)及びパイプ＆ラッチ回路のデータラッチ回路(51、52)を並列に構成した。前記パイプ＆ラッチ回路は、グローバル入/出力ラインの数ほどに該当するラッチ回路で構成され、パイプライン構造とプリフェッチ構造を同時に有することを特徴とする。
【0023】前記構成による動作を見れば、データバスラインの出力をNビットほど受信した後これをN個のデータラッチ回路にN個ずつ順次ラッチさせる。その次に、バーストアドレスにより前記データラッチ回路からデータをN個ずつ順次出力させる。この場合、4ビットプリフェッチに1段のパイプライン構造を有する回路に構成されたものである。」
「【図面の簡単な説明】
【図4】図1に示すデータラッチ回路の一実施例による詳細回路図。」

そこで、上記記載において、「データラッチ回路42及び43」に関して整理すると、本願明細書に記載された「データラッチ回路42及び43」は、以下のようなものであると認められる。
(A)データバスラインの出力を並列にNビットほど受信してからこれをN個のデータラッチ回路に同時にラッチさせた後、バーストアドレスによりN個ずつ順次出力するものであること。
(B)データバスラインの出力をNビットほど受信した後これをN個のデータラッチ回路にN個ずつ順次ラッチさせるものであること。
(C)バーストアドレスにより前記データラッチ回路からデータをN個ずつ順次出力させるものであること。
一方、図5に示されるブロック構成図において、上記(A)ないし(C)に示される動作について、どのようにして、データバスラインの出力を並列にNビットほど受信してからこれをN個のデータラッチ回路に同時にラッチさせるのか明らかでなく、また、どのようにして、このラッチさせた後、バーストアドレスによりN個ずつ順次出力させるかは明らかでないから、結局、本願明細書及び図面には、上記(A)ないし(C)に示される動作に関して、当該動作を行うための具体的な手段は何等記載されていないことになる。
また、請求人が、平成16年12月14日付け意見書において主張しているように、図1の「データラッチ回路42,43」の詳細な図面である図4を、図5の「データラッチ回路42,43」の詳細な図面であるとしても、図4において、どのようにして、データバスラインの出力を並列にNビットほど受信してからこれをN個のデータラッチ回路に同時にラッチさせ、その後、バーストアドレスにより前記データラッチ回路からデータをN個ずつ順次出力させるのか明らかでない。しかも、図4のデータラッチ回路は、データは1個ずつしか出力できないものであるから、N個ずつ順次出力させることは不可能である。
したがって、本願明細書の発明の詳細な説明には、本願の請求項1及び2に係る発明を、当業者が実施できる程度に明確かつ十分に記載されていない。

なお、この点に関して、審判請求人は、審判請求書において、「そして、データラッチ回路42、43及びパイプ＆ラッチ回路51、52は、それぞれM個ずつ並列に備えられ、それらM個ずつ準備されたデータラッチ回路42、43と、パイプ＆ラッチ回路51、52とがそれぞれ1対1で対応するように構成されているものです。このように構成されたデータラッチ回路42、43及びパイプ＆ラッチ回路51、52では、まずM個のデータラッチ回路42、43がデータバスラインからそれぞれMビットづつ並列に、つまり同時にデータを受信します。このとき、結果的にM個のデータラッチ回路42、43全体でM×M=Nビットのデータを受信することとなります。次いで、M個の各データラッチ回路42、43では、バーストアドレスにより1ビットづつ合計Mビットのデータが一単位として順次4回出力されます。この出力に対し、パイプ＆ラッチ回路51、52ではそれぞれに対応するデータラッチ回路42、43から入力されるMビットのデータが1ビットずつ順次ラッチされます。その後、パイプライン制御器53から入力されるバーストアドレスにより1ビットずつ合計Mビットのデータが一単位として各パイプ＆ラッチ回路51、52から順次出力され、全体として結果的にNビット出力されることとなります。」及び「図4では、4つのグローバル入/出力ラインgiｏbi?giｏblが並列に設けられている例が挙げられていますので、データラッチ回路42、43及びパイプ＆ラッチ回路51、52は4個づつ備えられ、各データラッチ回路42、43においてグローバル入/出力ラインgiｏbi?giｏblから並列に4ビットのデータを受信して1ビットづつ合計4ビットのデータが直列に各データラッチ回路42、43から出力されます。4つの各パイプ＆ラッチ回路51、52ではこの4ビット単位の出力データが1ビットずつ順次ラッチされてグローバル入/出力ラインgiｏbi?giｏblに入力され、各パイプ＆ラッチ回路51、52からは4ビット単位の出力データが1ビットづつ出力されます。結果的には、全パイプ＆ラッチ回路51、52において16ビットのデータが出力されることとなります。このとき、パイプライン制御器53においてバーストアドレスによりデータの出力制御がなされ、各パイプ＆ラッチ回路51、52からの4ビットのデータを順次出力させることが可能です。」と主張しているが、仮に、図4に示される「データラッチ回路」の詳細図を、図5の「データラッチ回路」の詳細図であるとしても、図4の「データラッチ回路」を複数個用意し、これら複数個の「データラッチ回路」をどのようなタイミングで動作させ、このタイミング信号はどこで生成するのか、発明の詳細な説明には全く記載されていないので、本願明細書の発明の詳細な説明に記載されている「データラッチ回路」は、その構成及びその動作が依然として明らかでない。よって、請求人の主張は採用しない。

(b)上記「理由1-3」について
さらに、「パイプ＆ラッチ回路51と52の回路及び動作が不明である。」と指摘した、上記「理由1-3」について、検討する。
「パイプ＆ラッチ回路51と52の回路」に関して、本願明細書には、以下の記載がある。
「【0022】(第2の実施の形態)
図5は、本発明の第2の実施の形態におけるシンクロナスDRAMのブロック構成図であり、前記データバスラインの出力を並列にNビットほど受信してからこれをN個のデータラッチ回路に同時にラッチさせた後、前記バーストアドレスによりN個ずつ順次出力するデータラッチ回路(42、43)及びパイプ＆ラッチ回路のデータラッチ回路(51、52)を並列に構成した。前記パイプ＆ラッチ回路は、グローバル入/出力ラインの数ほどに該当するラッチ回路で構成され、パイプライン構造とプリフェッチ構造を同時に有することを特徴とする。
【0023】前記構成による動作を見れば、データバスラインの出力をNビットほど受信した後これをN個のデータラッチ回路にN個ずつ順次ラッチさせる。その次に、バーストアドレスにより前記データラッチ回路からデータをN個ずつ順次出力させる。この場合、4ビットプリフェッチに1段のパイプライン構造を有する回路に構成されたものである。」

したがって、「パイプ＆ラッチ回路」に関して記載されていることを整理すると、本願明細書に記載された「パイプ＆ラッチ回路」は、以下のようなものであると認められる。
(A)バーストアドレスによりN個ずつ順次出力するデータラッチ回路(42、43)及びパイプ＆ラッチ回路のデータラッチ回路(51、52)を並列に構成されていること。
(B)グローバル入/出力ラインの数ほどに該当するラッチ回路で構成され、パイプライン構造とプリフェッチ構造を同時に有するものであること。
しかしながら、図5に示されるブロック構成図において、データラッチ回路(42、43)とパイプ＆ラッチ回路のデータラッチ回路(51、52)がどのようにして、並列接続されているのか明らかでなく、また、グローバル入/出力ラインの数ほどに該当するラッチ回路をどのように構成し、パイプライン構造とプリフェッチ構造を同時に行うのかも明らかでない。
したがって、本願明細書の発明の詳細な説明には、本願の請求項1及び2に係る発明を当業者が容易に実施できる程度に明確かつ十分に記載されていない。

なお、この点に関して、請求人は、審判請求書において、「そして、データラッチ回路42、43及びパイプ＆ラッチ回路51、52は、それぞれM個ずつ並列に備えられ、それらM個ずつ準備されたデータラッチ回路42、43と、パイプ＆ラッチ回路51、52とがそれぞれ1対1で対応するように構成されているものです。このように構成されたデータラッチ回路42、43及びパイプ＆ラッチ回路51、52では、まずM個のデータラッチ回路42、43がデータバスラインからそれぞれMビットづつ並列に、つまり同時にデータを受信します。このとき、結果的にM個のデータラッチ回路42、43全体でM×M=Nビットのデータを受信することとなります。次いで、M個の各データラッチ回路42、43では、バーストアドレスにより1ビットづつ合計Mビットのデータが一単位として順次4回出力されます。この出力に対し、パイプ＆ラッチ回路51、52ではそれぞれに対応するデータラッチ回路42、43から入力されるMビットのデータが1ビットずつ順次ラッチされます。その後、パイプライン制御器53から入力されるバーストアドレスにより1ビットずつ合計Mビットのデータが一単位として各パイプ＆ラッチ回路51、52から順次出力され、全体として結果的にNビット出力されることとなります。」及び「このように、データラッチ回路42、43、パイプ＆ラッチ回路51、52が複数個(M個)備えられることは、図4に示す4つのグローバル入/出力ラインgiｏbi?giｏblに対し、図5に示すDQピン28の個数が16個であることから、図4に示す回路構成のデータラッチ回路42、43、パイプ＆ラッチ回路51、52がそれぞれ4個づつ備えられることは、いわゆる当業者であれば何ら問題なく容易に想到することであることは明らかであります。」と主張しているが、これらの主張を詳細に検討しても、データラッチ回路(42、43)とパイプ＆ラッチ回路のデータラッチ回路(51、52)がどのようにして、並列接続されているのか明らかでなく、また、グローバル入/出力ラインの数ほどに該当するラッチ回路をどのように構成し、パイプライン構造とプリフェッチ構造を同時に行うのか明らかでなく、また、グローバル入/出力ラインの数ほどに該当する「データラッチ回路」をどのように構成し、パイプライン構造とプリフェッチ構造を同時に行うのかも明らかでない。よって、請求人の主張は採用しない。

第7.むすび
以上のとおりであるから、本願の請求項1及び2に係る発明は明確でなく、本願明細書の発明の詳細な説明には、請求項1及び2に係る発明を当業者が実施できる程度に明確かつ十分に記載されているとは認められないから、特許法36条第4項及び第6項第2号の規定により特許を受けることができない。
よって、結論のとおり審決する。
 
審理終結日 2008-05-12 
結審通知日 2008-05-13 
審決日 2008-06-04 
出願番号 特願平10-117194
審決分類 P 1 8・ 571- Z (G11C)
P 1 8・ 575- Z (G11C)
P 1 8・ 572- Z (G11C)
P 1 8・ 574- Z (G11C)
P 1 8・ 536- Z (G11C)
P 1 8・ 537- Z (G11C)
P 1 8・ 573- Z (G11C)
最終処分 不成立  
前審関与審査官 滝谷 亮一、須原 宏光  
特許庁審判長 河合 章
特許庁審判官 北島 健次
井原 純
発明の名称 シンクロナスDRAM  
代理人 荒船 博司  

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