ポートフォリオ機能
| ポートフォリオを新規に作成して保存 |
|
|
| 既存のポートフォリオに追加保存 |
|
PDFをダウンロード
|
| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) H01L |
|---|---|
| 管理番号 | 1186985 |
| 審判番号 | 不服2006-3785 |
| 総通号数 | 108 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2008-12-26 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2006-03-02 |
| 確定日 | 2008-10-30 |
| 事件の表示 | 特願2000-270579「半導体集積回路装置」拒絶査定不服審判事件〔平成14年3月22日出願公開、特開2002-83942〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯 本願は、平成12年9月6日の出願であって、平成18年1月27日付けで拒絶査定がなされ、それに対して、同年3月2日に拒絶査定に対する審判請求がなされ、その後当審において、平成20年6月13日付けで拒絶の理由が通知され、同年8月7日付けで意見書が提出されるとともに、手続補正がなされたものである。 2.本願発明 本願の請求項1ないし12に係る発明は、平成20年8月7日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1ないし12に記載された事項により特定されるとおりのものであり、その内の請求項1に係る発明(以下、「本願発明」という。)は、請求項1に記載された以下のとおりのものである。 「 【請求項1】 半導体基板に形成されたn形の第1のウェルと、 前記第1のウェル上にメモリセルがマトリクス状に形成されたDRAM(dynamic random-access memory)メモリセルアレイと、 入力された電圧を降圧して前記入力された電圧と接地電圧との間の電圧を出力する電源回路とを備え、 前記メモリセルは、ゲートがワード線に接続され、ソースがデータ線に接続されたｐチャネル形MOS(metal oxide semiconductor)トランジスタと、前記トランジスタのドレインに接続されたキャパシタとを有し、 前記メモリセルアレイの周辺回路、前記第1のウェル、ワード線ドライバ、及びデータ線プリチャージ回路には、いずれも前記電源回路が出力する降圧された電圧が供給され、 前記データ線に与えるプリチャージ電圧は、前記メモリセルのトランジスタのしきい値電圧の絶対値と外部から供給された外部供給電圧よりも低い第1の内部電源電圧とを、ほぼ平均した電圧である 半導体集積回路装置。」 3.刊行物記載の発明 (1)それに対して、平成20年6月13日付けの拒絶理由通知書において「刊行物1」として引用した、本願の出願前に頒布された刊行物である特開平6-89573号公報(以下、「刊行物」という。)には、図1、2、4、6、7、8、9とともに、以下の事項が記載されている。 「【0021】 【課題を解決するための手段】図1は本発明の原理説明図である。すなわち、外部電源Vccを内部電源レギュレータ13で降圧した内部電源Vint がメモリセル4に供給され、前記メモリセル4を構成するセルトランジスタバックバイアスVw が供給され、前記セルトランジスタはPチャネルMOSトランジスタ21とキャパシタ23とで構成され、前記PチャネルMOSトランジスタ21のバックゲートには前記内部電源Vintより高い電位のバックバイアスVw が供給される。 【0022】また、図2に示すように前記バックバイアスVw として、外部電源Vccが供給される。また、図7に示すように前記バックバイアスVw として、ウェル電位発生回路15により内部電源Vint よりPチャネルMOSトランジスタTr9のしきい値分だけ高い電位が供給される。 【0023】 【作用】セルトランジスタがPチャネルMOSトランジスタ21で構成されるので、同トランジスタ21に供給するバックバイアスは内部電源Vint より高い電位であればよい。 【0024】従って、バックバイアス電位はリングオシレータを必要とすることなく、外部電源Vccに基づいて容易に生成可能となる。 【0025】 【実施例】図9はこの発明を具体化した第一及び第二の実施例を示すDRAMのブロック図である。なお、前記従来例と同一構成部分は同一符号を付して説明する。 【0026】図9に示すDRAMのメモリセル4を構成するセルトランジスタはPチャネルMOSトランジスタ21で構成される。そして、第一の実施例ではメモリセル4を構成するセルトランジスタに電源Vccがバックバイアスとして供給され、第二の実施例では外部から供給される電源Vcc及び電源Vssと、前記内部電源Vintとに基づいてウェル電位発生回路15で生成されるウェル電位Vw がバックバイアスとして供給される。 【0027】すなわち、第一の実施例では図2に示すように外部から供給される電源Vccが内部電源レギュレータ13に供給され、同内部電源レギュレータ13で生成された内部電源Vint が、メモリセル4の周辺回路16に供給される。 【0028】そして、メモリセル4は周辺回路16に基づいて駆動されて、そのビット線の最大振幅は内部電源Vint と電源Vssとの電位差となる。前記内部電源レギュレータ13の回路構成の一例を図4に従って説明すると、NチャネルMOSトランジスタTr1のドレインは抵抗R1を介して電源Vccに接続され、同トランジスタTr1のゲートはドレインに接続されている。」 「【0039】図6は前記メモリセル4のセルトランジスタを構成するPチャネルMOSトランジスタの構成を示す。すなわち、P型基板17にはN型ウェル18が形成され、そのN型ウェル18にはP型拡散領域19が多数形成される。前記各P型拡散領域19間にはゲート電極を構成するワード線20が形成され、そのワード線20とその両側のP型拡散領域19でPチャネルMOSトランジスタ21が構成される。 【0040】前記PチャネルMOSトランジスタ21を構成するP型拡散領域19の一方にはビット線22が接続され、他方にはセル容量23が接続されている。従って、前記PチャネルMOSトランジスタ21とセル容量23とで一つの記憶セルが構成され、一つのN型ウェル18に多数の記憶セルが構成されて一つのセルブロックが構成され、前記メモリセル4は複数のセルブロックで構成されている。 【0041】前記多数のPチャネルMOSトランジスタ21が形成されるN型ウェル18の端部にはN型拡散領域24が形成され、そのN型拡散領域24にはアルミ配線25を介して前記電源Vccが供給されている。 【0042】従って、各セルブロックを構成するN型ウェル18には前記PチャネルMOSトランジスタ21のバックバイアスとして電源Vccがそれぞれ供給されて、セルトランジスタを構成する各PチャネルMOSトランジスタ21の拡散層容量の増大及びこれにともなうビット線容量の増大が防止されている。 【0043】さて、上記のように構成されたDRAMでは、記憶セルを構成するセルトランジスタがPチャネルMOSトランジスタ21で構成され、そのPチャネルMOSトランジスタ21にバックバイアスとして電源Vccを供給している。 【0044】この結果、セルトランジスタに供給するバックバイアス電圧を生成するための基板バイアスジェネレータは必要なくなる。従って、前記従来例では基板バイアスジェネレータ14を構成するために必要であったリングオシレータを、本実施例では省略することができるため、このDRAMのスタンバイ動作時の消費電力を低減することができる。 【0045】なお、この実施例ではPチャネルMOSトランジスタをセルトランジスタとして利用しているため、セル選択状態時にはワード線をLレベル(0V)とし、それ以外の非選択時はワード線を内部電源Vint とする。 【0046】また、選択ワード線をLレベル(0V以下)としてもよい。この場合は、図9に示すように負電圧生成回路24が必要となり、従来の基板バイアスジェネレータとほぼ同等の回路が必要となるが、ワード線選択は制御信号RASバーの入力期間のみであるから、負電圧生成回路も制御信号RASバーの入力期間のみ動作させればよい。 【0047】よって、従来のようにスタンバイ時にも基板バイアスジェネレータを動かす必要がないため、消費電力は低減される。また、図9に示すように第二の実施例では、外部から供給される電源Vcc及び電源Vssと、前記内部電源Vint とに基づいてウェル電位発生回路15で生成されるウェル電位Vw がメモリセル4にバックバイアスとして供給される。 【0048】そのウェル電位発生回路15は、図7に示すようにPチャネルMOSトランジスタTr9のソースに抵抗R4を介して電源Vccが供給されている。前記トランジスタTr9のゲートには前記内部電源レギュレータ13から内部電源Vint が入力され、ドレインは電源Vssに接続されている。そして、前記トランジスタTr9のソース電位が前記メモリセル4にウェル電位Vw として供給され、同トランジスタTr9のバックゲートにもそのウェル電位Vw が供給される。 【0049】上記のように構成されたウェル電位発生回路15は、内部電源Vint より高いレベルのウェル電位Vw をメモリセル4に出力する。すなわち、図8に示すように内部電源レギュレータ13から一定の内部電源Vint が出力されると、ウェル電位発生回路15からメモリセル4に出力されるウェル電位Vw は内部電源Vint よりトランジスタTr9のしきい値Vthp 分だけ高い電位に維持される。 【0050】従って、メモリセル4に供給される内部電源Vint より高いレベルのウェル電位Vw が供給されて前記第一の実施例と同様な作用効果を得ることができる。」 (2)以上を総合すると、刊行物には、以下の発明(以下、「刊行物発明」という。)が記載されているものと認められる。 「P型基板17に形成されたN型ウェル18と、 前記N型ウェル18上に記憶セルが複数形成されたDRAMのメモリセル4と、 外部電源Vccを降圧して、前記VccとVssとの間の電圧である内部電源Vint及びウェル電位Vwを各々出力する内部電源レギュレータ13及びウエル電位発生回路15とを備え、 前記記憶セルは、ゲート電極がワード線20に接続され、P型拡散領域19の一方にビット線22が接続されたPチャネルMOSトランジスタと、前記PチャネルMOSトランジスタのP型拡散領域19の他方に接続されたセル容量23とを有し、 前記メモリセルの周辺回路16及びワード線20には前記内部電源レギュレータ13が出力する降圧された電圧が供給され、前記N型ウェル18には前記ウエル電位発生回路15が出力する降圧された電圧が供給される DRAM。」 4.対比 刊行物発明の「P型基板17」、「N型ウェル18」、「記憶セル」、「DRAM」、「メモリセル4」、「外部電源Vcc」、「Vss」、「ゲート電極」、「ワード線20」、「P型拡散領域19の一方」、「ビット線22」、「PチャネルMOSトランジスタ」、「P型拡散領域19の他方」、「セル容量23」、「周辺回路16」が、各々本願発明の「半導体基板」、「n形の第1のウェル」、「メモリセル」、「DRAM(dynamic random-access memory)」、「メモリセルアレイ」、「入力された電圧」、「接地電圧」、「ゲート」、「ワード線」、「ソース」、「データ線」、「ｐチャネル形MOS(metal oxide semiconductor)トランジスタ」、「ドレイン」、「キャパシタ」、「周辺回路」に相当するものである。 また、DRAMが半導体集積回路装置の一種であることはいうまでもないことである。そして、一般に、DRAMにおいては、記憶セルがマトリクス状に形成されていることは当業者における常識であるから、刊行物発明においても、「記憶セル」がマトリクス状に形成されて「DRAM」の「メモリセル4」を構成していることは明らかである。 また、刊行物発明の「内部電源レギュレータ13」及び「ウエル電位発生回路15」が、本願発明における「電源回路」に相当するものである。 さらに、刊行物発明においては、「ワード線20」に「内部電源レギュレータ13」が出力する降圧された電圧が供給されているが、一般に、ワード線がワード線ドライバにより駆動されることは当業者における常識であるから、刊行物発明においても、ワード線ドライバには「内部電源レギュレータ13」が出力する降圧された電圧が供給されていることが明らかである。 したがって、本願発明と、刊行物発明とを比較すると、両者は、 「半導体基板に形成されたn形の第1のウェルと、 前記第1のウェル上にメモリセルがマトリクス状に形成されたDRAM(dynamic random-access memory)メモリセルアレイと、 入力された電圧を降圧して前記入力された電圧と接地電圧との間の電圧を出力する電源回路とを備え、 前記メモリセルは、ゲートがワード線に接続され、ソースがデータ線に接続されたｐチャネル形MOS(metal oxide semiconductor)トランジスタと、前記トランジスタのドレインに接続されたキャパシタとを有し、 前記メモリセルアレイの周辺回路、前記第1のウェル、ワード線ドライバには、いずれも前記電源回路が出力する降圧された電圧が供給される 半導体集積回路装置。」 である点で一致し、以下の点で相違する。 (相違点1) 本願発明は、「データ線プリチャージ回路」に「前記電源回路が出力する降圧された電圧が供給され」るのに対して、刊行物発明は、プリチャージ回路に関して特定されていない点。 (相違点2) 本願発明は、「前記データ線に与えるプリチャージ電圧は、前記メモリセルのトランジスタのしきい値電圧の絶対値と外部から供給された外部供給電圧よりも低い第1の内部電源電圧とを、ほぼ平均した電圧である」のに対して、刊行物発明は、そのような特定がなされていない点。 5.判断 (1)相違点1について 刊行物の「メモリセル4は周辺回路16に基づいて駆動されて、そのビット線の最大振幅は内部電源Vint と電源Vssとの電位差となる。」(0028段落)の記載より、刊行物発明において、「周辺回路16」は、本願発明の「データ線」に相当する「ビット線22」を駆動する手段を含んでいることが明らかである。 一方、DRAMにプリチャージ回路が必須であることは当業者における技術常識であり、刊行物発明も当然プリチャージ回路を有しているものと認められるが、プリチャージ回路も「ビット線22」を駆動する機能を有するものであるから、当該プリチャージ回路を「周辺回路16」に含ませることは当業者にとって必然ともいえる選択である。 そして、その際、「周辺回路16」には「内部電源レギュレータ13」が出力する降圧された電圧が供給されているのであるから、その内部に存在するプリチャージ回路にも当該「内部電源レギュレータ13」が出力する降圧された電圧を供給すること、すなわち、本願発明の如く、「データ線プリチャージ回路」に「前記電源回路が出力する降圧された電圧が供給され」るようにすることは、当業者が容易に想到し得た事項である。 (2)相違点2について (2-1)本願発明の「第1の内部電源電圧」についてみると、当該「第1の内部電源電圧」は、「外部から供給された外部供給電圧よりも低い」という限定が付されているだけであり、具体的にどの程度「外部から供給された外部供給電圧よりも低い」のかについては特定されておらず、かつ、当該「第1の内部電源電圧」を「プリチャージ電圧」の他にどの部分に用いるかについての特定もなされていない。したがって、当該「第1の内部電源電圧」とは、「外部から供給された外部供給電圧よりも低い」任意の電圧を意味するものであり、しかも、当該任意の電圧は、他の回路に用いられる電圧とは無関係のものを含むことが明らかである。 したがって、本願発明の「前記メモリセルのトランジスタのしきい値電圧の絶対値と外部から供給された外部供給電圧よりも低い第1の内部電源電圧とを、ほぼ平均した電圧」とは、「前記メモリセルのトランジスタのしきい値電圧の絶対値」と、「外部から供給された外部供給電圧よりも低い」任意の電圧であって他の回路に用いられる電圧とは無関係の電圧とを「ほぼ平均した電圧」を含むものとなるが、そのような電圧を「前記データ線に与えるプリチャージ電圧」とすることに技術的意味はなく、それによる格別な効果を奏するものでもないことは明らかである。 したがって、相違点2は、技術的意味がなく、格別な効果も奏しない相違点であるから、当業者が適宜なし得た範囲に含まれる程度のものと判断せざるを得ない。 (2-2)これに関連して、出願人は平成20年8月7日付けの意見書において、「本願発明では、降圧された安定した電圧がプリチャージ回路に供給されるだけではなく、データ線に与えるプリチャージ電圧を、『メモリセルのトランジスタのしきい値電圧の絶対値と外部から供給された外部供給電圧よりも低い第1の内部電源電圧とをほぼ平均した電圧』にします(図7及び出願当初の明細書段落[0085]?[0087]等参照)。このため、メモリセルからの安定した読み出し動作を実現するための鍵となるプリチャージ電圧を理想的な電圧に設定することができ、読み出しマージンを大きくすることができます。一方、引用刊行物1には、プリチャージ電圧に関しては全く記載がありません。・・・このように、本願発明に係る半導体集積回路装置は、具体的な構成及び課題が引用刊行物1とは相違します。本願発明のように、プリチャージ電圧に着目し、プリチャージ電圧を、『メモリセルのトランジスタのしきい値電圧の絶対値と外部から供給された外部供給電圧よりも低い第1の内部電源電圧とをほぼ平均した電圧』にすることについて、引用刊行物1には開示も示唆もなされていない以上、本願請求項1の発明、及び請求項1に従属する請求項2?12の発明は、引用刊行物1から当業者が容易に想到しうるものとは、到底いえません。」と主張している。 しかしながら、出願人が主張する「メモリセルからの安定した読み出し動作を実現するための鍵となるプリチャージ電圧を理想的な電圧に設定することができ、読み出しマージンを大きくする」という効果は、「第1の内部電源電圧」がセンスアンプ等の「周辺回路」に用いられることを前提とする効果であって、本願発明においては、「第1の内部電源電圧」がセンスアンプ等の「周辺回路」に用いられるという特定はなされていないから、「メモリセルからの安定した読み出し動作を実現するための鍵となるプリチャージ電圧を理想的な電圧に設定することができ、読み出しマージンを大きくする」という効果は生じ得ず、出願人の主張は採用できない。 (2-3)以上のように、相違点2は、技術的に意味がなく、格別な効果も奏しない相違点であるから、当業者が適宜なし得た範囲に含まれる程度のものであるが、仮に、明細書の記載を勘案し、「第1の内部電源電圧」がセンスアンプ等の「周辺回路」に用いられる電圧を意味するものとした場合について一応検討する。 一般に、DRAMにおいて、データ線対を、メモリセルのキャパシタに電荷が蓄積されている場合と蓄積されていない場合の電圧のほぼ平均値となるようにプリチャージすることは、例えば、本願の出願前に頒布された刊行物である特開平7-57461号公報の「今、メモリセルMC内の電荷蓄積ノードNSに2値の記憶情報“1”,“0”に対応した高電圧VDHと低電圧VDLのいずれかが書き込まれ、これが読み出される動作を考える。キャパシタCSのノード(電極)端子NPには、キャパシタに印加されるストレス電圧を軽減し信頼性を向上させるために、VDHとVDLとの中間の直流電圧VMが印加され、各データ線は、VMに等しくプリチャージされているとする。」(0004段落)という記載、並びに、同じく本願の出願前に頒布された刊行物である特開平4-298881号公報の「ビット線充電電位をセルトランスファゲートトランジスタのしきい値と連動して降圧し、そのビット線のプリチャージ電圧を”H”読み出しと”L”読み出しに等しくマージンをもたせた半導体記憶装置」(【要約】」における「【構成】」の欄)、及び「【0012】 【作用】本発明によれば、ビット線の“H”電位は、第1の電位(電極電位)より降圧された例えばV_(CC)-V_(ｔ)(ここでV_(ｔ)はセルのスイッチングトランジスタのしきい値)になる。従ってこのビット線と、相補的な第2の電位(V_(SS)0V)を有するビット線をショートさせて発生せしむるビット線プリチャージ電位は例えば1/2((V_(CC)-V_(ｔ))+φ)=1/2(V_(CC)-V_(ｔ))となる。又本発明によるセルの“H”電位及び“L”電位は、 Vcell(H)=V_(CC)-V_(ｔ) Vcell(L)=φ となり、“H”の読み出し電位“L”読み出し電位は 【0013】 【数5】 V_(BL)(H)=1/(C_(B)+C_(S))｛C_(B)×1/2(V_(CC)-V_(ｔ))+C_(S)(V_(CC)-V_(ｔ))｝ V_(BL)(L)=1/(C_(B)+C_(S))｛C_(B)×1/2(V_(CC)-V_(ｔ))｝ となり、この“H”“L”読み出しの中間電位は 1/2｛V_(BL)(H)+V_(BL)(L)｝=1/2(V_(CC)-V_(ｔ)) とプリチャージ電位と等しくなる。即ち本発明により“H”読み出しと“L”読み出しの際の読み出し電位差が等しくなり、読み出しマージンが増大する。」(0012段落及び0013段落)という記載からも明らかなように当業者における周知技術であるから、刊行物発明に対して、当該周知技術を適用し、「ビット線22」を、「記憶セル」の「セル容量23」に電荷が蓄積されている場合と蓄積されていない場合の電圧のほぼ平均値となるようにプリチャージすること、すなわち、本願の如く、「前記データ線に与えるプリチャージ電圧は、前記メモリセルのトランジスタのしきい値電圧の絶対値と外部から供給された外部供給電圧よりも低い第1の内部電源電圧とを、ほぼ平均した電圧」とすることは、当業者が容易に想到し得た事項である。 (2-4)したがって、相違点2は、技術的に意味がなく、格別な効果も奏しない相違点であるから、当業者が適宜なし得た範囲に含まれる程度のものであり、また、仮に、「第1の内部電源電圧」がセンスアンプ等の「周辺回路」に用いられる電圧を意味するものとしても、当業者が容易に想到し得た範囲に含まれる程度のものである。 (3)判断についてのまとめ 以上、検討したとおり、本願発明と刊行物発明との間の相違点は、いずれも当業者が容易に想到し得た範囲に含まれる程度のもの、又は、当業者が適宜なし得た範囲に含まれる程度のものである。 したがって、本願発明は、刊行物発明、又は刊行物発明及び上記周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 6.むすび 本願発明は、特許法第29条第2項の規定により特許を受けることができないものであるから、請求項2ないし12について検討するまでもなく、本願は拒絶すべきものである。 よって、上記結論のとおり審決する。 |
| 審理終結日 | 2008-08-28 |
| 結審通知日 | 2008-09-02 |
| 審決日 | 2008-09-18 |
| 出願番号 | 特願2000-270579(P2000-270579) |
| 審決分類 |
P
1
8・
121-
WZ
(H01L)
|
| 最終処分 | 不成立 |
| 前審関与審査官 | 正山 旭 |
| 特許庁審判長 |
北島 健次 |
| 特許庁審判官 |
橋本 武 井原 純 |
| 発明の名称 | 半導体集積回路装置 |
| 代理人 | 関 啓 |
| 代理人 | 嶋田 高久 |
| 代理人 | 藤田 篤史 |
| 代理人 | 井関 勝守 |
| 代理人 | 原田 智雄 |
| 代理人 | 前田 弘 |
| 代理人 | 杉浦 靖也 |
| 代理人 | 二宮 克也 |
| 代理人 | 竹内 宏 |
| 代理人 | 竹内 祐二 |
| 代理人 | 今江 克実 |