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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1206412 |
| 審判番号 | 不服2006-14038 |
| 総通号数 | 120 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2009-12-25 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2006-07-03 |
| 確定日 | 2009-11-04 |
| 事件の表示 | 特願2000- 5292「シリコン製MOSトランジスタの製造方法」拒絶査定不服審判事件〔平成12年 7月28日出願公開、特開2000-208605〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第1 手続の経緯 本願は、平成12年1月5日(パリ条約による優先権主張1999年1月6日、アメリカ合衆国)の出願であって、平成18年3月28日付けで拒絶査定がなされ、これに対して同年7月3日に拒絶査定に対する審判請求がなされるとともに、同年8月2日付けで手続補正がなされ、その後、当審において平成20年11月11日付けで審尋がなされ、平成21年2月12日に回答書が提出されたものである。 第2 平成18年8月2日付けの手続補正(以下、「本件補正」という。)の却下について 2-1. 補正却下の決定の結論 平成18年8月2日付けの手続補正を却下する。 2-2. 理由 2-2-1. 本件補正の内容 本件補正は、特許請求の範囲を補正するものであって、補正後の特許請求の範囲の請求項1ないし6に係る発明は以下のとおりである。 「 【請求項1】 複数のデジタルMOSトランジスタデバイスと複数のアナログMOSトランジスタデバイスを含み、前記MOSトランジスタデバイスの各々はゲートしきい値電圧V_(ｔ)を有するMOSゲート及び前記MOSゲート下のMOSチャネルを有し、前記デジタルMOSトランジスタデバイスはLに等しいチャネル長を有し、前記アナログMOSトランジスタデバイスは2Lより長いチャネル長を有する、改良されたシリコンMOSトランジスタ集積回路であって、 前記アナログMOSトランジスタの各々が、 (A)第1導電型のシリコン製基板(31)と、 (B)前記シリコン製基板上のゲート誘電体層(32)と、 (C)前記ゲート誘電体層上のポリシリコン製ゲート(33)と、 (D)前記シリコン製基板内の薄くドープしたドレイン領域であるLDD領域(34)と、 前記LDD領域は、前記ポリシリコン製ゲートの下に距離ｘのび、 (E)前記シリコン製基板内の、第1導電型のディプレーション制御注入領域(36)と、 前記ディプレーション制御注入領域は、前記ポリシリコンゲートの下に距離ｙ(ｙ＞ｘ)のび、ゲートしきい値電圧V_(ｔ)を50mVより小さい量に変化させる不純物レベルを有し、 (F)前記シリコン製ゲートに隣接した側壁スペーサ(37)と、 (G)前記シリコン製基板内のソース領域とドレイン領域(38)と、 (I)前記ソース領域とドレイン領域への電極と、 (H)アナログ信号を、前記シリコンゲートに加える手段と を有することを特徴とする改良されたシリコン製MOSトランジスタ集積回路。 【請求項2】 前記シリコン製基板は、P型である ことを特徴とする請求項1記載のMOSトランジスタ。 【請求項3】 前記ディプレーション制御注入は、1×10^(13)?1×10^(14)/cm^(2)の範囲のドーズ量のホウ素で行われる ことを特徴とする請求項2記載のMOSトランジスタ。 【請求項4】 前記LDD領域における注入は、5×10^(13)?5×10^(14)/cm^(2)の範囲のドーズ量のヒ素で行う ことを特徴とする請求項3記載のMOSトランジスタ。 【請求項5】 前記LDD領域における注入は、5×10^(13)?5×10^(14)/cm^(2)の範囲のドーズ量のリンで行う ことを特徴とする請求項3記載のMOSトランジスタ。 【請求項6】 前記トランジスタのチャネル長さは、最小デザインルールの2倍以上である ことを特徴とする請求項1記載のMOSトランジスタ。」 2-2-2. 補正事項の整理 本件補正により、補正前の請求項1の「前記ディプレーション制御注入領域は、前記ポリシリコンゲートの下に距離ｙ(ｙ＞ｘ)のび、ゲートしきい値電圧V_(ｔ)を50mVより小さい量変化させる不純物レベルを有し、」が、補正後の請求項1の「前記ディプレーション制御注入領域は、前記ポリシリコンゲートの下に距離ｙ(ｙ＞ｘ)のび、ゲートしきい値電圧V_(ｔ)を50mVより小さい量に変化させる不純物レベルを有し、」と補正された。 2-2-3. 本件補正についての検討 補正前の請求項1においては、ディプレーション制御注入領域が、ゲートしきい値電圧V_(ｔ)を「50mVより小さい量変化させる」不純物レベルを有するものであったのに対して、補正後の請求項1においては、ディプレーション制御注入領域が、ゲートしきい値電圧V_(ｔ)を「50mVより小さい量に変化させる」不純物レベルを有するものとなった。すなわち、ディプレーション制御注入領域の不純物レベルについて、補正前においては、しきい値電圧V_(ｔ)の変化量が50mVより小さいことにより規定しているのに対し、補正後においては、しきい値電圧V_(ｔ)自体を50mVより小さい値に変化させることにより規定している。 しかしながら、本願の願書に最初に添付した明細書又は図面には、「ディプレーション制御注入領域」が、「ゲートしきい値電圧V_(ｔ)を50mVより小さい量変化させる不純物レベルを有」するものであることは記載されているが、「ディプレーション制御注入領域」が、「ゲートしきい値電圧V_(ｔ)を50mVより小さい量に変化させる不純物レベルを有」するものである点は記載も示唆もない。 したがって、本件補正は、本願の願書に最初に添付した明細書又は図面を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入するものであり、本願の願書に最初に添付した明細書又は図面に記載した事項の範囲内でなされたものではないから、平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項に規定する要件を満たしていない。 2-2-4. むすび よって、本件補正は、平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。 第3 本願発明 平成18年8月2日付けの手続補正は上記のとおり却下されたので、本願の請求項1ないし6に係る発明は、平成18年2月2日付けの手続補正により補正された明細書及び図面の記載から見て、その特許請求の範囲の請求項1ないし6に記載された事項により特定されるとおりのものであり、そのうち請求項1に係る発明は、その請求項1に記載された事項により特定される以下のとおりのものである。 「【請求項1】 複数のデジタルMOSトランジスタデバイスと複数のアナログMOSトランジスタデバイスを含み、前記MOSトランジスタデバイスの各々はゲートしきい値電圧V_(ｔ)を有するMOSゲート及び前記MOSゲート下のMOSチャネルを有し、前記デジタルMOSトランジスタデバイスはLに等しいチャネル長を有し、前記アナログMOSトランジスタデバイスは2Lより長いチャネル長を有する、改良されたシリコンMOSトランジスタ集積回路であって、 前記アナログMOSトランジスタの各々が、 (A)第1導電型のシリコン製基板(31)と、 (B)前記シリコン製基板上のゲート誘電体層(32)と、 (C)前記ゲート誘電体層上のポリシリコン製ゲート(33)と、 (D)前記シリコン製基板内の薄くドープしたドレイン領域であるLDD領域(34)と、 前記LDD領域は、前記ポリシリコン製ゲートの下に距離ｘのび、 (E)前記シリコン製基板内の、第1導電型のディプレーション制御注入領域(36)と、 前記ディプレーション制御注入領域は、前記ポリシリコンゲートの下に距離ｙ(ｙ＞ｘ)のび、ゲートしきい値電圧V_(ｔ)を50mVより小さい量変化させる不純物レベルを有し、 (F)前記シリコン製ゲートに隣接した側壁スペーサ(37)と、 (G)前記シリコン製基板内のソース領域とドレイン領域(38)と、 (I)前記ソース領域とドレイン領域への電極と、 (H)アナログ信号を、前記シリコンゲートに加える手段と を有することを特徴とする改良されたシリコン製MOSトランジスタ集積回路。」 (以下、「本願発明」という。) 第4 刊行物に記載された発明 4-1. 特開平8-222729号公報 原査定の拒絶の理由に引用され、本願の優先権主張の日前に日本国内において頒布された特開平8-222729号公報(以下、「刊行物1」という。)には、図1,図3及び図7とともに以下の事項が記載されている。 「【0001】 【産業上の利用分野】本発明は、アナログ回路に用いるのに適したMIS型FET(金属-絶縁膜-半導体型電界効果トランジスタ)を有する半導体装置及びその製造方法に関する。 【0002】 【従来の技術】従来のMIS型FETの断面図を図3に示す。シリコン基板1表面のゲート絶縁膜10上にゲート電極3を設け、ここに電圧を印加することでチャネル層を誘起させる。チャネル領域表面の不純物濃度は、ソース領域4aとドレイン領域4bの間で一定であり、所望のしきい値が得られる濃度に設定されている。図において、2は素子分離絶縁膜、8は層間絶縁膜、9は金属配線である。」 「【0004】 【発明が解決しようとする課題】上記従来の技術は、素子を微細化して高性能アナログ回路に使用する場合に問題があった。つまり、アナログ回路では入出力の比例関係、すなわち、リニアリティが重要である。フィードバック回路を前提に考えると利得が大きく、かつ、リニアリティのあるものが要求される。アンプの利得はトランジスタの相互コンダクタンスと出力抵抗(ドレインコンダクタンスの逆数)の積で決定されるので、出力抵抗が大きく、かつ、バイアス条件に対して一定である必要がある。従来の構造の素子を用いたアナログ回路では、微細化すると出力抵抗が減少するため、許す限り長チャネルのMIS型FETを用いていたが、高速作動のためにはやはり微細化が必要である。微細化したMIS型FETではドレイン出力抵抗が減少するため、微細化に見合った利得の向上ができず、また、ドレイン電圧により出力抵抗が大きく変化するため、リニアリティが悪化するという問題があった。 【0005】本発明の第1の目的は、出力抵抗が大きく、かつ、その値をバイアス条件によらず一定に保つことのできるMIS型FETを有する半導体装置を提供することにある。本発明の第2の目的は、そのような半導体装置の製造方法を提供することにある。」 「【0006】 【課題を解決するための手段】上記第1の目的を達成するために、本発明の半導体装置のMIS型電界効果トランジスタは、そのチャネル領域を第1導電型とするとき、チャネル領域の表面不純物濃度がドレイン領域側からソース領域側に近付くに従って高くなる第1導電型の高濃度不純物領域を設けるようにしたものである。 【0007】この高濃度不純物領域は、チャネル領域のドレイン領域側あることが好ましい。この高濃度不純物領域の表面不純物濃度の最大値は、チャネル領域の他の部分の表面不純物濃度の1.2倍から2倍の範囲の値とすることが好ましい。チャネル領域のソース領域側の表面不純物濃度は、所望のしきい値が得られる濃度とする。また、ドレイン領域と接する部分の表面不純物濃度も、ソース領域側のそれとほぼ等しい濃度とすることが好ましい。」 「【0010】 【作用】ドレイン出力抵抗を決める第1の要素はドレイン電圧印加時のチャネル長変調である。これはドレイン電圧とチャネルのピンチオフ点の間に印加される電圧によりチャネル領域が空乏化し、実質的なチャネル長が減少してドレイン電流が増加するためである。本発明ではチャネル領域の、好ましくはドレイン領域側に、チャネル領域よりも高濃度な不純物領域が存在するため、ドレイン電圧を印加しても空乏層が広がりにくく、ドレイン電圧を印加するに従い、空乏層はより高濃度のチャネル領域に広がっていくのでさらに空乏化がしにくくなる。従ってドレイン電圧が高い領域でも出力抵抗の低下を抑さえて、ドレイン電圧によらない一定の出力抵抗を得ることができる。」 「【0011】 【実施例】以下、本発明の実施例を図面を用いて説明する。実施例ではシリコンMOSFETを用いて説明するが、他の半導体材料を用いたMIS型FETでも動作原理は同じである。また、実施例では主にn形MOSFETを例に説明したが、用いる不純物を反対導電形に変えれば、同様にｐ形MOSFETを形成することができる。 【0012】〈実施例1〉本発明の第1の実施例の半導体装置の断面図を図1に示す。チャネル領域のドレイン領域側に高濃度領域5が設けられ、ドレイン領域側からチャネル領域の中央部にかけて基板表面の不純物濃度が高くなっている。なお、高濃度領域5のソース側の端はチャネル領域の中央部近傍よりソース領域側に寄ったところにあってもよい。 【0013】この半導体装置の製造方法を図2を用いて説明する。ｐ型のシリコン基板1を用い、通常のMOSFETと同様に素子分離領域2を形成する。通常ではここでしきい値調整用のイオン打ち込みをウェーハ全面にウェーハに垂直に行なうが、本実施例ではそれを行なうことなく、熱酸化によりゲート絶縁膜10を形成し、次ぎにポリシリコンを200nm堆積し、リンをイオン打ち込みして高濃度n型ポリシリコンとし、加工して幅0.5μmのゲート電極3とする。その後、ソース領域が形成される側からボロンの90keVの45度の斜めイオン打ち込み行なう。イオン打ち込み量は2×10^(12)/cm^(2)とした。この工程により、しきい値調整を行なうと同時に高濃度領域5が形成される。次ぎに、ソース領域4a、ドレイン領域4bをヒ素のイオン打ち込みにより形成し、以下、通常の通り、SiO2を堆積して層間絶縁膜8を形成し、金属配線9を形成する。 【0014】このようにして形成された本実施例のチャネル領域の表面不純物濃度を図4に示す。従来例ではチャネル領域の表面不純物濃度は図4に点線で示すように一定であるが、本実施例ではドレイン側からチャネル中央方向にかけて基板表面濃度が高くなる濃度分布が形成される。」 「【0017】〈実施例2〉本発明の第2の実施例の半導体装置の断面図を図7に示す。本実施例は長チャネルのMOSFETの例である。この半導体装置の製造方法の実施例1と異なる点は次ぎの通りである。ゲート電極3を形成する前にしきい値決定用のボロンのイオン打ち込みを全面に行なう。ドーズ量は1.6×10^(12)/cm^(2)とした。ゲート絶縁膜10、ゲート電極3を形成後、高濃度領域5をドレイン側からボロンを40keVで45度斜めイオン打ち込みして形成する。ドーズ量は1×10^(12)/cm^(2)とした。この場合、しきい値はチャネルの大部分を占めるソース側の領域で決定される。また、ゲート電極幅は1μmとした。本実施例によれば長チャネルのMOSFETでもドレイン側からチャネル中央部にかけて濃度が高くなる分布が形成され、出力抵抗の向上とバイアス依存性の低減が可能になる。」 4-2. ここで、0001段落の記載から、図7に示された実施例2に係るMOSFETが、アナログ回路に用いるのに適したものであることは明らかであるから、当該MOSFETは、アナログ回路に用いるMOSFET、すなわちアナログMOSFETを想定したものであると認められる。 実施例2に係る「MOSFET」については、0017段落において「この半導体装置の製造方法の実施例1と異なる点」として記された点以外は、実施例1に係るn型MOSFETと同様に製造されたものである。それゆえ、実施例2に係るMOSFETは、実施例1に係るMOSFETと同様に、「ｐ型のシリコン基板1」、ｐ型のシリコン基板1上に「熱酸化により」「形成」された「ゲート絶縁膜10」、「ゲート絶縁膜10」上に「高濃度n型ポリシリコン」を「加工して」形成された「ゲート電極3」、「ソース領域4a」、「ドレイン領域4b」、並びに「ソース領域4a」及び「ドレイン領域4b」にそれぞれ接続される「金属配線9」を備えるものである。また、実施例1に係るn型MOSFETと同様に、ソース領域4a及びドレイン領域4bは、ｐ型シリコン基板1への「ヒ素のイオン打ち込みによ」って形成されるものであり、図7からは、ソース領域4a及びドレイン領域4bがゲート電極3の下にのびていることが見て取れる。 また、実施例2に係るMOSFETにおいては、「高濃度領域5」は、ｐ型シリコン基板1への「ボロンのイオン打ち込み」によって形成されているから、ｐ型の領域であることは明らかである。また、高濃度領域5は、0017段落における「ドレイン側からチャネル中央部にかけて濃度が高くなる分布が形成され」るとの記載、及び図7から見て、ゲート電極3下にのびる長さは、ドレイン領域4bよりも長いことは明らかである。 4-3. したがって、刊行物1には、以下の発明が記載されている。 「アナログMOSFETであって、 ｐ型シリコン基板1と、 前記ｐ型シリコン基板1上のゲート絶縁膜10と、 前記ゲート絶縁膜10上に高濃度n型ポリシリコンを加工して形成されたゲート電極3と、 前記ｐ型シリコン基板1内のソース領域4a及びドレイン領域4bと、 前記ソース領域4a及びドレイン領域4bにそれぞれ接続される金属配線9と、 前記ｐ型シリコン基板1内のｐ型の高濃度領域5であって、該高濃度領域5がゲート電極3下にのびる長さは、前記ドレイン領域4bがゲート電極3下にのびる長さよりも長いものである、 アナログMOSFET。」 (以下、「刊行物発明」という。) 第5 対比・判断 5-1. 本願発明と刊行物発明を対比する。 ・刊行物発明の「アナログMOSFET」は、本願発明の「アナログMOSトランジスタ」に相当する。したがって、刊行物発明の「MOSFET」と本願発明の「複数のデジタルMOSトランジスタデバイスと複数のアナログMOSトランジスタデバイスを含み、前記MOSトランジスタデバイスの各々はゲートしきい値電圧V_(ｔ)を有するMOSゲート及び前記MOSゲート下のMOSチャネルを有し、前記デジタルMOSトランジスタデバイスはLに等しいチャネル長を有し、前記アナログMOSトランジスタデバイスは2Lより長いチャネル長を有する、改良されたシリコンMOSトランジスタ集積回路」とは、「アナログMOSトランジスタ」を含む装置である点で共通する。 ・刊行物発明の「ｐ型シリコン基板1」は、本願発明の「第1導電型のシリコン製基板(31)」に相当する。 ・刊行物発明の「ゲート絶縁膜10」は、本願発明の「ゲート誘電体層(32)」に相当する。 ・刊行物発明の「高濃度n型ポリシリコンを加工して形成されたゲート電極3」は、ポリシリコンにより構成されていることは明らかであるから、本願発明の「ポリシリコン製ゲート(33)」に相当する。 ・刊行物発明の「ソース領域4a及びドレイン領域4b」は、本願発明の「ソース領域とドレイン領域(38)」に相当する。 ・刊行物発明の「金属配線9」は、「ソース領域4a及びドレイン領域4bにそれぞれ接続され」ているから、本願発明の「ソース領域とドレイン領域への電極」に相当する。 ・刊行物発明の「ｐ型の高濃度領域5」は、刊行物1の0010段落に記載されているように、「ドレイン電圧を印加しても空乏層が広がりにくく」するためのものである。一方、本願明細書においては、「ディプレーション層」は「空乏層」を意味するものととらえられるところ、その0004段落には、「本発明におけるMOSトランジスタ構造は、・・・ドレインのディプレーション幅を減少させている」及び「この付加された注入領域がディプレーション層の拡散を閉じ込めその幅を制限する」との記載があり、ここで「この付加された注入領域」が本願発明における「ディプレーション制御注入領域」にあたるものと認められる。したがって、刊行物発明の「ｐ型の高濃度領域5」と、本願発明の「第1導電型のディプレーション制御注入領域(36)」とは、同様の機能を奏するものと認められる。そして、刊行物発明の「ｐ型」は、本願発明の「第1導電型」に相当するから、刊行物発明の「前記ｐ型シリコン基板1内のｐ型の高濃度領域5」は、本願発明の「前記シリコン製基板内の、第1導電型のディプレーション制御注入領域(36)」に相当する。 5-2. したがって、刊行物発明と本願発明とは、 「アナログMOSトランジスタを含む装置であって、 前記アナログMOSトランジスタの各々が、 (A)第1導電型のシリコン製基板(31)と、 (B)前記シリコン製基板(31)上のゲート誘電体層(32)と、 (C)前記ゲート誘電体層上のポリシリコン製ゲート(33)と、 (E)前記シリコン製基板内の、第1導電型のディプレーション制御注入領域(36)と、 (G)前記シリコン製基板内のソース領域とドレイン領域(38)と、 (I)前記ソース領域とドレイン領域への電極と、 を有することを特徴とする装置。」 である点で一致し、以下の点で相違する。 ・相違点1 本願発明は、「複数のデジタルMOSトランジスタデバイスと複数のアナログMOSトランジスタデバイスを含み、前記MOSトランジスタデバイスの各々はゲートしきい値電圧V_(ｔ)を有するMOSゲート及び前記MOSゲート下のMOSチャネルを有し、前記デジタルMOSトランジスタデバイスはLに等しいチャネル長を有し、前記アナログMOSトランジスタデバイスは2Lより長いチャネル長を有する、改良されたシリコンMOSトランジスタ集積回路であ」るのに対して、刊行物発明は、単体のアナログMOSFETである点。 ・相違点2 本願発明は、「(D)シリコン製基板内の薄くドープしたドレイン領域であるLDD領域(34)」であって、「前記LDD領域は、前記ポリシリコン製ゲートの下に距離ｘのび」たものを備えているのに対して、刊行物発明はそのようなものを備えていない点。 ・相違点3 「前記シリコン製基板内の、第1導電型のディプレーション制御注入領域(36)」について、本願発明においては、「前記ポリシリコンゲートの下に距離ｙ(ｙ＞ｘ)のび」るものであるのに対して、刊行物発明においては、「ドレイン領域4bがゲート電極3下にのびる長さよりも長いものである」点。 ・相違点4 「前記シリコン製基板内の、第1導電型のディプレーション制御注入領域(36)」について、本願発明においては、「ゲートしきい値電圧V_(ｔ)を50mVより小さい量変化させる不純物レベルを有」するものであるのに対して、刊行物発明においては、不純物レベルについての特定はなされていない点。 ・相違点5 本願発明においては、「(F)前記シリコン製ゲートに隣接した側壁スペーサ(37)」を備えるが、刊行物発明においては、そのようなものを備えていない点。 ・相違点6 本願発明においては、「(H)アナログ信号を、前記シリコンゲートに加える手段」を有しているのに対して、刊行物発明においては、そのような手段の明示がなされていない点。 5-3. 当審の判断 以下、前記各相違点について検討する。 5-3-1. 相違点1について MOSトランジスタがデバイスであることは当然であるから、本願発明における、「デジタルMOSトランジスタデバイス」及び「アナログMOSトランジスタデバイス」が、それぞれ「デジタルMOSトランジスタ」及び「アナログMOSトランジスタ」を包含することは自明である。また、一般に、MOSトランジスタにMOSFETが包含されることも自明である。 ところで、シリコン(Si)製基板に形成された、複数のデジタルMOSトランジスタと複数のアナログMOSトランジスタを含む、シリコンMOSトランジスタ集積回路であって、前記アナログMOSトランジスタのチャネル長が、前記デジタルMOSトランジスタのチャネル長よりも長いものは、いずれも本願の優先権主張の日前に日本国内において頒布された、以下の周知文献1及び2にも示されているように周知である。 周知文献1:特開昭63-304660号公報には、第1図とともに、以下の記載がある。 「本発明の半導体集積回路装置は、アナログスイッチを構成するPチャネルFETとNチャネルFETはロングチャネル型デバイスにより形成している。一方、アナログスイッチ以外の他の回路部に使用されるPチャネルFETとNチャネルFETはショートチャネル型デバイスにより形成している。」(第2頁右上欄第6行ないし第12行) 「第1図に示すように、本発明の実施例においては、アナログスイッチを構成するPチャネルFET(7),NチヤネルFET(8)とアナログスイッチ以外の回路部分を構成するPチャネルFET(9),NチャネルFET(10)は構造が異なっている。 すなわち、アナログスイッチを構成するPチャネルFET(7)はロングチャネル型FETとしてN型Si基板(4)上に形成されている。そしてそのチャネル領域の表面に浅くボロンをドープして、閾値電圧V_(ｔp)を下げている。またアナログスイッチを構成するNチャネルFET(8)はP型ウェル層(5)にロングチャネル型として形成される。そしてそのチャネル領域の表面にリンを浅くドープして、閾値電圧V_(ｔn)を下げている。 一方、インバータを構成するNチャネルFET(9)はP型ウェル層(5)にショートチャネル型として形成されている。そしてそのチャネル領域の深い部分にボロンをドープして、パンチスルー電圧の向上を図っている。またインバータを構成するPチャネルFET(10)は高濃度のN型ウェル層(6)にショートチャネル型として形成され、そしてそのチャネル領域の表面にボロンを浅くドープして閾値電圧V_(ｔp)を所定の値に設定している。 すなわち、アナログスイッチを構成するFETはロングチャネル型で形成し、かつ閾値電圧を低下させて、アナログスイッチの特性を改善しており、一方、インバータを構成するFETはショートチャネル型で形成し、かつバンチスルー電圧の向上を図る構成となってる。」(第2頁右下欄第6行ないし第3頁左上欄第14行) ここで、「ロングチャネル型FET」のチャネル長が、「ショートチャネル型」のFETよりもチャネル長が長いことは、「ロングチャネル」及び「ショートチャネル」の語義から明らかである。また、「アナログスイッチ」は、アナログ回路であるから、アナログスイッチを構成するPチャネルFET(7)及びNチャネルFET(8)は、アナログMOSトランジスタであることは明らかである。また、周知文献1に示された「インバータ」は、デジタル回路であるから、インバータを構成するNチャネルFET(9)及びPチャネルFET(10)は、デジタルMOSトランジスタであることは明らかである。 周知文献2:特開平3-71665号公報には、次の記載がある。 「本発明は半導体装置の製造方法、特に異なる動作速度を有する複数のMOSFETを同一半導体基板上に形成する方法の改良に関する。 近年、アナログ回路とデジタル回路が同一半導体基板上に併設されるMOSICが開発されており、このアナログ・デジタル混載型のMOSICにおいては、比較的遅い動作速度を持つアナログトランジスタと、速い動作速度を持つデジタルトランジスタとが同一半導体基板上に混載されることが要求される。 そこで工程を簡略化してコストの増大を防ぐために、可能な限り同一の工程を用いて低速、高速両方のトランジスタを形成し、且つそれぞれのトランジスタの性能や信頼度を劣化せしめないような製造方法が望まれている。 〔従来の技術〕 前記アナログ・デジタル混載型のMOSICにおいて、アナログトランジスタに用いられる低速MOSFETはゲート絶縁膜が厚く長チャネル長を有するLDD構造のMOSFETにより構成され、デジタルトランジスタに用いられる高速MOSFETはゲート絶縁膜が薄く、短チャネル長を有するLDD構造のMOSFETにより構成される。 このようなゲート絶縁膜が厚く長チャネル長を有する低動作速度の第1のMOSFETと、ゲート絶縁膜が薄く短チャネル長を有する高動作速度の第2のMOSFETとを同一半導体基板上に形成する際、従来は下記に第2図(a)?(i)を参照して説明する方法が用いられていた。 第2図(a)参照 即ち、例えばｐ型シリコン(Si)基板1面に素子間分離用のフィールド酸化膜2で画定された上記第1のMOSFETが形成される第1の素子形成領域3と上記第2のMOSFETが形成される第2の素子形成領域4とを形威した後、第1、第2の素子形成領域3、4上に第1の熱酸化により500Å程度の厚い第1のゲート酸化膜5を形成し、第1の素子形成領域3上に第1のポリSi等からなる第1のゲート電極6を形成し、第1の素子形成領域3上をレジストマスク(図示せず)で覆って第2の素子形成領域4上の第1のゲート酸化膜5を選択的にウォッシュアウトした後、レジストマスク(図示せず)を除去し、第2の熱酸化を行って第2の素子形成領域4上に厚さ200Å程度の薄い第2のゲート酸化膜7を形成する。」(第2頁右上欄第15行ないし第3頁左上欄第2行) 刊行物発明に係る「アナログMOSFET」は、刊行物1の0001段落に記載されているように「アナログ回路に用いるのに適した」ものとして発明されたものであるから、前述した周知のシリコンMOSトランジスタ集積回路のアナログMOSトランジスタを、刊行物発明に係る「アナログMOSFET」とすることは当業者が容易になし得た事項である。 そして、刊行物発明に係る「アナログMOSFET」のみならず、デジタル回路に用いられるMOSFETも含むすべてのMOSFETが、本願発明の「MOSトランジスタデバイス」のように、「ゲートしきい値電圧V_(ｔ)を有するMOSゲート及び前記MOSゲート下のMOSチャネルを有」することは、当業者の技術常識であり、前述した周知のシリコンMOSトランジスタ集積回路において、前記アナログMOSトランジスタのチャネル長を、前記デジタルMOSトランジスタのチャネル長よりもどの程度長いものとするかは、各MOSトランジスタに要求される特性に応じて設定される事項であるから、周知のシリコンMOSトランジスタ集積回路のアナログMOSトランジスタを、刊行物発明に係る「アナログMOSFET」とするに当たり、アナログMOSトランジスタのチャネル長を、デジタルMOSトランジスタのチャネル長の2倍以上とすること、すなわち、本願発明のように「前記デジタルMOSトランジスタデバイスはLに等しいチャネル長を有し、前記アナログMOSトランジスタデバイスは2Lより長いチャネル長を有する」ものとすることは、当業者が適宜になし得る程度の事項である。さらに、本願明細書の発明の詳細な説明の欄の記載からは、チャネル長が「デザインルールの2倍より小さい」「ショートチャネル」のものと、チャネル長が「デザインルールの2倍以上」である「ロングチャネル」のものが存在することは読み取れるが、「デザインルール」とは無関係に「前記デジタルMOSトランジスタデバイスはLに等しいチャネル長を有し、前記アナログMOSトランジスタデバイスは2Lより長いチャネル長を有する」旨の記載はないから、本願発明のように「デザインルール」と関係なく「前記デジタルMOSトランジスタデバイスはLに等しいチャネル長を有し、前記アナログMOSトランジスタは2Lより長いチャネル長を有する」構成とすることにより格別な作用効果が奏されるとは認められない。 5-3-2. 相違点2について MOSFETにおいて、一般にLDD領域と称される、基板内に薄くドープしたドレイン領域を形成することは、例えば前記周知文献2に記載されているように、周知慣用されている技術であり、この周知慣用技術を刊行物発明に適用することは、当業者が適宜になし得ることである。そして、LDD領域を設ける際には、MOSゲート電極下に形成されるMOSチャネルと、LDD領域が確実に接続されるように、前記LDD領域を前記MOSゲート電極下にのびるように設けることは当然になされる事項である。 5-3-3. 相違点3について 刊行物1の0010段落に記載されているように、刊行物発明は、本願発明の「前記シリコン製基板内の、第1導電型のディプレーション制御注入領域(36)」に相当する「高濃度領域5」を、「チャネル領域の、」「ドレイン領域側に」設けることにより、「ドレイン電圧を印加しても空乏層が広がりにくく」しているものである。そして、前述の周知慣用技術であるLDD領域はドレイン領域の一部にあたるものであるから、前述のごとくLDD領域を設けたものにあっては、前記「高濃度領域5」が、該LDD領域よりチャネル側、すなわち、LDD領域がポリシリコンゲート電極下にのびる長さよりも長くポリシリコンゲート電極下にのびる構成とすること、すなわち本願発明のように「前記ポリシリコンゲートの下に距離ｙ(ｙ＞ｘ)のび」る構成とすることは当業者が当然になし得る事項である。 5-3-4. 相違点4について 刊行物1の0017段落には「ゲート絶縁膜10、ゲート電極3を形成後、高濃度領域5をドレイン側からボロンを40keVで45度斜めイオン打ち込みして形成する。ドーズ量は1×10^(12)/cm^(2)とした。この場合、しきい値はチャネルの大部分を占めるソース側の領域で決定される。」との記載がなされている。この記載において、「しきい値」は、MOSFETについてゲートしきい値電圧を意味する通常の用語であることは当業者にとって自明である。そうすると、刊行物発明のゲートしきい値電圧は「チャネルの大部分を占めるソース側の領域で決定される」ものと認められるから、刊行物発明においても、本願発明の「前記シリコン製基板内の第1導電型のディプレーション制御注入領域(36)」に相当する前記「高濃度領域5」の不純物濃度によってゲートしきい値電圧は大きくは変化しない、換言すれば、「高濃度領域5」は、「ゲートしきい値電圧V_(ｔ)を」「小さい量変化させる不純物レベルを有し」ていることは明らかである。 そして、本願明細書の記載を見ても、本願発明において「ゲートしきい値電圧V_(ｔ)を変化させる」量を「50mVより小さい」ものとすることに臨界的意義は見いだせないから、刊行物発明において、「高濃度領域5」を、本願発明のように、「ゲートしきい値電圧V_(ｔ)を50mVより小さい量変化させる不純物レベルを有」するものとすることは、当業者が容易になし得た事項である。 5-3-5. 相違点5について 前述の周知慣用技術であるLDD領域を設けるにあたり、ゲート電極に隣接した側壁スペーサを設けることもまた、周知慣用技術であるから、刊行物発明において、LDD領域とともにゲート電極に隣接した側壁スペーサを設けることは、当業者が適宜になし得る事項である。 5-3-6. 相違点6について 刊行物1の0002段落に、「シリコン基板1表面のゲート絶縁膜10上にゲート電極3を設け、ここに電圧を印加することでチャネル層を誘起させる。」と記載されているように、MOSトランジスタのゲート電極に電圧を印加することは当然になされることであり、そのための手段を有することは自明である。また、刊行物発明はアナログMOSトランジスタであるから、そのゲート電極にアナログ信号を印加することは、ごく普通になされることと認められる。 よって、本願発明は、刊行物1に記載された発明、及び従来周知の技術に基づいて、当業者が容易に発明することができたものである。 第6 むすび 以上のとおりであるから、本願は、請求項2ないし6に係る発明について検討するまでもなく、特許法第29条第2項の規定により拒絶されるべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2009-06-08 |
| 結審通知日 | 2009-06-10 |
| 審決日 | 2009-06-23 |
| 出願番号 | 特願2000-5292(P2000-5292) |
| 審決分類 |
P
1
8・
121-
Z
(H01L)
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| 最終処分 | 不成立 |
| 前審関与審査官 | ▲辻▼ 弘輔 |
| 特許庁審判長 |
北島 健次 |
| 特許庁審判官 |
小野田 誠 近藤 幸浩 |
| 発明の名称 | シリコン製MOSトランジスタの製造方法 |
| 代理人 | 朝日 伸光 |
| 代理人 | 臼井 伸一 |
| 代理人 | 加藤 伸晃 |
| 代理人 | 岡部 讓 |
| 代理人 | 越智 隆夫 |
| 代理人 | 岡部 正夫 |
| 代理人 | 本宮 照久 |