拒絶査定不服の審決｜不服2006-19599 - 特許審決データベース

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審決分類	審判査定不服特17 条の２、４項補正目的特許、登録しない。 H01L 審判査定不服 4号2号請求項の限定的減縮特許、登録しない。 H01L 審判査定不服 5項独立特許用件特許、登録しない。 H01L 審判査定不服 2項進歩性特許、登録しない。 H01L
管理番号	1207356
審判番号	不服2006-19599
総通号数	121
発行国	日本国特許庁(JP)
公報種別	特許審決公報
発行日	2010-01-29
種別	拒絶査定不服の審決
審判請求日	2006-09-05
確定日	2009-11-18
事件の表示	平成10年特許願第262181号「金属-金属容量装置及び作製法」拒絶査定不服審判事件〔平成11年6月22日出願公開、特開平11-168189〕について、次のとおり審決する。
結論	本件審判の請求は、成り立たない。
理由	第1.手続の経緯本願は、平成10年9月17日(パリ条約に基づく優先権主張 1997年9月17日、アメリカ合衆国)の出願であって、平成18年6月5日付けで拒絶査定がなされ、これに対し、同年9月5日に拒絶査定に対する審判請求がなされるとともに、同年10月3日付けで手続補正がなされ、その後、平成20年11月11日付けで審尋がなされ、平成21年3月12日に回答書が提出されたものである。第2.平成18年10月3日付けの手続補正についての却下の決定 [補正の却下の決定の結論] 平成18年10月3日付けの手続補正を却下する。 [理由] 1.補正の内容平成18年10月3日付けの手続補正(以下、「本件補正」という。)は、補正前の特許請求の範囲の請求項1ないし14を、補正後の特許請求の範囲の請求項1ないし10と補正するものであり、その内容は以下のとおりである。 (補正事項a) 補正前の請求項1ないし3、及び13を削除すること。 (補正事項b) 補正前の請求項4ないし7を、独立請求項形式とし、補正後の請求項1ないし4と補正すること。 (補正事項c) 補正前の請求項8の「【請求項8】上に形成された少なくとも1つのトランジスタを有する基板; 前記基板及び前記トランジスタ上に形成され、上部表面を有する少なくとも1つの平坦化された酸化物層; 前記平坦化された酸化物層内に形成された少なくとも1つのパターン形成された金属領域(M1);及び前記平坦化された酸化物層内の、前記パターン形成された金属領域(M1)及び前記上部表面間に形成される、少なくとも1つの容量を含み、前記少なくとも1つの平坦化された酸化物層は、基板上に形成された第1の平坦化された酸化物層(D1)、前記第1の平坦化された酸化物層上に形成された第2の平坦化された酸化物層(D2)、前記第2の平坦化された酸化物層上に形成された第3の平坦化された酸化物層(D3)、および前記第3の平坦化された酸化物層上に形成された第4の平坦化された酸化物層(D4)からなり、前記パターン形成された金属領域(M1)は前記第1の平坦化された酸化物層(D1)と前記第2の平坦化された酸化物層(D2)の間に形成されており、さらに、前記容量は前記第2の平坦化された酸化物層(D2)上に直接的に、および前記第2の平坦化された酸化物層(D2)と前記第3の平坦化された酸化物層(D3)の間に形成されている、ダイナミックランダムアクセスメモリデバイス。」を、補正後の請求項5の「【請求項5】上に形成された少なくとも1つのトランジスタを有する基板; 前記基板及び前記トランジスタ上に形成され、上部表面を有する少なくとも1つの平坦化された酸化物層; 前記平坦化された酸化物層内に形成された少なくとも1つのパターン形成された金属領域(M1);及び前記平坦化された酸化物層内の、前記パターン形成された金属領域(M1)及び前記上部表面間に形成される、少なくとも1つの溝型容量を含み、前記少なくとも1つの平坦化された酸化物層は、基板上に形成された第1の平坦化された酸化物層(D1)、前記第1の平坦化された酸化物層上に形成された第2の平坦化された酸化物層(D2)、前記第2の平坦化された酸化物層上に形成された第3の平坦化された酸化物層(D3)、および前記第3の平坦化された酸化物層上に形成された第4の平坦化された酸化物層(D4)からなり、前記パターン形成された金属領域(M1)は前記第1の平坦化された酸化物層(D1)と前記第2の平坦化された酸化物層(D2)の間に形成されており、さらに、前記溝型容量は前記第2の平坦化された酸化物層(D2)内に形成されている第1の容量部分および前記第2の平坦化された酸化物層(D2)と前記第3の平坦化された酸化物層(D3)の間に形成されている少なくとも1つの第2の容量部分を有するダイナミックランダムアクセスメモリデバイス。」と補正すること。 (補正事項d) 補正前の請求項9、10、11、12、及び14を、各々補正後の請求項6、7、8、9、及び10と補正すること。 2.補正の目的の適否及び新規事項の追加の有無についての検討 (1)補正事項a及びbについて補正事項aについての補正は、平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項(以下、単に「特許法第17条の2第4項」という。)第1号に掲げる請求項の削除を目的とするものに該当する。また、補正事項bについての補正は、補正事項aについての補正により補正前の請求項1ないし3、及び13が削除されたことに伴い、補正前の請求項3の従属請求項形式、又は補正前の請求項1の従属請求項形式で記載されていた補正前の請求項4ないし7を独立請求項形式としたものであるから、請求項aについての補正と同様、特許法第17条の2第4項第1号に掲げる請求項の削除を目的とするものに該当する。また、補正事項a及びbについての補正が、本願の願書に最初に添付した明細書又は図面(以下、本願の願書に最初に添付した明細書及び図面を各々「当初明細書」及び「当初図面」といい、これらをまとめて「当初明細書等」という。)に記載された事項の範囲内においてなされたものであることは明らかであるから、当該補正は、平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項(以下、単に「特許法第17条の2第3項」という。)に規定する要件を満たすものである。 (2)補正事項cについて (2-1)補正事項cについての補正の内容を整理すると、以下の2つに分解できるから、分解された各補正事項について検討する。 (補正事項c-1) 補正前の請求項8の「容量」を、補正後の請求項5の「溝型容量」と補正すること。) (補正事項c-2) 補正前の請求項8の「前記容量は前記第2の平坦化された酸化物層(D2)上に直接的に、および前記第2の平坦化された酸化物層(D2)と前記第3の平坦化された酸化物層(D3)の間に形成されている、」を、補正後の請求項5の「前記溝型容量は前記第2の平坦化された酸化物層(D2)内に形成されている第1の容量部分および前記第2の平坦化された酸化物層(D2)と前記第3の平坦化された酸化物層(D3)の間に形成されている少なくとも1つの第2の容量部分を有する」と補正すること。 (2-2)補正事項c-1について補正事項c-1についての補正は、補正前の請求項8に係る発明の発明特定事項である「容量」について、「溝型」のものであるという技術的限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。また、「溝型」の「容量」については、当初明細書の0036段落ないし0040段落、及び当初図面の図5aないし8に記載されているから、当該補正は、当初明細書等に記載された事項の範囲内においてなされたものであり、特許法第17条の2第3項に規定する要件を満たすものである。 (2-3)補正事項c-2について補正事項c-2についての補正は、実質的にみて、補正前の請求項8に係る発明に対して、「前記容量は前記第2の平坦化された酸化物層(D2)上に直接的に」「形成されている」という発明特定事項を削除し、新たに「前記溝型容量は前記第2の平坦化された酸化物層(D2)内に形成されている第1の容量部分および前記第2の平坦化された酸化物層(D2)と前記第3の平坦化された酸化物層(D3)の間に形成されている少なくとも1つの第2の容量部分を有する」という発明特定事項を追加したものであると認められるが、このうちの発明特定事項を削除する補正は、特許法第17条の2第4項の各号に掲げるいずれの事項を目的とするものにも該当しない。したがって、補正事項c-2についての補正は特許法第17条の2第4項に規定する要件を満たしていない。 (3)補正事項d 補正事項dについての補正による補正後の請求項6ないし10は、いずれも補正後の請求項5を引用するものであるから、補正事項dについての補正は、補正事項c-2についての補正と同様、特許法第17条の2第4項の各号に掲げるいずれの事項を目的とするものにも該当せず、特許法第17条の2第4項に規定する要件を満たしていない。 (4)補正の目的の適否及び新規事項の追加の有無についてのまとめ本件補正は、特許法第17条の2第4項に規定する要件を満たしていない補正を含むものであるから、特許法第17条の2第4項に規定する要件を満たしていない。 3.独立特許要件についての検討 (1)検討の前提上記2.において検討したとおり、本件補正は特許法第17条の2第4項に規定する要件を満たしていないが、仮に、本件補正が、平成21年3月12日に提出された回答書において請求人が主張しているとおり、適法な補正であり、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものであった場合において、補正後の特許請求の範囲に記載された事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否かにつき、一応検討する。 (2)補正後の発明本件補正による補正後の請求項1ないし10に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その請求項1ないし10に記載された事項により特定されるとおりのものであり、そのうちの請求項5に係る発明(以下、「補正後の発明」という。)は、請求項5に記載された事項により特定される以下のとおりのものである。「【請求項5】上に形成された少なくとも1つのトランジスタを有する基板; 前記基板及び前記トランジスタ上に形成され、上部表面を有する少なくとも1つの平坦化された酸化物層; 前記平坦化された酸化物層内に形成された少なくとも1つのパターン形成された金属領域(M1);及び前記平坦化された酸化物層内の、前記パターン形成された金属領域(M1)及び前記上部表面間に形成される、少なくとも1つの溝型容量を含み、前記少なくとも1つの平坦化された酸化物層は、基板上に形成された第1の平坦化された酸化物層(D1)、前記第1の平坦化された酸化物層上に形成された第2の平坦化された酸化物層(D2)、前記第2の平坦化された酸化物層上に形成された第3の平坦化された酸化物層(D3)、および前記第3の平坦化された酸化物層上に形成された第4の平坦化された酸化物層(D4)からなり、前記パターン形成された金属領域(M1)は前記第1の平坦化された酸化物層(D1)と前記第2の平坦化された酸化物層(D2)の間に形成されており、さらに、前記溝型容量は前記第2の平坦化された酸化物層(D2)内に形成されている第1の容量部分および前記第2の平坦化された酸化物層(D2)と前記第3の平坦化された酸化物層(D3)の間に形成されている少なくとも1つの第2の容量部分を有するダイナミックランダムアクセスメモリデバイス。」 (3)刊行物に記載された発明 (3-1)刊行物1:特開平9-162370号公報 (3-1-1)それに対して、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において提示された特開平9-162370号公報(以下、「刊行物1」という。)には、図1ないし6、18及び19とともに、以下の事項が記載されている。「【0001】【発明の属する技術分野】本発明は、半導体集積回路装置およびその製造方法に関する。」「【0009】本発明の目的は、製造工程の簡略化ができるDRAMを有する半導体集積回路装置およびその製造方法を提供することにある。」「【0013】【発明の実施の形態】以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、重複説明は省略する。【0014】(実施の形態1)図1?図6は、本発明の一実施の形態である半導体集積回路装置の製造方法を示す断面図である。【0015】本実施の形態の半導体集積回路装置は、COB型メモリセルを備えているDRAMを有するものであり、図1?図6において、図の左側は複数個のメモリセルが配置されているメモリアレイの領域の一部を示し、右側はメモリアレイの領域の周辺に配置されている周辺回路の領域の一部を示している。【0016】本実施の形態のDRAMを有する半導体集積回路装置の製造方法を説明する。【0017】まず、図1に示すように、例えば単結晶シリコンからなるｐ型の半導体基板1にn型のウエルとｐ型のウエル(図示を省略)を形成した後、半導体基板1の表面の選択的な領域を熱酸化して素子分離用のフィールド絶縁膜2を形成する。【0018】次に、半導体基板1の表面に例えば酸化シリコン膜などからなるゲート絶縁膜3を形成した後、ゲート絶縁膜3およびフィールド絶縁膜2の表面における選択的な領域にゲート電極4を形成する。【0019】この場合、ゲート電極4の製造工程と同一工程によりフィールド絶縁膜2の上に配線を形成している。【0020】また、ゲート電極4は、ファーストゲートとしてのゲート電極となっていると共にDRAMのワード線(ワードライン;WL)となっている。【0021】次に、半導体基板1の表面の選択的な領域にイオン注入したn型の不純物を熱拡散してnチャネルMOSFETのソースおよびドレインとなるn型の半導体領域5を形成する。【0022】次に、半導体基板1の表面の選択的な領域にイオン注入したｐ型の不純物を熱拡散してｐチャネルMOSFETのソースおよびドレインとなるｐ型の半導体領域(図示を省略)を形成する。【0023】次に、ゲート電極4の表面に例えば酸化シリコン膜などの絶縁膜6を形成した後、ゲート電極4の側壁に例えば酸化シリコン膜などの側壁絶縁膜7を形成する。【0024】次に、半導体基板1の上に絶縁膜8を形成する。【0025】絶縁膜8は、例えば酸化シリコン膜、PSG(Phospho Silicate Glass)膜、BPSG(Boro Phospho Silicate Glass)膜またはSOG(Spin On Glass)膜などを使用し、表面研磨を行いその表面を平坦化処理する。平坦化処理は、絶縁膜8の表面を例えばエッチバック法または化学的機械研磨(CMP)法により平坦にする態様を採用することができる。【0026】次に、フォトリソグラフィ技術および選択エッチング技術を用いて、絶縁膜8の選択的な領域にスルーホール9を形成する。【0027】次に、スルーホール9に例えば導電性多結晶シリコン膜などの導電性材料を埋め込んでスルーホール用導電層10を形成する。【0028】この場合、スルーホール用導電層10は例えばn型の不純物が含有されている導電性多結晶シリコン膜とし、n型の半導体領域5と同一の導電型のコンタクト電極としている。【0029】次に、半導体基板1の上に第1の配線となるDRAMのビット線(ビットライン;BL)11を形成する。【0030】ビット線11は、導電性多結晶シリコン膜11aとWSi_(2)膜11bとの積層膜を使用している。【0031】次に、半導体基板1の上に絶縁膜12を形成する。絶縁膜12は、例えば酸化シリコン膜、PSG膜、BPSG膜またはSOG膜などを使用し、表面研磨を行いその表面を平坦化処理する。【0032】平坦化処理は、絶縁膜12の表面を例えばエッチバック法または化学的機械研磨(CMP)法により平坦にする態様を採用することができる。【0033】なお、前述した製造工程において、MOSFETはシングルドレインとしているが、ダブルドレインとすることもできる。【0034】次に、図2に示すように、半導体基板1の上にフォトレジスト膜15を形成した後、フォトリソグラフィ技術および選択エッチング技術を用いて、絶縁膜12およびその下部の絶縁膜8の選択的な領域にスルーホール13およびスルーホール14を形成する。【0035】この、スルーホール13は、メモリアレイの領域におけるDRAMの情報蓄積用容量素子であるキャパシタを形成する領域に形成される。また、スルーホール14は、周辺回路の領域に形成される。【0036】次に、図3に示すように、Ti膜の上にTiN膜を積層した導電膜16を堆積した後、その上に導電性多結晶シリコン膜17を堆積する。【0037】次に、図4に示すように、半導体基板1の上にフォトレジスト膜18を形成した後、フォトリソグラフィ技術および選択エッチング技術を用いて、導電性多結晶シリコン膜17およびその下部の導電膜16を選択的に取り除くことにより、メモリアレイの領域にCOB型メモリセルのキャパシタのストレージ・ノード(蓄積電極)となる下部電極19を形成すると共に、周辺回路の領域に周辺回路用の配線20を同一工程により同時に形成する。【0038】なお、キャパシタの下部電極19は、導電膜16と導電性多結晶シリコン膜17との積層構造以外に、導電性多結晶シリコン膜、高融点金属膜、シリサイド膜または金属膜を組み合わせて形成した配線の態様とすることもできる。【0039】この場合、高融点金属膜としては、Ti膜、タングステン膜またはタンタル膜などを使用することができる。また、シリサイド膜としては、チタンシリサイド膜、タングステンシリサイド膜、タンタルシリサイド膜または白金シリサイド膜などを使用することができる。さらに、金属膜としては、白金膜、金膜またはアルミニウム膜などを使用することができる。【0040】次に、図5に示すように、キャパシタの下部電極19を含む半導体基板1の上にキャパシタの誘電体膜となる絶縁膜21を堆積する。絶縁膜21は、例えば窒化シリコン膜またはPZT(チタン酸ジルコン酸鉛)などを堆積することにより、形成する。【0041】次に、半導体基板1の上にキャパシタのプレート電極となる上部電極22を形成する。【0042】キャパシタの上部電極22は、半導体基板1の上に例えばリンなどの不純物が含有されている導電性多結晶シリコン膜をCVD法により堆積した後、フォトリソグラフィ技術および選択エッチング技術を用いてパターン化することにより形成する。この場合、絶縁膜21における不要な領域も同一工程により取り除いている。【0043】次に、図6に示すように、半導体基板1の上に層間絶縁膜としての絶縁膜23を形成する。【0044】絶縁膜23は、例えば酸化シリコン膜をCVD法により形成した後、回転塗布法によりSOG膜を形成し、その表面にCVD法により酸化シリコン膜を形成した後、表面研磨を行いその表面を平坦化処理することにより形成する。平坦化処理は、絶縁膜23の表面を例えばエッチバック法または化学的機械研磨(CMP)法により平坦にする態様を採用することができる。【0045】次に、フォトリソグラフィ技術および選択エッチング技術を用いて、メモリセルの領域における絶縁膜23にスルーホール24を形成すると共に、周辺回路の領域における絶縁膜23にスルーホール25を形成する。【0046】次に、半導体基板1の上に配線26を形成する。【0047】配線26は、例えばTiN膜を形成した後、その上にアルミニウム膜を形成し、その上にTiN膜を形成した後、フォトリソグラフィ技術および選択エッチング技術を用いて、それらの膜をパターニングして形成する。【0048】この場合、周辺回路の領域におけるスルーホール25の下部に配線20が形成されていることにより、スルーホール25の深さが浅くなるので、この領域の配線26におけるスルーホール用導電層を確実に配線20と接触させることができる。【0049】次に、半導体基板1の上に必要に応じて多層配線を形成した後、その上にパッシベーション膜(図示を省略)を形成することにより、半導体集積回路装置の製造工程を終了する。【0050】前記した本実施の形態の半導体集積回路装置の製造方法では、DRAMのメモリセルにおける情報蓄積用容量素子であるキャパシタの下部電極19と周辺回路の配線20とを同一工程により同時に形成している。【0051】また、メモリアレイの領域におけるキャパシタの下部電極19を形成する領域の下部のスルーホール13と周辺回路の領域の配線20を形成する領域の下部のスルーホール14とを同一工程により同時に形成している。【0052】さらに、メモリアレイの領域におけるキャパシタの上部電極22の上の配線26を形成する領域の下部のスルーホール24と周辺回路の領域における配線26を形成する領域の下部のスルーホール25とを同一工程により同時に形成している。【0053】したがって、メモリアレイの領域におけるキャパシタの下部電極19などの配線と周辺回路の領域における配線20を同一工程により同時に形成できることにより、製造工程が簡略化できると共に製造時間が短縮化できるので、低スループットでしかも高い製造歩留りをもって高性能な半導体集積回路装置を製作できる。【0054】また、前記した本実施の形態の製造方法では、周辺回路の領域における配線26と半導体基板1における半導体領域5とを電気接続する場合に、その領域に配線20をDRAMのメモリセルにおける情報蓄積用容量素子であるキャパシタの下部電極19と同一工程により同時に形成している。【0055】したがって、周辺回路の領域における配線26と半導体基板1における半導体領域5とを1個のスルーホールを設けてそれに埋め込んだスルーホール用導電層により電気接続する場合に比較して、配線26の下部のスルーホール25の深さが浅くなり、アスペクト比を小さくすることができる。【0056】その結果、スルーホール25のバラツキが小さくなり微細加工をもってスルーホール25が形成できると共に容易な製造工程を用いてこの領域の配線26におけるスルーホール用導電層を確実に配線20と接触させることができることにより、高性能でしかも高信頼度のスルーホール用導電層を有する配線26とすることができる。」「【0088】(実施の形態5)図18,図19は、本発明の他の実施の形態である半導体集積回路装置の製造工程を示す断面図である。なお、本実施の形態5の製造方法では、前記実施の形態1および4と同様な製造工程については、その説明は省略する。【0089】図18に示すように、本実施の形態5の半導体基板1は、周辺回路を形成する領域に半導体基板1と同一導電型のｐ型のウエル1aとn型のウエル1bとが形成されており、キャパシタの下部電極19の下部に形成するスルーホール13と周辺回路のn型のウエル1bの上に形成するスルーホール14とをフォトリソグラフィ技術および選択エッチング技術を用いて絶縁膜12およびその下部の絶縁膜8の選択的な領域に同一工程により同時に形成する。【0090】この場合、スルーホール13の下部の半導体領域とスルーホール14の下部のウエル1bとは、同一導電型(n型)となっている。【0091】次に、プラグ埋め込み法により、スルーホール13とスルーホール14に例えば導電性多結晶シリコンを材料としているスルーホール用導電層34を形成する。【0092】次に、図19に示すように、周辺回路のウエル1bの上にスルーホール31を形成する。【0093】次に、半導体基板1の上に白金シリサイド膜32を形成した後、その白金シリサイド膜32の上に白金膜28を堆積する。【0094】次に、フォトリソグラフィ技術および選択エッチング技術を用いて、白金膜28、その下部の白金シリサイド膜32を選択的に取り除くことにより、メモリアレイの領域にキャパシタの下部電極19を形成すると共に、周辺回路の領域に周辺回路用の配線20と配線33とを形成する。【0095】次に、前記実施の形態1と同様な製造工程を用いて、DRAMのキャパシタなどを形成する。【0096】このように、本実施の形態5では、DRAMのメモリセルにおける情報蓄積用容量素子であるキャパシタの下部電極19の下部のスルーホール13と周辺回路の配線20の下部のスルーホール14とを同一工程により同時に形成している。【0097】また、DRAMのメモリセルにおける情報蓄積用容量素子であるキャパシタの下部電極19の下部のスルーホール13と周辺回路の配線の下部のスルーホール14とに同一工程によりスルーホール用導電層34を同時に形成している。【0098】さらに、DRAMのメモリセルにおける情報蓄積用容量素子であるキャパシタの下部電極19と周辺回路の配線20および配線33とを同一のフォトエッチング工程により同時にパターン化している。【0099】したがって、本実施の形態5によれば、前記実施の形態1とほぼ同様の効果を達成することができる。」 (3-1-2) ここにおいて、「実施の形態5」により製造された図19に記載された半導体集積回路装置について注目すると、「半導体基板1」には、「nチャネルMOSFET」が形成されていることは明らかである。また、「絶縁膜8」、「絶縁膜12」、及び「絶縁膜23」という3層の「絶縁膜」は、いずれも「半導体基板1」及び「nチャネルMOSFET」上に形成され、「例えば酸化シリコン膜」を用い、「表面を平坦化処理する」ことにより形成されたものである。また、図19において、「スルーホール用導電層10」の上に存在する「ビット線11」は、「絶縁層8」と「絶縁層12」の間に形成されていることが明らかである。そして、当該「ビット線11」と「DRAMのメモリセルにおける情報蓄積用容量素子であるキャパシタ」との位置関係についてみると、「DRAMのメモリセルにおける情報蓄積用容量素子であるキャパシタ」は、3層の「絶縁膜」内において、「スルーホール用導電層10」の上に存在する「ビット線11」よりも浅く、3層の「絶縁膜」の上部表面よりも深い場所に形成されていることは明らかである。したがって、刊行物1には、以下の発明(以下、「刊行物発明」という。)が記載されているものと認められる。「nチャネルMOSFETが形成された半導体基板1、前記半導体基板1及び前記nチャネルMOSFET上に形成され、酸化シリコン膜を用い、表面を平坦化処理することにより形成された3層の絶縁膜、前記3層の絶縁膜内に形成されたスルーホール用導電層10の上に存在するビット線11、及び前記3層の絶縁膜内の、前記ビット線11よりも浅く、前記3層の絶縁膜の表面よりも深い位置に形成されるDRAMのメモリセルにおける情報蓄積用容量素子であるキャパシタを含み、前記3層の絶縁膜は、半導体基板1上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜8、前記絶縁膜8上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜12、前記絶縁膜12上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜23からなり、前記ビット線11は前記絶縁膜8と前記絶縁膜12の間に形成されており、前記キャパシタは、前記絶縁膜12と前記絶縁膜23との間に形成されているDRAMを有する半導体集積回路装置。」 (3-2)刊行物2:特開平9-51038号公報また、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において提示された特開平9-51038号公報(以下、「刊行物2」という。)には、図5とともに、以下の事項が記載されている。「【0001】【発明の属する技術分野】この発明は、DRAM(Dynamic Randam Access Memory)等の半導体装置およびその製造方法に関するものである。【0002】【従来の技術】近年、半導体装置はますます高密度・高速化が進み、DRAMのプロセスも工程数が多く複雑で、製造が難しくなってきている。高密度・高速化が進むに従って、簡単な製造方法で歩留まりが高くコストの安いデバイスをどのように生産するかが非常に重要な問題となってきている。【0003】図5に従来のDRAMの一例として、例えば、日刊工業新聞社発行の小林稔氏らによる「VLSIプロセス技術」に述べられたものを示す。図5において、1はP型半導体基板であり、2はLOCOS酸化により形成された分離酸化膜である。3はゲート酸化膜、4はポリシリコン(多結晶シリコン)からなるゲート電極である。5はCVD(Chemical Vapor Deposition) 法によって形成された酸化膜である。【0004】6a,6bは各々メモリセルのMOSトランジスタのソース,ドレインであり、それぞれN型半導体領域からなる。7はサイドウォール膜としてCVD法によって形成された酸化膜である。8aはメモリセルのビット線、8bは不良メモリセルを救済する冗長ヒューズであり、それぞれタングステン(W)ポリサイドからなる導電性膜で構成されている。【0005】9はCVD法によって形成された酸化膜である。10は減圧CVD法で形成されたポリシリコンでストレージノードを形成している。11は減圧CVD法で形成されたポリシリコンでセルプレートを形成している。なお、図5では示していないが、ストレージノード10とセルプレート11の間にはキャパシタの容量絶縁膜としてONO膜が形成されている。【0006】12はCVD法によって形成された酸化膜である。13は1層目のアルミニウム(以下Alと記す)電極配線である。14はSOG(Spin On Glass) 法あるいはエッチバック法等で形成された酸化膜である。15は2層目のAl電極配線である。16は保護膜としてプラズマCVD法で形成された窒化シリコン膜である。17は冗長ヒューズ8b上に形成された開口部である。」 (3-3)刊行物3:特開平5-218334号公報また、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において提示された特開平5-218334号公報(以下、「刊行物3」という。)には、図1ないし22とともに、以下の事項が記載されている。「【0001】【産業上の利用分野】本発明は半導体技術、具体的にはDRAM用セルキャパシタに関するものである。」「【0014】第1および第2態様のいずれも、DRAMデバイスの垂直部分が記憶セルとして利用でき、したがって水平方向のダイスペースを最大化でき、またコンタクトに先立つスタックキャパシタの高さを低減できる。」「【0018】この発明の工程を図1乃至22に示す。図1乃至8は本発明の両実施態様に関する。図9乃至14は第1実施態様を、図15乃至22は第2実施態様を示す。【0019】図1は公知LOCOS(シリコン局部酸化)または特殊LOCOS工程後の二つのイン・プロセスDRAMセルの断面図であり、シリコン基板3上に実質的平坦なフィールド酸化膜領域1(修飾LOCOS法による)および予定活性区域2(フィールド酸化膜で覆われていない基板区域)が創られている。このフィールド酸化膜の形成は、シリコン酸化膜から成る熱成長誘電層4の形成後に行なう。図示したセルは多くのセル中の二つを示し、これらのセルは同時に作り、かつ一つのメモリアレイを構成する。フィールド酸化膜領域1および誘電層4を創った後、導電的にドーピングした第1ポリシリコン層10、金属シリサイド層(WSi_(X))15、酸化膜層16、および厚手窒化膜20を形成させる。この厚手窒化膜20は記憶ノード埋め込みコンタクトエッチ期間中はエッチストップとして機能し、自己整合を可能にする。これらの層はパターニングしエッチングしてワード線21およびN-チャネル(NCH)FET22を形成させる。ポリシリコン層10はFETのゲート領域を形成し、軽くドーピングしたソース/ドレイン領域25から誘電層4により絶縁されている。軽くドーピングした領域25はリン打ち込みにより創る。膜形成、緻密化およびシリコン二酸化膜スペーサ層の反応性イオンエッチ(RIE)により主スペーサ35を創り、激しくドーピングしたソース/ドレイン領域を創るのに用いるヒ素打ち込みに代替する。主スペーサ35は、引続くディジット線およびキャパシタ成形からワード線およびFETを隔離する。同時にワード線を周囲コンタクトに接続する。この周囲コンタクトはアレイ端部に位置させ、周囲回路との電気的連絡を可能にさせる。【0020】RIEエッチ後、パンチスルー改良打ち込みによりてV_(Gaｔe)がゼロボルト(BVDSS)時のドレインのソースへの放電開始電圧を改良し、またサブしきい(subthreshold)漏れを減少させる。ゲート酸化膜4はそのまま残し、フィールド酸化膜はエッチングしない。【0021】上記のようなFET22およびワード線21の形成は好ましいことであるが他の成形法でもよく、いずれも有効である。次の工程はこの発明の記憶キャパシタを創るための好ましい代表的実施態様を示したものである。【0022】図2では、アンドープド酸化膜40で示すコンフォーマル層をブランケット形成して記憶ノード区域を満たし、かつFET22およびワード線21上に重ねる。この酸化膜はドーピングせず、酸化膜40から基板のドーピング領域へのドーパントの拡散を最小限に抑制する。この酸化膜は均一な高さを得るために平坦化する。【0023】図3では、フォトレジストディジット線コンタクト45をエッチングマスクとして用い、埋め込みディジット線を成形するための開口50を創る。窒化膜20および主スペーサ35は開口50の形成に用いるRIE酸化からトランジスタポリシリコン層10を保護する。窒化膜20および主スペーサ35による保護は開口の自己整合のために有効である。【0024】図4では、図3に示すフォトレジストは除かれており、かつ既設構造物をポリシリコン55で示すブランケット形成物で覆い、一方ポリシリコン55はWSi_(X)またはTiNから成るストラッピング材料60で示すブランケット形成物で覆う。ディジット線として区画される区域はフォトレジスト65でマスクする。【0025】図5では、アンマスクドポリシリコン55およびストラッピング材料60をRIEエッチして記憶ノード区域70上およびワード線21の頂部から除去する。エッチング後に残留するポリシリコン55およびストラッピング材料60がディジット線66を区画する。このストラッピング材料60の抵抗はポリシリコン層55の抵抗に較べて比較的低い。ストラッピング材料の抵抗が一層低いことに起因してディジット線66の総体的抵抗が減少する。その結果、ディジット線は周囲コンタクトと接続できるようになる。この周囲コンタクトをアレイ端部に位置させれば、周囲回路との電気的連絡が可能になる。【0026】図4に示すフォトレジスト65は取り除く。ホウリン酸シリケートガラス(BPSG)酸化膜75から成る厚手ドープド層(75)を図5の構造物上に重ねてブランケット形成する。この厚手酸化膜層75は、タングステンとTiNとから成るコアの所望の高さまで形成させる。平坦化後、機械的または化学的の何れかの手法により、厚手酸化膜75をフォトレジストパターン80でマスクして既設構造物に対する予定開口部を区画する。この厚手酸化膜75の平坦化によりビット線ストリンガーは除去される。フォトレジストパターン80は周囲コンタクト用コンタクト層パターンとしても利用できるので、これにより埋め込まれたコンタクトマスクの一つを除去する。この場合、開口部もまたDRAMデバイスの周囲でエッチングする。【0027】図6では、酸化膜層40および75をRIEエッチして開口81を形成させ、基板のコンタクト区域82を露出させる。続いて図5のフォトレジスト80を除去する。【0028】第7図は、TiN膜85の形成後、タングステンフィル(充填)膜90の形成が行なわれている。【0029】TiNはN+接合およびタングステン間の拡散障壁を提供する拡散障壁金属である。同時にTiNは、基板のコンタクト区域に損傷を与えることなく低いコンタクト抵抗を与える。最初にTiN85を形成させるが、その理由は、このものは均一に平坦に分散して既設区域と接触するので、引続くタングステンフィル90のための優れたコンタクト媒体になるからである。またTiNは、基板コンタクト区域82とタングステンとの間の電気的連絡を可能にする。TiNは同様な性質を有する他の拡散障壁材料で代替することもできる。典型的な厚さは500乃至1000Åである。【0030】タングステンは高度に導電性の耐火性金属であり、600乃至800℃の高温に耐える。この耐火性は引続いて形成させるポリシリコンのために必要である。ポリシリコンの形成は650℃近辺が普通である。タングステンはWSix 、チタン、およびチタンシリサイド等の他の耐火性金属で代替できる。技術が進歩するにつれて、タングステン形成に引続く工程は一層高温もしくは一層低温で実施されることが予想される。この温度パラメータが耐火性金属の性能を決めるので、当該工程の良否の指標になる。したがって温度パラメータは成形工程が進歩するにつれて変わる可能性がある。【0031】タングステン90およびTiN85はコア95を構成し、タングステン90、TiN85および厚手酸化膜75を機械的エッチにより平坦化した後は図8に示すようになる。コア95は下方キャパシタプレートのコンタクト区域を形成し、この部分は基板コンタクト区域82と接触する。ポリシリコンから成る典型的記憶ノードの高固有抵抗に比べると、タングステンの固有抵抗は一層低いので、下方キャパシタプレートとしてタングステンを利用することにより、平均キャパシタンスは公知のものよりも記憶コンタクトキャパシタのV_(CC)範囲に亙って僅かに増加する。【0032】第1実施態様では、キャパシタンスは記憶ノードプレートのサイズを大きくすると増加する。このためには、厚手酸化膜75をコア95の上方部分を取り囲む区域でエッチングして、図9に示すタングステンとTiNとから成るコアの頂部から約0.5ミクロンの深さのトレンチ100を形成させる。図9では図8に示すウエハー部分の一部を示してある。フォトレジストマスク105により、エッチングしていない酸化膜区域を保護する。この酸化膜エッチではワード線21およびディジット線66を露出させるには充分ではなく、この酸化膜で隔離されたままで残る。コア95を取り囲むトレンチ100の形成による記憶ノードコンタクトのオーバサイジングは、6乃至8平方ミクロンの平坦面で充分なキャパシタ面積を提供する4-メガビットメモリセル設計では任意の手段である。タングステンとTiNとから成るコア頂部に平坦に成形したキャパシタは4-メガビットメモリセルの場合に必要な最小限のキャパシタ面積を提供できるので、このトレンチ100は不要である。【0033】図10では、図9に示すフォトレジスト105が除去され、かつ記憶ノードポリシリコン薄層110が酸化膜75およびコア95上に重ねてブランケット形成されている。この記憶ノードポリシリコン層110はその場所でリン拡散ドーピングに処してポリシリコンの固有抵抗を減少させる。この接合では記憶ノードキャパシタプレートは記憶ノードポリシリコン層110およびコア95から成る。リンによりドーピングした後、シリコン窒化膜から成る誘電体薄層115を記憶ノードポリシリコン層上に重ねてブランケット形成する。二酸化シリコン等の他の誘電材料も層115のための代替として同様に使用できる。シリコン窒化膜形成に続いてウエットアニーリングを実施して窒化膜を酸化し、窒化膜ピンホール中のシリコンを酸化する。このウエットアニーリングは、形成されるキャパシタの誘電放電特性を改善する。厚手セルポリシリコン層(セルポリ層)120を誘電層115上に重ねて形成する。厚手セルポリ層120はその場でリン拡散ドーピングに処して固有抵抗を減少させる。このセルプレートはセルポリシリコン層120から成る。厚手セルポリ層120を、引続く酸化工程期間中に保護するために、酸化抵抗性シリコン窒化膜薄層(125)を厚手セルポリ層120上に重ねてブランケット形成する。このセルポリ層120キャパシタは図11に示すフォトレジストマスク130を用いて記憶キャパシタ以内のみをパターニングする。【0034】図12では、記憶ノードポリシリコン層110、セルポリ層120、および窒化膜層115と125をアンマスクド区域でRIEエッチングし、かつ図11に示すフォトレジスト130を除去する。酸化膜135がポリシリコン層110および120の側部を絶縁シールするように成長させる。【0035】図13では、図12に示した頂部シリコン窒化薄膜125をRIEエッチし、導電性材料層140を形成させてセルポリ相互連絡部を創り、かつセルポリマスクは除く。導電性材料140はアルミニウム、タングステン、Al/Si/Cｕ、または他のAl/Cｕ合金で作るのが好ましい。導電性材料層140は回路周囲全般を通して使用する。厚手セルポリシリコン層上に重なり接触している導電性材料を留保するために、セルアレイ上に亙りノンクリティカル配列パターンをなすフォトレジスト145で導電性材料140をマスキングして記憶ノード上の全てのセルポリを連結する。セルポリは記憶ノードポリシリコンパターンで配列するので、セルポリのマスキング工程は省略できる。【0036】図14では、アンマスクド導電性材料140をRIE金属エッチし、記憶キャパシタ150の成形は完了している。この記憶キャパシタ150の記憶ノードキャパシタプレートはタングステン/チタン窒化膜コア95および記憶ノードポリシリコン層110から成る。このセルプレートは厚手ポリシリコン層120から成る。本発明の実施態様に従って成形したキャパシタ150のセルプレート間の電気的連絡は導電性材料140が行なう。セルプレートおよび記憶ノードキャパシタプレートは誘電層145により相互に電気的に絶縁する。」「【0053】【発明の効果】この発明では、DRAMデバイスの垂直部分を記憶セルとして利用することにより、水平方向のダイスペースを最大化でき、コンタクトに先立つスタックドキャパシタの高さを低減できる。TiNを制御しながらエッチングすることにより、キャパシタ面積とキャパシタンスが増加する。セルポリシリコンのマスキングがないので公知方法に較べてマスキング工程が省略できる。このように、マスキング工程を最小限に抑え、かつDRAMデバイスの表面積を最小に抑えることによりキャパシタンスが向上できる。」 (3-4)刊行物4:特開平9-129844号公報また、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において提示された特開平9-129844号公報(以下、「刊行物4」という。)には、図1ないし23とともに、以下の事項が記載されている。「【発明の詳細な説明】【0001】【発明の属する技術分野】本発明は、DRAM(Dynamic Random Access Memory)を備えた半導体集積回路装置及び当該装置の製造方法、特に大規模集積回路をもって構成する場合に適用して好適な半導体集積回路装置及び当該装置の製造方法に関する。」「【0019】【実施例】以下、本発明に係る半導体集積回路装置及び当該装置の製造方法を図面に示した幾つかの実施例を参照して更に詳細に説明する。なお、図1?図23における同一の記号は、同一物又は類似物を表示するものとする。【0020】＜実施例1＞図1に二つのメモリセルと周辺回路の一部の断面構造を示す。同図において、1はP型シリコン基板、2はフィールド酸化膜、3はゲート電極、4,5は、拡散層、6は、メモリセル部を構成するトランジスタ、7は、周辺回路を構成するMOSトランジスタ、8は、各MOSトランジスタを保護するためのパッシベーション絶縁層、12,18,24,32は、それぞれ、第1、第2、第3、第4の金属配線層、9,14,20,25は、メモリセル部の層間接続用のプラグ、10,17,23は、メモリセル部の接続用パッド、10’はビット線(BL)、15,22は、メモリセル部の配線、9’,13,19は、周辺回路の相互接続用のプラグ、11’は周辺回路の接続用パッド、11,16,21、26は周辺回路の配線、27は、キャパシタのストレージノード(SN)、34は、キャパシタのプレート電極(PL)を示す。【0021】図2にメモリセル部の上面図(分解図)を示す。一つのメモリセルが面SAで囲った部分に形成され、キャパシタが投影面CAの範囲に形成される。同図に、ワード線WLを列方向に3線、ビット線BLを行方向に1線を示し、ストレージノード(SN)接続部を2か所、ビット線(BL)接続部を1か所示した。本実施例では、DRAMのメモリ容量を256Mbiｔとし、キャパシタがなす投影面の大きさｘ,ｙをそれぞれ0.85μm,0.65μmとした。【0022】次に、図1を用いてメモリセルの形成方法について述べる。まず、P型シリコン基板1に選択酸化法によりフィールド酸化膜2を形成し、所定の場所にゲート電極3及び拡散層4、5からなるトランジスタ6と隣接するトランジスタ7を形成した。トランジスタ6及びトランジスタ7の間にフィールド酸化膜2が配置される。次に、基板1の全面に絶縁膜(燐と硼素を含有させた酸化珪素膜)を形成し、熱処理を施してリフロー(粘性流動)を呈する形状を作った。これにより、トランジスタ郡6,7と、フィールド酸化膜2に基づく段差が軽減される。更に、段差をの軽減を進めるために、化学的機械的研磨を施した。以上により、平坦化したパッシベーション絶縁層8を形成した。【0023】続いて同絶縁層に接続穴を開け、ビット線(BL)10’への接続プラグ9及びストレージノード(SN)27へ連結のための接続プラグ9、及び周辺回路配線16,21へ連結のための接続プラグ9’(両プラグの主材質はタングステンを使用したが、ポリシリコンの使用が可能である)を形成した。次に、ビット線10’、ストレージノード27への連結のためのパッド10及び配線16,21へのパッド11’と配線11を形成した。このとき、ビット線10’、パッド10,11’及び配線11は、TiN/Al/TiN積層の同一構造で同時に形成した。この第1の金属配線層12のパッド及び配線を形成後、続いて、プラズマCVD法(Chemical Vapor Deposition)により絶縁膜〔主材質は二酸化珪素(SiO_(2))〕を全面に形成し、さらに、化学的機械的研磨を施して同絶縁膜を平坦化した。【0024】続いて、同絶縁膜に接続穴を開けて、パッド17への接続プラグ14及び配線16への接続プラグ13(両プラグの主材質はタングステン)を形成した。次に、第2層目の金属配線層18の配線15,16と、パッド17を形成してから、前述したのと同じ方法により、第2層目の平坦化絶縁膜を形成した。【0025】続いて、同絶縁膜に接続穴を開けて配線21への接続プラグ19、パッド23ヘの接続プラグ20を形成した。次に、第3層目の金属配線層24の配線21,22及びパッド23を形成してから、前記と同じ手順で、第3層目24の平坦化絶縁膜を形成した。その後、ストレージノード27への接続プラグ25を形成した。【0026】次に、キャパシタを以下の手順で形成して配線層の最上層32を形成した。 1.タングステン(W)をスパッタ法(他にCVD法が可能である)で厚さ0.50μmに成膜し、 2.フォトリソグラフィにより露光、現像を行ない、 3.ドライエッチングにより、接続プラグ25上に0.7μm×0.5μmの寸法のストレージノード27を形成した。この寸法により、ストレージノード27は、隣接するストレージノードと0.3μm離れる。 4.五酸化タンタル(Ta_(2)O_(5))をCVD法で成膜し、 5.フォトリソグラフィにより露光、現像を行なった。この際のフォトリソグラフィでは、焦点を配線層24の平坦化絶縁膜上の五酸化タンタル膜に合わせるだけで良い。 6.ドライエッチングにより、必要部以外を除去し、図1下部の拡大図に示したキャパシタの誘電体膜となる五酸化タンタル膜28を形成した。 7.下層の配線層8,12,18,24の形成法と同じ手順で、窒化チタン(TiN)膜29を形成し、 8.その上にアルミニウム(Al)膜30を形成し、 9.その上に再び窒化チタン膜31を形成した。 10.フォトリソグラフィにより露光、現像を行なった。この際のフォトリソグラフィでも、段差上の配線材に、後に接続穴を開けることがないので、焦点を窒化チタン膜31の上に合わせるだけで良い。 11.ドライエッチングにより、TiN/Al/TiN積層構造の配線を形成した。【0027】ただし、ストレージノード27上の配線はプレート電極(PL)34となり、周辺回路上では配線26になる。即ち、キャパシタのプレート電極34と周辺回路の配線26は、同一マスクを用いて同時に形成される。なお、同プレート電極34に対して電源電圧Vccの1/2の定電圧が供給される。上述のキャパシタ面積は、1.55μm^(2)で、酸化珪素膜厚換算で1.6nmの五酸化タンタルを用いているため、キャパシタ容量は22fF(フェムトファラド)である。この容量は、256Mbiｔに必要なキャパシタ容量と一致している。【0028】工程数は以上の11である。これに対して、図22に示した従来例は、20工程を必要としている。これは、キャパシタに複雑な工程が必要になることと、配線26の形成のためにキャパシタ形成後に別の工程が必要になるためである(従来例の工程の詳細を纏めて後述する)。【0029】本発明の特徴を従来技術と比較してまとめて以下に記す。 1)キャパシタを最上層で形成したため、メモリセルと周辺回路の配線層を同一平面上で形成できる。そのため、リソグラフィ時に段差障害が生じない。 2)キャパシタを最上方で形成したため、メモリセル面一杯をキャパシタ領域として利用できる。そのため、簡易なキャパシタ構造で容量を確保することが可能になるとともに、その工程数を低減化することができる。また、プレート電極34への接続穴形成がないので、リソグラフィ時に段差障害が起きない。【0030】3)キャパシタのプレート電極34を周辺回路の配線26と同時に形成するので工程数の低減が可能となる。【0031】上述の特徴は、256MbiｔのDRAMについてであるが、当然64MbiｔのDRAMに対しても、また、1Gbiｔ以降のDRAMに対しても同じ特徴を得ることができる。【0032】以下に、図22に示した従来例のキャパシタ製造工程及び同キャパシタを配置した配線層18の製造工程を記す。なお、DRAMの記憶容量は本実施例と同じく256Mbiｔである。【0033】1.タングステンをCVD法で厚さ0.2μmに堆積し、 2.フォトリソグラフィにより露光及び現像を行ない、 3..ドライエッチングにより、ストレ-ジノ-ド27の下部電極を形成した。次に、ストレ-ジノ-ド27の側面電極を形成するために、 4.厚さ0.3μmの二酸化珪素膜を堆積させ、 5.フォトリソグラフィにより露光及び現像を行ない、 6.ドライエッチングにより0.4μm×0.4μm寸法の柱状の二酸化珪素膜のブロックを形成する。この上に、 7.タングステン膜をCVD法で形成し、 8.エッチバックにより、二酸化珪素ブロック側壁にサイド電極を形成し、 9.二酸化珪素膜を除去する。 10.五酸化タンタルをCVD法を用いて堆積し、 11.フォトリソグラフィにより露光及び現像を行ない、 12.ドライエッチングにより必要部分の五酸化タンタル膜以外を除去しての誘電体膜28を形成し、 13.厚さ0.1μmの窒化チタン膜を全面に堆積し、 14.プレート電極34の引出部をフォトリソグラフィによりレジストで被い、 15.エッチバックを施すことでプレート電極34を形成し、接続プラグ14上に0.5μm×0.5μm寸法のキャパシタを形成する。 16.その後、周辺回路の配線16を形成するために窒化チタン膜を堆積し、 17.アルミニウム膜を堆積し、 18.窒化チタン膜を堆積し、 19.フォトリソグラフィにより露光及び現像を行ない、 20.ドライエッチングにより、TiN/Al/TiN積層構造の配線16を形成する。以上のように、周辺回路の配線形成終了までに20工程必要である。」 (4)補正後の発明と刊行物発明との対比 (4-1)刊行物発明の「nチャネルMOSFET」、「半導体基板1」は、各々補正後の発明の「トランジスタ」、「基板」に相当する。そして、刊行物発明において「nチャネルMOSFET」は「半導体基板1」の上に形成されていることは明らかであるから、刊行物発明の「nチャネルMOSFETが形成された半導体基板1」は、補正後の発明の「上に形成された少なくとも1つのトランジスタを有する基板」に相当する。また、刊行物発明の「酸化シリコン膜を用い、表面を平坦化処理することにより形成された3層の絶縁膜」が上部表面を有することは自明であるから、刊行物発明の「前記半導体基板1及び前記nチャネルMOSFET上に形成され、酸化シリコン膜を用い、表面を平坦化処理することにより形成された3層の絶縁膜」は、補正後の発明の「前記基板及び前記トランジスタ上に形成され、上部表面を有する少なくとも1つの平坦化された酸化物層」に相当する。 (4-2)刊行物発明における「スルーホール用導電層10の上に存在するビット線11」についてみると、当該「ビット線11」を刊行物1の図19に記載されたような形状にするためには、エッチングを用いてパターニングを行う、すなわちパターン形成を行う必要があることは当業者における技術常識である。したがって、刊行物発明の「前記3層の絶縁膜内に形成されたスルーホール用導電層10の上に存在するビット線11」と、補正後の発明の「前記平坦化された酸化物層内に形成された少なくとも1つのパターン形成された金属領域(M1)」とは、「前記平坦化された酸化物層内に形成された少なくとも1つのパターン形成された」導電層「領域」である点で共通する。 (4-3)刊行物発明の「前記3層の絶縁膜内の、前記ビット線11よりも浅く、前記3層の絶縁膜の表面よりも深い位置に形成されるDRAMのメモリセルにおける情報蓄積用容量素子であるキャパシタ」と補正後の発明の「前記平坦化された酸化物層内の、前記パターン形成された金属領域(M1)及び前記上部表面間に形成される、少なくとも1つの溝型容量」とは、「前記平坦化された酸化物層内の、前記パターン形成された」導電層「領域」よりも浅く、「前記上部表面」よりも深い位置に「形成される、少なくとも1つの」「容量」である点で共通する。 (4-4)刊行物発明の「半導体基板1上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜8」、「前記絶縁膜8上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜12」、「前記絶縁膜12上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜23」は、各々補正後の発明の「基板上に形成された第1の平坦化された酸化物層(D1)」、「前記第1の平坦化された酸化物層上に形成された第2の平坦化された酸化物層(D2)」、「前記第2の平坦化された酸化物層上に形成された第3の平坦化された酸化物層(D3)」に相当する。したがって、刊行物発明の「前記3層の絶縁膜は、半導体基板1上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜8、前記絶縁膜8上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜12、前記絶縁膜12上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜23からな」る構成と、補正後の発明の「前記少なくとも1つの平坦化された酸化物層は、基板上に形成された第1の平坦化された酸化物層(D1)、前記第1の平坦化された酸化物層上に形成された第2の平坦化された酸化物層(D2)、前記第2の平坦化された酸化物層上に形成された第3の平坦化された酸化物層(D3)、および前記第3の平坦化された酸化物層上に形成された第4の平坦化された酸化物層(D4)からな」る構成とは、「前記少なくとも1つの平坦化された酸化物層は、基板上に形成された第1の平坦化された酸化物層(D1)、前記第1の平坦化された酸化物層上に形成された第2の平坦化された酸化物層(D2)、前記第2の平坦化された酸化物層上に形成された第3の平坦化された酸化物層(D3)」を備えるものである点で共通する。 (4-5)刊行物発明の「前記ビット線11は前記絶縁膜8と前記絶縁膜12の間に形成されて」いる構成と、補正後の発明の「前記パターン形成された金属領域(M1)は前記第1の平坦化された酸化物層(D1)と前記第2の平坦化された酸化物層(D2)の間に形成されて」いる構成とは、「前記パターン形成された」導電層「領域」「は前記第1の平坦化された酸化物層(D1)と前記第2の平坦化された酸化物層(D2)の間に形成されて」いる構成である点で共通する。また、刊行物発明の「前記キャパシタは、前記絶縁膜12と前記絶縁膜23との間に形成されている」構成と、補正後の発明の「前記溝型容量は前記第2の平坦化された酸化物層(D2)内に形成されている第1の容量部分および前記第2の平坦化された酸化物層(D2)と前記第3の平坦化された酸化物層(D3)の間に形成されている少なくとも1つの第2の容量部分を有する」構成とは、「前記」「容量は」「前記第2の平坦化された酸化物層(D2)と前記第3の平坦化された酸化物層(D3)の間に形成されている少なくとも1つの第2の容量部分を有する」構成を備える点で共通する。さらに、刊行物発明の「DRAMを有する半導体集積回路装置」が補正後の発明の「ダイナミックランダムアクセスメモリデバイス」に相当することは明らかである。 (4-6)したがって、補正後の発明と刊行物発明とは、「上に形成された少なくとも1つのトランジスタを有する基板; 前記基板及び前記トランジスタ上に形成され、上部表面を有する少なくとも1つの平坦化された酸化物層; 前記平坦化された酸化物層内に形成された少なくとも1つのパターン形成された導電層領域;及び前記平坦化された酸化物層内の、前記パターン形成された導電層領域よりも浅く、前記上部表面よりも深い位置に形成される、少なくとも1つの容量を含み、前記少なくとも1つの平坦化された酸化物層は、基板上に形成された第1の平坦化された酸化物層(D1)、前記第1の平坦化された酸化物層上に形成された第2の平坦化された酸化物層(D2)、前記第2の平坦化された酸化物層上に形成された第3の平坦化された酸化物層(D3)を備え、前記パターン形成された導電層領域は前記第1の平坦化された酸化物層(D1)と前記第2の平坦化された酸化物層(D2)の間に形成されており、さらに、前記容量は前記第2の平坦化された酸化物層(D2)と前記第3の平坦化された酸化物層(D3)の間に形成されている少なくとも1つの第2の容量部分を有するダイナミックランダムアクセスメモリデバイス。」である点で一致し、以下の点で相違する。 (相違点1) 補正後の発明は、「少なくとも1つの平坦化された酸化物層」が「基板上に形成された第1の平坦化された酸化物層(D1)、前記第1の平坦化された酸化物層上に形成された第2の平坦化された酸化物層(D2)、前記第2の平坦化された酸化物層上に形成された第3の平坦化された酸化物層(D3)、および前記第3の平坦化された酸化物層上に形成された第4の平坦化された酸化物層(D4)からな」るものであるのに対して、刊行物発明は、「3層の絶縁膜」が「半導体基板1上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜8、前記絶縁膜8上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜12、前記絶縁膜12上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜23からな」るものであり、補正後の発明の「前記第3の平坦化された酸化物層上に形成された第4の平坦化された酸化物層(D4)」に相当するものを備えていない点。 (相違点2) 補正後の発明は、「パターン形成された導電層領域」が「パターン形成された金属領域(M1)」であるのに対して、刊行物発明は、「パターン形成された導電層領域」である「ビット線11」が、刊行物1の0030段落に記載されているように導電性多結晶シリコン膜11aとWSi_(2)膜11bとの積層膜から構成されており、「金属領域」とはいえない点。 (相違点3) 補正後の発明は、「容量」が「溝型」であるのに対して、刊行物発明は「キャパシタ」が「溝型」ではない点。 (相違点4) 補正後の発明は、「溝型容量」が、「前記パターン形成された金属領域(M1)及び前記上部表面間に形成される」ものであるのに対して、刊行物発明は、「キャパシタ」が、補正後の発明の「前記パターン形成された金属領域(M1)」に対応する「ビット線11」、及び補正後の発明の「前記上部表面」に相当する「前記3層の絶縁膜の表面」の「間」に形成されることは特定されていない点。 (相違点5) 補正後の発明は、「溝型容量」が、「前記第2の平坦化された酸化物層(D2)内に形成されている第1の容量部分および前記第2の平坦化された酸化物層(D2)と前記第3の平坦化された酸化物層(D3)の間に形成されている少なくとも1つの第2の容量部分を有する」構成となっているのに対して、刊行物発明は、「キャパシタ」が、補正後の発明の「前記第2の平坦化された酸化物層(D2)と前記第3の平坦化された酸化物層(D3)の間に形成されている少なくとも1つの第2の容量部分を有する」に相当する「前記絶縁膜12と前記絶縁膜23との間に形成されている」構成を有しているものの、補正後の発明の「前記第2の平坦化された酸化物層(D2)内に形成されている第1の容量部分」に相当する構成を有していない点。 (5)相違点についての当審の判断 (5-1)相違点1について一般に、半導体集積回路装置において、プロセスの許す範囲において幾重にも配線層を重ねていくことは当業者における周知技術である。キャパシタを有する半導体装置においても当然例外ではなく、例えば、刊行物1においても、0049段落に、「次に、半導体基板1の上に必要に応じて多層配線を形成した後、その上にパッシベーション膜(図示を省略)を形成することにより、半導体集積回路装置の製造工程を終了する。」と記載されており、刊行物発明において、図6の「26」で示された「配線」の上に、さらに多層配線を行うことが示唆されている。また、刊行物2の0006段落には、「12はCVD法によって形成された酸化膜である。13は1層目のアルミニウム(以下Alと記す)電極配線である。14はSOG(Spin On Glass) 法あるいはエッチバック法等で形成された酸化膜である。15は2層目のAl電極配線である。」と記載されており、「SOG(Spin On Glass) 法あるいはエッチバック法」が膜を平坦化する代表的な手法であることを勘案すれば、刊行物2には、図5の「10」及び「11」で示された「キャパシタ」上の「酸化膜」「12」の上に「1層目のアルミニウム」「電極配線」「13」を設け、当該「1層目のアルミニウム」「電極配線」「13」上に平坦化された「酸化膜」「14」を設け、更にその上に「2層目のAl配線電極配線」「15」を設けることが記載されているものと認められる。したがって、刊行物発明において、当該周知技術を適用して、「絶縁膜23」の上に、さらに平坦化された酸化膜を設けること、すなわち、補正後の発明のように、「前記第3の平坦化された酸化物層上に形成された第4の平坦化された酸化物層(D4)」を設けるようにすることは、当業者が容易になし得たことである。 (5-2)相違点2について一般に、DRAMのメモリセルにおけるビット線を金属を用いて構成することは、当業者における周知技術である。例えば、刊行物4には、「次に、ビット線10’、ストレージノード27への連結のためのパッド10及び配線16,21へのパッド11’と配線11を形成した。このとき、ビット線10’、パッド10,11’及び配線11は、TiN/Al/TiN積層の同一構造で同時に形成した。」(0023段落)と記載されており、「ビット線10’」を金属を用いて構成することが記載されている。したがって、刊行物発明において、当該周知技術を適用することにより、「ビット線11」を金属を用いて構成すること、すなわち、補正後の発明のように「パターン形成された金属領域(M1)」を備える構成とすることは、当業者が適宜なし得た事項である。 (5-3)相違点3及び5について相違点3及び5は、共に「容量」の構造に関するものであるから、まとめて検討する。刊行物3の図9ないし14には、「DRAM」において、「記憶キャパシタ150」を「厚手酸化膜75内」に設けた「トレンチ100」に形成することが示されており、そのようにすることにより、「マスキング工程を最小限に抑え、DRAMデバイスの表面積を最小に抑えることによりキャパシタンスが向上できる」(0053段落)という効果を得ることが記載されている。ここにおいて、「トレンチ100」が溝であることは当業者にとって明らかである。そして、刊行物発明と刊行物3に記載された発明とは、ともにDRAMに関連する技術である点で共通しており、かつ、刊行物発明においても、DRAMデバイスの表面積を最小に抑えるという課題が存在することは当業者であれば当然察知し得るものと認められるから、刊行物発明と刊行物3に記載された発明とを組み合わせ、刊行物発明の「キャパシタ」を、「絶縁膜12」に設けた溝に形成された構造とすること、すなわち補正後の発明のように「溝型容量」とすることは、当業者が容易になし得たことである。そして、刊行物発明において、「キャパシタ」を「絶縁膜12」に設けた溝に形成された構造とした場合には、当該「キャパシタ」が、「前記絶縁膜12と前記絶縁膜23との間に形成されている」部分に加えて、「前記絶縁膜12」内に形成されている部分を有するものとなること、すなわち、補正後の発明のように、「前記溝型容量は前記第2の平坦化された酸化物層(D2)内に形成されている第1の容量部分および前記第2の平坦化された酸化物層(D2)と前記第3の平坦化された酸化物層(D3)の間に形成されている少なくとも1つの第2の容量部分を有する」構成となることは、刊行物3の図14から明らかであるから、刊行物発明において「キャパシタ」を「溝型容量」とすることと同様、刊行物発明において「前記溝型容量は前記第2の平坦化された酸化物層(D2)内に形成されている第1の容量部分および前記第2の平坦化された酸化物層(D2)と前記第3の平坦化された酸化物層(D3)の間に形成されている少なくとも1つの第2の容量部分を有する」構成とすることも、当業者が容易になし得たことである。 (5-4)相違点4について一般に、DRAMにおいて、キャパシタの容量をできるだけ増加させることは、当業者にとって不断の課題ともいえるものであるから、刊行物発明において、「キャパシタ」の静電容量をなるべく増加させるため、「キャパシタ」を左右に広げ、当該「キャパシタ」と「スルーホール用導電層10の上に存在するビット線11」とがオーバーラップする構造とすること、すなわち補正後の発明のように、「前記パターン形成された金属領域(M1)及び前記上部表面間に形成される」構成とすることは、当業者が適宜なし得た事項である。さらにいえば、刊行物発明においては、刊行物1の図19から明らかなように、「スルーホール用導電層34」が「絶縁膜8」及び「絶縁膜12」という2つの絶縁層にわたって設けられているが、一般に、多層配線において複数の絶縁層にわたる導電部を設けるに際して、信頼性を向上させるために、各絶縁層の間に金属を用いたパッドを設けることは当業者における周知技術である。例えば、刊行物4には、0020段落以降に記載されている「実施例1」についての説明の中で、「続いて同絶縁層に接続穴を開け、ビット線(BL)10’への接続プラグ9及びストレージノード(SN)27へ連結のための接続プラグ9、及び周辺回路配線16,21へ連結のための接続プラグ9’(両プラグの主材質はタングステンを使用したが、ポリシリコンの使用が可能である)を形成した。次に、ビット線10’、ストレージノード27への連結のためのパッド10及び配線16,21へのパッド11’と配線11を形成した。このとき、ビット線10’、パッド10,11’及び配線11は、TiN/Al/TiN積層の同一構造で同時に形成した。」(0023段落)、「続いて、同絶縁膜に接続穴を開けて、パッド17への接続プラグ14及び配線16への接続プラグ13(両プラグの主材質はタングステン)を形成した。次に、第2層目の金属配線層18の配線15,16と、パッド17を形成してから、前述したのと同じ方法により、第2層目の平坦化絶縁膜を形成した。・・・続いて、同絶縁膜に接続穴を開けて配線21への接続プラグ19、パッド23ヘの接続プラグ20を形成した。次に、第3層目の金属配線層24の配線21,22及びパッド23を形成してから、前記と同じ手順で、第3層目24の平坦化絶縁膜を形成した。その後、ストレージノード27への接続プラグ25を形成した。」(0024段落ないし0025段落)、と記載されており、当該刊行物4には、図1に記載された実施例について、「キャパシタ」と「MOSトランジスタ6」とを接続する複数層にわたる導電部を、各絶縁層の間に「TiN/Al/TiN積層」の「パッド10」、「パッド17」及び「パッド23」を設けた構造とすることが記載されているものと認められる。また、同刊行物4の図22に示された「従来例のキャパシタ」についても、「キャパシタ」の下方に形成された「キャパシタ」と「MOSトランジスタ6」とを接続する導電部が、図1に記載されたものと同様に、各絶縁層の間にパッドを設けた構造となっていることが見て取れる。したがって、刊行物発明に対して当該周知技術を適用して、「スルーホール用導電層34」に換えて、「絶縁膜8」と「絶縁膜12」との間に、補正後の発明の「パターン形成された金属領域(M1)」に相当する「パッド」を設けるようにすることは、当業者が適宜なし得た事項である。そして、そのようにした場合には、刊行物発明の「キャパシタ」は、当該「パッド」と「3層の絶縁膜」の上部表面との間に位置することになることは明らかであるから、このような観点から見ても、刊行物発明において、「キャパシタ」を、補正後の発明のように「前記パターン形成された金属領域(M1)及び前記上部表面間に形成される」構成とすることは、当業者が適宜なし得た事項である。 (5-5)判断についてのまとめ以上検討したとおりであるから、補正後の発明は、刊行物2及び4に記載された周知技術を勘案することにより、刊行物1及び3に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができない。 (6)独立特許要件についてのまとめ本件補正は、補正後の請求項5に記載された事項により特定される発明が、特許出願の際独立して特許を受けることができないものであるから、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものである。 4.補正の却下の決定についてのむすび以上検討したとおり、本件補正は、平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項に規定する要件を満たしておらず、また、仮に当該要件を満たすものであったとしても、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、特許法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。第3.本願発明平成18年10月3日付けの手続補正は上記の通り却下されたので、本願の請求項1ないし14に係る発明は、平成17年10月11日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1ないし14に記載された事項により特定されるとおりのものであり、そのうちの請求項8に係る発明(以下、「本願発明」という。)は、請求項8に記載された事項により特定される以下のとおりのものである。「【請求項8】上に形成された少なくとも1つのトランジスタを有する基板; 前記基板及び前記トランジスタ上に形成され、上部表面を有する少なくとも1つの平坦化された酸化物層; 前記平坦化された酸化物層内に形成された少なくとも1つのパターン形成された金属領域(M1);及び前記平坦化された酸化物層内の、前記パターン形成された金属領域(M1)及び前記上部表面間に形成される、少なくとも1つの容量を含み、前記少なくとも1つの平坦化された酸化物層は、基板上に形成された第1の平坦化された酸化物層(D1)、前記第1の平坦化された酸化物層上に形成された第2の平坦化された酸化物層(D2)、前記第2の平坦化された酸化物層上に形成された第3の平坦化された酸化物層(D3)、および前記第3の平坦化された酸化物層上に形成された第4の平坦化された酸化物層(D4)からなり、前記パターン形成された金属領域(M1)は前記第1の平坦化された酸化物層(D1)と前記第2の平坦化された酸化物層(D2)の間に形成されており、さらに、前記容量は前記第2の平坦化された酸化物層(D2)上に直接的に、および前記第2の平坦化された酸化物層(D2)と前記第3の平坦化された酸化物層(D3)の間に形成されている、ダイナミックランダムアクセスメモリデバイス。」第4.刊行物に記載された発明それに対して、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において提示された刊行物1、2及び4には、上記第2.3.(3-1)、(3-2)及び(3-4)に記載したとおりの事項が記載されており、そのうちの刊行物1には、以下の発明(刊行物発明)が記載されているものと認められる。「nチャネルMOSFETが形成された半導体基板1、前記半導体基板1及び前記nチャネルMOSFET上に形成され、酸化シリコン膜を用い、表面を平坦化処理することにより形成された3層の絶縁膜、前記3層の絶縁膜内に形成されたスルーホール用導電層10の上に存在するビット線11、及び前記3層の絶縁膜内の、前記ビット線11よりも浅く、前記3層の絶縁膜の表面よりも深い位置に形成されるDRAMのメモリセルにおける情報蓄積用容量素子であるキャパシタを含み、前記3層の絶縁膜は、半導体基板1上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜8、前記絶縁膜8上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜12、前記絶縁膜12上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜23からなり、前記ビット線11は前記絶縁膜8と前記絶縁膜12の間に形成されており、前記キャパシタは、前記絶縁膜12と前記絶縁膜23との間に形成されているDRAMを有する半導体集積回路装置。」第5.本願発明と刊行物発明との対比 1.刊行物発明の「nチャネルMOSFET」、「半導体基板1」は、各々本願発明の「トランジスタ」、「基板」に相当する。そして、刊行物発明において「nチャネルMOSFET」は「半導体基板1」の上に形成されていることは明らかであるから、刊行物発明の「nチャネルMOSFETが形成された半導体基板1」は、本願発明の「上に形成された少なくとも1つのトランジスタを有する基板」に相当する。また、刊行物発明の「酸化シリコン膜を用い、表面を平坦化処理することにより形成された3層の絶縁膜」が上部表面を有することは自明であるから、刊行物発明の「前記半導体基板1及び前記nチャネルMOSFET上に形成され、酸化シリコン膜を用い、表面を平坦化処理することにより形成された3層の絶縁膜」は、本願発明の「前記基板及び前記トランジスタ上に形成され、上部表面を有する少なくとも1つの平坦化された酸化物層」に相当する。 2.刊行物発明における「スルーホール用導電層10の上に存在するビット線11」についてみると、当該「ビット線11」を刊行物1の図19に記載されたような形状にするためには、エッチングを用いてパターニングを行う、すなわちパターン形成を行う必要があることは当業者における技術常識である。したがって、刊行物発明の「前記3層の絶縁膜内に形成されたスルーホール用導電層10の上に存在するビット線11」と、本願発明の「前記平坦化された酸化物層内に形成された少なくとも1つのパターン形成された金属領域(M1)」とは、「前記平坦化された酸化物層内に形成された少なくとも1つのパターン形成された」導電層「領域」である点で共通する。 3.刊行物発明の「前記3層の絶縁膜内の、前記ビット線11よりも浅く、前記3層の絶縁膜の表面よりも深い位置に形成されるDRAMのメモリセルにおける情報蓄積用容量素子であるキャパシタ」と本願発明の「前記平坦化された酸化物層内の、前記パターン形成された金属領域(M1)及び前記上部表面間に形成される、少なくとも1つの容量」とは、「前記平坦化された酸化物層内の、前記パターン形成された」導電層「領域」よりも浅く、「前記上部表面」よりも深い位置に「形成される、少なくとも1つの容量」である点で共通する。 4.刊行物発明の「半導体基板1上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜8」、「前記絶縁膜8上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜12」、「前記絶縁膜12上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜23」は、各々本願発明の「基板上に形成された第1の平坦化された酸化物層(D1)」、「前記第1の平坦化された酸化物層上に形成された第2の平坦化された酸化物層(D2)」、「前記第2の平坦化された酸化物層上に形成された第3の平坦化された酸化物層(D3)」に相当する。したがって、刊行物発明の「前記3層の絶縁膜は、半導体基板1上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜8、前記絶縁膜8上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜12、前記絶縁膜12上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜23からな」る構成と、本願発明の「前記少なくとも1つの平坦化された酸化物層は、基板上に形成された第1の平坦化された酸化物層(D1)、前記第1の平坦化された酸化物層上に形成された第2の平坦化された酸化物層(D2)、前記第2の平坦化された酸化物層上に形成された第3の平坦化された酸化物層(D3)、および前記第3の平坦化された酸化物層上に形成された第4の平坦化された酸化物層(D4)からな」る構成とは、「前記少なくとも1つの平坦化された酸化物層は、基板上に形成された第1の平坦化された酸化物層(D1)、前記第1の平坦化された酸化物層上に形成された第2の平坦化された酸化物層(D2)、前記第2の平坦化された酸化物層上に形成された第3の平坦化された酸化物層(D3)」を備えるものである点で共通する。 5.刊行物発明の「前記ビット線11は前記絶縁膜8と前記絶縁膜12の間に形成されて」いる構成と、本願発明の「前記パターン形成された金属領域(M1)は前記第1の平坦化された酸化物層(D1)と前記第2の平坦化された酸化物層(D2)の間に形成されて」いる構成とは、「前記パターン形成された」導電層「領域」「は前記第1の平坦化された酸化物層(D1)と前記第2の平坦化された酸化物層(D2)の間に形成されて」いる構成である点で共通する。また、刊行物発明の「前記キャパシタは、前記絶縁膜12と前記絶縁膜23との間に形成されている」構成と、本願発明の「前記容量は前記第2の平坦化された酸化物層(D2)上に直接的に、および前記第2の平坦化された酸化物層(D2)と前記第3の平坦化された酸化物層(D3)の間に形成されている」構成とは、「前記容量は」「前記第2の平坦化された酸化物層(D2)と前記第3の平坦化された酸化物層(D3)の間に形成されている」ものである点で共通する。さらに、刊行物発明の「DRAMを有する半導体集積回路装置」が本願発明の「ダイナミックランダムアクセスメモリデバイス」に相当することは明らかである。 6.したがって、本願発明と刊行物発明とは、「上に形成された少なくとも1つのトランジスタを有する基板; 前記基板及び前記トランジスタ上に形成され、上部表面を有する少なくとも1つの平坦化された酸化物層; 前記平坦化された酸化物層内に形成された少なくとも1つのパターン形成された導電層領域;及び前記平坦化された酸化物層内の、前記パターン形成された導電層領域よりも浅く、前記上部表面よりも深い位置に形成される、少なくとも1つの容量を含み、前記少なくとも1つの平坦化された酸化物層は、基板上に形成された第1の平坦化された酸化物層(D1)、前記第1の平坦化された酸化物層上に形成された第2の平坦化された酸化物層(D2)、前記第2の平坦化された酸化物層上に形成された第3の平坦化された酸化物層(D3)を備え、前記パターン形成された導電層領域は前記第1の平坦化された酸化物層(D1)と前記第2の平坦化された酸化物層(D2)の間に形成されており、さらに、前記容量は前記第2の平坦化された酸化物層(D2)と前記第3の平坦化された酸化物層(D3)の間に形成されている、ダイナミックランダムアクセスメモリデバイス。」である点で一致し、以下の点で相違する。 (相違点1) 本願発明は、「少なくとも1つの平坦化された酸化物層」が「基板上に形成された第1の平坦化された酸化物層(D1)、前記第1の平坦化された酸化物層上に形成された第2の平坦化された酸化物層(D2)、前記第2の平坦化された酸化物層上に形成された第3の平坦化された酸化物層(D3)、および前記第3の平坦化された酸化物層上に形成された第4の平坦化された酸化物層(D4)からな」るものであるのに対して、刊行物発明は、「3層の絶縁膜」が「半導体基板1上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜8、前記絶縁膜8上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜12、前記絶縁膜12上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜23からな」るものであり、本願発明の「前記第3の平坦化された酸化物層上に形成された第4の平坦化された酸化物層(D4)」に相当するものを備えていない点。 (相違点2) 本願発明は、「パターン形成された導電層領域」が「パターン形成された金属領域(M1)」であるのに対して、刊行物発明は、「パターン形成された導電層領域」である「ビット線11」が、刊行物1の0030段落に記載されているように導電性多結晶シリコン膜11aとWSi_(2)膜11bとの積層膜から構成されており、「金属領域」とはいえない点。 (相違点3) 本願発明は、「容量」が、「前記パターン形成された金属領域(M1)及び前記上部表面間に形成される」ものであるのに対して、刊行物発明は、「キャパシタ」が、本願発明の「前記パターン形成された金属領域(M1)」に対応する「ビット線11」、及び本願発明の「前記上部表面」に相当する「前記3層の絶縁膜の表面」の「間」に形成されることは特定されていない点。 (相違点4) 本願発明は、「前記容量は前記第2の平坦化された酸化物層(D2)上に直接的に」「形成されている」のに対して、刊行物発明は、「キャパシタ」が、本願発明の「前記第2の平坦化された酸化物層(D2)」に相当する「絶縁膜12」の上に、「白金シリサイド膜32」を介して形成されている点。第6.相違点についての当審の判断 1.相違点1について一般に、半導体集積回路装置において、プロセスの許す範囲において幾重にも配線層を重ねていくことは当業者における周知技術である。キャパシタを有する半導体装置においても当然例外ではなく、例えば、刊行物1においても、0049段落に、「次に、半導体基板1の上に必要に応じて多層配線を形成した後、その上にパッシベーション膜(図示を省略)を形成することにより、半導体集積回路装置の製造工程を終了する。」と記載されており、刊行物発明において、図6の「26」で示された「配線」の上に、さらに多層配線を行うことが示唆されている。また、刊行物2の0006段落には、「12はCVD法によって形成された酸化膜である。13は1層目のアルミニウム(以下Alと記す)電極配線である。14はSOG(Spin On Glass) 法あるいはエッチバック法等で形成された酸化膜である。15は2層目のAl電極配線である。」と記載されており、「SOG(Spin On Glass) 法あるいはエッチバック法」が膜を平坦化する代表的な手法であることを勘案すれば、刊行物2には、図5の「10」及び「11」で示された「キャパシタ」上の「酸化膜」「12」の上に「1層目のアルミニウム」「電極配線」「13」を設け、当該「1層目のアルミニウム」「電極配線」「13」上に平坦化された「酸化膜」「14」を設け、更にその上に「2層目のAl配線電極配線」「15」を設けることが記載されているものと認められる。したがって、刊行物発明において、当該周知技術を適用して、「絶縁膜23」の上に、さらに平坦化された酸化膜を設けること、すなわち、本願発明のように、「前記第3の平坦化された酸化物層上に形成された第4の平坦化された酸化物層(D4)」を設けるようにすることは、当業者が容易になし得たことである。 2.相違点2について一般に、DRAMのメモリセルにおけるビット線を金属を用いて構成することは、当業者における周知技術である。例えば、刊行物4には、「次に、ビット線10’、ストレージノード27への連結のためのパッド10及び配線16,21へのパッド11’と配線11を形成した。このとき、ビット線10’、パッド10,11’及び配線11は、TiN/Al/TiN積層の同一構造で同時に形成した。」(0023段落)と記載されており、「ビット線10’」を金属を用いて構成することが記載されている。したがって、刊行物発明において、当該周知技術を適用することにより、「ビット線11」を金属を用いて構成すること、すなわち、本願発明のように「パターン形成された金属領域(M1)」を備える構成とすることは、当業者が適宜なし得た事項である。 3.相違点3について一般に、DRAMにおいて、キャパシタの容量をできるだけ増加させることは、当業者にとって不断の課題ともいえるものであるから、刊行物発明において、「キャパシタ」の静電容量をなるべく増加させるため、「キャパシタ」を左右に広げ、当該「キャパシタ」と「スルーホール用導電層10の上に存在するビット線11」とがオーバーラップする構造とすること、すなわち本願発明のように、「前記パターン形成された金属領域(M1)及び前記上部表面間に形成される」構成とすることは、当業者が適宜なし得た事項である。さらにいえば、刊行物発明においては、刊行物1の図19から明らかなように、「スルーホール用導電層34」が「絶縁膜8」及び「絶縁膜12」という2つの絶縁層にわたって設けられているが、一般に、多層配線において複数の絶縁層にわたる導電部を設けるに際して、信頼性を向上させるために、各絶縁層の間に金属を用いたパッドを設けることは当業者における周知技術である。例えば、刊行物4には、0020段落以降に記載されている「実施例1」についての説明の中で、「続いて同絶縁層に接続穴を開け、ビット線(BL)10’への接続プラグ9及びストレージノード(SN)27へ連結のための接続プラグ9、及び周辺回路配線16,21へ連結のための接続プラグ9’(両プラグの主材質はタングステンを使用したが、ポリシリコンの使用が可能である)を形成した。次に、ビット線10’、ストレージノード27への連結のためのパッド10及び配線16,21へのパッド11’と配線11を形成した。このとき、ビット線10’、パッド10,11’及び配線11は、TiN/Al/TiN積層の同一構造で同時に形成した。」(0023段落)、「続いて、同絶縁膜に接続穴を開けて、パッド17への接続プラグ14及び配線16への接続プラグ13(両プラグの主材質はタングステン)を形成した。次に、第2層目の金属配線層18の配線15,16と、パッド17を形成してから、前述したのと同じ方法により、第2層目の平坦化絶縁膜を形成した。・・・続いて、同絶縁膜に接続穴を開けて配線21への接続プラグ19、パッド23ヘの接続プラグ20を形成した。次に、第3層目の金属配線層24の配線21,22及びパッド23を形成してから、前記と同じ手順で、第3層目24の平坦化絶縁膜を形成した。その後、ストレージノード27への接続プラグ25を形成した。」(0024段落ないし0025段落)、と記載されており、当該刊行物4には、図1に記載された実施例について、「キャパシタ」と「MOSトランジスタ6」とを接続する複数層にわたる導電部を、各絶縁層の間に「TiN/Al/TiN積層」の「パッド10」、「パッド17」及び「パッド23」を設けた構造とすることが記載されているものと認められる。また、同刊行物4の図22に示された「従来例のキャパシタ」についても、「キャパシタ」の下方に形成された「キャパシタ」と「MOSトランジスタ6」とを接続する導電部が、図1に記載されたものと同様に、各絶縁層の間にパッドを設けた構造となっていることが見て取れる。したがって、刊行物発明に対して当該周知技術を適用して、「スルーホール用導電層34」に換えて、「絶縁膜8」と「絶縁膜12」との間に、本願発明の「パターン形成された金属領域(M1)」に相当する「パッド」を設けるようにすることは、当業者が適宜なし得た事項である。そして、そのようにした場合には、刊行物発明の「キャパシタ」は、当該「パッド」と「3層の絶縁膜」の上部表面との間に位置することになることは明らかであるから、このような観点から見ても、刊行物発明において、「キャパシタ」を、本願発明のように「前記パターン形成された金属領域(M1)及び前記上部表面間に形成される」構成とすることは、当業者が適宜なし得た事項である。 4.相違点4について一般に絶縁層の上にキャパシタを設けるに際して、当該絶縁層にキャパシタの電極となる層を直接設けることは従来周知の技術であって、当該絶縁層にキャパシタの電極となる層を直接設けるか、当該絶縁層に下地層を介してキャパシタの電極となる層を設けるかは、当業者が適宜選択し得る設計的事項にすぎない。例えば、刊行物2には、「従来のDRAMの一例」として、「9はCVD法によって形成された酸化膜である。10は減圧CVD法で形成されたポリシリコンでストレージノードを形成している。11は減圧CVD法で形成されたポリシリコンでセルプレートを形成している。なお、図5では示していないが、ストレージノード10とセルプレート11の間にはキャパシタの容量絶縁膜としてONO膜が形成されている。」(0005段落)と記載されており、これと図5とを合わせてみれば、刊行物2には、「従来のDRAMの一例」として、「CVD法によって形成された酸化膜」「9」の上に直接的に「キャパシタ」の電極となる「ポリシリコンでストレージノード」「10」を設けることが記載されているものと認められる。したがって、刊行物発明において、「絶縁膜12」の上に、「白金シリサイド膜32」を介することなく直接的に「キャパシタ」を形成する構成とすること、すなわち本願発明のように「前記容量は前記第2の平坦化された酸化物層(D2)上に直接的に」「形成されている」構成とすることは、当業者が適宜なし得たことである。 5.判断についてのまとめ以上検討したとおりであるから、本願発明は、刊行物2及び4に記載された周知技術を勘案することにより、刊行物1に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。第7.むすび本願は、請求項8に係る発明が特許法第29条第2項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく拒絶をすべきものである。よって、上記結論のとおり審決する。
審理終結日	2009-06-15
結審通知日	2009-06-17
審決日	2009-07-06
出願番号	特願平10-262181
審決分類	P 1 8・ 575- Z (H01L) P 1 8・ 572- Z (H01L) P 1 8・ 57- Z (H01L) P 1 8・ 121- Z (H01L)
最終処分	不成立
前審関与審査官	柴山将隆、松田成正
特許庁審判長	北島健次
特許庁審判官	安田雅彦廣瀬文雄
発明の名称	金属-金属容量装置及び作製法
代理人	本宮照久
代理人	朝日伸光
代理人	越智隆夫
代理人	岡部正夫
代理人	加藤伸晃
代理人	臼井伸一

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