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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) G06F |
|---|---|
| 管理番号 | 1253039 |
| 審判番号 | 不服2009-9280 |
| 総通号数 | 148 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2012-04-27 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2009-04-30 |
| 確定日 | 2012-02-27 |
| 事件の表示 | 特願2002-568137「拡張精度アキュムレータ」拒絶査定不服審判事件〔平成14年 9月 6日国際公開、WO02/69081、平成17年 2月17日国内公表、特表2005-505023〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第1.手続の経緯 本願は、平成14年2月15日(パリ条約に基づく優先権主張 2001年2月21日 米国)の出願であって、平成21年1月27日付けで拒絶査定がなされ、これに対して同年4月30日に拒絶査定不服審判が請求されるとともに、同年6月1日付けで手続補正がなされたものである。 そして、平成23年4月28日付けで当審から拒絶理由が通知され、これに対して同年8月1日に意見書が提出されるとともに、同日付けで手続補正がなされたものである。 第2.本願発明 本願の請求項1に係る発明(以下、「本願発明」という。)は、平成23年8月1日付け手続補正書の特許請求の範囲の請求項1に記載された、次の事項により特定されるものである。 「【請求項1】 所定数のビットを格納するための少なくとも1つの汎用レジスタを持つマイクロプロセッサ内で使用される乗算ユニットにおいて、 乗算ユニットによって1以上の入力オペランドを受け取る少なくとも1つの入力データ経路と、 前記1以上の入力オペランドを受け取るよう前記少なくとも1つの入力データ経路に接続され、前記1以上の入力オペランドを用いて乗算を実行し、かつ、前記1以上の入力オペランドの長さの合計よりも大きい数のビットを含む少なくとも1つの出力を発生し、更なる整数精度の提供がなければオーバーフローを生ずる可能性のある連続する累計乗算のために、更なる整数精度を提供する、マルチプライヤと、 前記1以上の入力オペランドの長さの合計よりも大きい数のビットを含む前記マルチプライヤの出力を受け取るよう前記マルチプライヤに接続された拡張精度累計された出力データ経路と、 前記拡張精度累計された出力データ経路に結合される拡張精度アキュムレータであって、前記拡張精度累計された出力データ経路を経由する前記マルチプライヤからの出力を格納するための、拡張レジスタと上位レジスタと下位レジスタとを含み、前記上位レジスタと下位レジスタとは、演算結果を格納するために使用され、一方、前記拡張レジスタは、更なる整数精度の提供がなければオーバーフローを生ずる可能性のある連続する累計乗算のために、前記上位レジスタと下位レジスタとによって用意される精度以上の更なる整数精度を提供する、拡張精度アキュムレータと を含むことを特徴とする乗算ユニット。」 第3.引用発明 当審の拒絶の理由に引用された刊行物1(米国特許第6128726号明細書 2000年10月3日発行)には、図面とともに、以下の事項が記載されている。 (a)第2欄第15乃至63行 「FIG. 1A shows a block diagram of an arrangement for look-ahead rounding for arithmetic operations. An arrangement 100 for look-ahead rounding for arithmetic operations comprises a first input port 101 for a first input data value, a second input port 102 for a second input data value, and an output port 103 for an output data value. In a preferred embodiment, the first input port 101 is 16 bits wide and the first data value is interpreted in two's-complement integer notation; thus the first data value may range from -32,768 (i.e., -216) to +32,767 (i.e., 216 -1). The second input port 101 is similarly 16 bits wide and the second data value is similarly interpreted in two's-complement integer notation. The first input port 101 and the second input port 102 are coupled to respective inputs of a multiplier 110, which multiplies the two values and produces a 32 bit data value on a product bus 111. The product bus 111 is coupled to a first input of an adder 120. The adder 120 produces a 40 bit output on a sum bus 121, which is coupled to an accumulator register 130. The accumulator register 130 is divided into a most significant portion 131, a middle portion 132, and a least significant portion 133. In a preferred embodiment, the most significant portion 131 is 8 bits wide, i.e., bit 35 through bit 32 inclusive, the middle portion 132 is 16 bits wide, i.e., bit 31 through bit 16 inclusive, and the least significant portion 133 is 16 bits wide, i.e., bit 15 through bit 0 inclusive. Thus, the accumulator register 130 is 40 bits wide. All three portions of the accumulator register 130 are fed back to the adder 120 at a second input thereof. The middle portion 132 is coupled to the output port 103, which is also 16 bits wide; the output data value is interpreted in two's-complement integer notation. When computing a dot product, the first input port 101 is coupled to a first sequence of 16 first input data values and the second input port 102 is coupled to a second sequence of 16 second input data values. After N multiply-add operations, the accumulator register 130 contains the sum of products for the first N pairs of data values. Thus, after 15 multiply-add operations, the accumulator register 130 contains the sum of products for the first 15 pairs of data values. When the sequence of data values at the first input port 101 and the sequence of data values at the second input port 102 are scaled appropriately, data value in the register 103 comprises 16 bits of results at the middle portion 132, 16 bits of roundoff at the least significant portion 133, and 8 bits of saturation at the most significant portion 131.」 (当審訳:図1Aは、先読み丸めの算術オペレーションのための配置のブロック図を示している。 先読み丸めの算術オペレーションのための配置100は、第1の入力データ値のための第1入力ポート101と、第2の入力データ値のための第2入力ポート102と、出力データ値のための出力ポート103とを含んでいる。 好ましい実施例では、第1入力ポート101は16ビット幅であり、第1の入力データ値は、2の補数の整数の表記法で表記される。すなわち、第1の入力データ値は、-32,768(すなわち、-216)から+32,767(すなわち、216-1)までである。第2入力ポート101(当審注:「102」の誤記と認められる。)も同様に16ビット幅であり、第2の入力データ値も同様に、2の補数の整数の表記法で表記される。 第1の入力ポート101と第2の入力ポート102は、マルチプライヤ110の各入力に接続されている。マルチプライヤ110は、二つの値を乗算し、32ビットのデータをプロダクトバス111上に発生させる。 プロダクトバス111は、加算器120の第1の入力に接続されている。加算器120は、サムバス121上に40ビットの値を発生させる。サムバス121は、アキュムレータ・レジスタ130に接続されている。 アキュムレータ・レジスタ130は、最も重要な部分131、中間の部分132及びあまり重要でない部分133に分割される。好ましい実施例では、最も重要な部分131は8ビット幅(すなわちビット32からビット35を含む。)で、中間の部分132は16ビット幅(すなわちビット16からビット31を含む。)で、あまり重要でない部分133は、16ビット幅(すなわちビット0からビット15を含む。)である。このように、アキュムレータ・レジスタ130は、40ビット幅である。アキュムレータ・レジスタ130のすべての三つの部分は、加算器の第2の入力にフィードバックされている。 中間の部分132は、出力ポート103に接続されている。出力ポート103もまた16ビット幅である。出力データ値は、2の補数の整数の表記法で表記される。 内積を計算する時、第1の入力ポート101は、16個の第1の入力データ値の第1のシーケンスに接続されており、第2の入力ポート102は、16個の第2の入力データ値の第2のシーケンスに接続されている。N回の乗算及び加算のオペレーションの後には、アキュムレータ・レジスタ130は、最初のN対のデータ値についての積和を保持している。このように、15回の乗算及び加算のオペレーションの後には、アキュムレータ・レジスタ130は、最初の15対のデータ値についての積和を保持している。 第1の入力ポート101におけるデータ値のシーケンスと、第2の入力ポート102におけるデータ値のシーケンスとが、適切にスケール調整されている場合は、レジスタ103のデータ値は、中間部分132の16ビットの結果と、あまり重要でない部分133の16ビットの丸められる部分と、最も重要な部分131の8ビットの飽和部分を含んでいる。) したがって、刊行物1には、次の発明(以下、「引用発明」という。)が記載されていると認められる。 「先読み丸めの算術オペレーションのための配置100であって、該配置100は、第1の入力データ値のための第1入力ポート101と、第2の入力データ値のための第2入力ポート102と、出力データ値のための出力ポート103とを含んでおり、 第1入力ポート101は16ビット幅であり、第1の入力データ値は、2の補数の整数の表記法で表記され、すなわち、第1の入力データ値は、-32,768(すなわち、-216)から+32,767(すなわち、216-1)までであり、第2入力ポート102も同様に16ビット幅であり、第2の入力データ値も同様に、2の補数の整数の表記法で表記されており、 第1の入力ポート101と第2の入力ポート102は、マルチプライヤ110の各入力に接続されており、マルチプライヤ110は、二つの値を乗算し、32ビットのデータをプロダクトバス111上に発生させ、 プロダクトバス111は、加算器120の第1の入力に接続されており、加算器120は、サムバス121上に40ビットの値を発生させ、サムバス121は、アキュムレータ・レジスタ130に接続されており、 アキュムレータ・レジスタ130は、最も重要な部分131、中間の部分132及びあまり重要でない部分133に分割され、最も重要な部分131は8ビット幅(すなわちビット32からビット35を含む。)で、中間の部分132は16ビット幅(すなわちビット16からビット31を含む。)で、あまり重要でない部分133は、16ビット幅(すなわちビット0からビット15を含む。)であり、このように、アキュムレータ・レジスタ130は、40ビット幅であり、アキュムレータ・レジスタ130のすべての三つの部分は、加算器の第2の入力にフィードバックされており、 中間の部分132は、出力ポート103に接続されており、出力ポート103もまた16ビット幅であり、出力データ値は、2の補数の整数の表記法で表記されており、 内積を計算する時、第1の入力ポート101は、16個の第1の入力データ値の第1のシーケンスに接続されており、第2の入力ポート102は、16個の第2の入力データ値の第2のシーケンスに接続されており、N回の乗算及び加算のオペレーションの後には、アキュムレータ・レジスタ130は、最初のN対のデータ値についての積和を保持しており、このように、15回の乗算及び加算のオペレーションの後には、アキュムレータ・レジスタ130は、最初の15対のデータ値についての積和を保持している、 先読み丸めの算術オペレーションのための配置100。」 第4.本願発明と引用発明の一致点・相違点 引用発明はマルチプライヤ110を備えているから、引用発明の先読み丸めの算術オペレーションのための配置100は、本願発明の「乗算ユニット」と、「乗算のための配置」である点において一致している。 引用発明の第1の入力ポート101とマルチプライヤ110とを接続する経路及び第2の入力ポート102とマルチプライヤ110とを接続する経路は、本願発明の「乗算ユニットによって1以上の入力オペランドを受け取る少なくとも1つの入力データ経路」と、「乗算のための配置によって1以上の入力オペランドを受け取る少なくとも1つの入力データ経路」である点で一致している。 引用発明のマルチプライヤ110が発生させる、プロダクトバス111上の32ビットが、本願発明の「前記1以上の入力オペランドの長さの合計」に相当する。 引用発明の加算器120が発生させる、サムバス121上の40ビットが、本願発明の「前記1以上の入力オペランドの長さの合計よりも大きい数のビット」に相当する。 マルチプライヤ110が発生させた結果が32ビットであっても、乗算結果を加算して行けば加算結果が32ビット以上になるケースは十分に予測できるから、40ビットと32ビットの差の8ビットは、本願発明の「更なる整数精度の提供がなければオーバーフローを生ずる可能性のある連続する累計乗算のために提供される、更なる整数精度」に相当している。 したがって、引用発明のマルチプライヤ110及び加算器120が、本願発明の「前記1以上の入力オペランドを受け取るよう前記少なくとも1つの入力データ経路に接続され、前記1以上の入力オペランドを用いて乗算を実行し、かつ、前記1以上の入力オペランドの長さの合計よりも大きい数のビットを含む少なくとも1つの出力を発生し、更なる整数精度の提供がなければオーバーフローを生ずる可能性のある連続する累計乗算のために、更なる整数精度を提供する、マルチプライヤ」に相当する。 引用発明の40ビット幅のサムバス121が、本願発明の「前記1以上の入力オペランドの長さの合計よりも大きい数のビットを含む前記マルチプライヤの出力を受け取るよう前記マルチプライヤに接続された拡張精度累計された出力データ経路」に相当する。 引用発明の最も重要な部分131と中間の部分132とあまり重要でない部分133は、サムバス121を経由する、本願発明のマルチプライヤに相当するマルチプライヤ110及び加算器120からの出力を格納するから、本願発明の「拡張レジスタと上位レジスタと下位レジスタ」と、「前記拡張精度累計された出力データ経路を経由する前記マルチプライヤからの出力を格納するための」ものである点で一致している。 また、引用発明の中間の部分132とあまり重要でない部分133は、「演算結果を格納するために使用され」ているから、本願発明の「上位レジスタと下位レジスタ」に相当する。 さらに、引用発明の最も重要な部分131は、40ビットと32ビットの差の8ビット幅であるから、「更なる整数精度の提供がなければオーバーフローを生ずる可能性のある連続する累計乗算のために、前記上位レジスタと下位レジスタとによって用意される精度以上の更なる整数精度を提供」しており、本願発明の拡張レジスタに相当する。 引用発明のアキュムレータ・レジスタ130は、最も重要な部分131と中間の部分132とあまり重要でない部分133の三つの部分を含むから、本願発明の「前記拡張精度累計された出力データ経路に結合される拡張精度アキュムレータであって、前記拡張精度累計された出力データ経路を経由する前記マルチプライヤからの出力を格納するための、拡張レジスタと上位レジスタと下位レジスタとを含み、前記上位レジスタと下位レジスタとは、演算結果を格納するために使用され、一方、前記拡張レジスタは、更なる整数精度の提供がなければオーバーフローを生ずる可能性のある連続する累計乗算のために、前記上位レジスタと下位レジスタとによって用意される精度以上の更なる整数精度を提供する、拡張精度アキュムレータ」に相当する。 なお、本願発明に「累計乗算のために、更なる整数精度を提供する、マルチプライヤ」と記載され、「累計」とは、「部分ごとの小計を順次に加えて合計を出すこと。」であるから、本願発明のマルチプライヤは、純粋な乗算機能のみでなく、加算機能も有していると解されるので、当審は、引用発明のマルチプライヤ110及び加算器120が、本願発明の「マルチプライヤ」に相当すると理解している。 したがって、本願発明と引用発明の一致点・相違点は、次のとおりである。 [一致点] 「乗算のための配置において、 乗算のための配置によって1以上の入力オペランドを受け取る少なくとも1つの入力データ経路と、 前記1以上の入力オペランドを受け取るよう前記少なくとも1つの入力データ経路に接続され、前記1以上の入力オペランドを用いて乗算を実行し、かつ、前記1以上の入力オペランドの長さの合計よりも大きい数のビットを含む少なくとも1つの出力を発生し、更なる整数精度の提供がなければオーバーフローを生ずる可能性のある連続する累計乗算のために、更なる整数精度を提供する、マルチプライヤと、 前記1以上の入力オペランドの長さの合計よりも大きい数のビットを含む前記マルチプライヤの出力を受け取るよう前記マルチプライヤに接続された拡張精度累計された出力データ経路と、 前記拡張精度累計された出力データ経路に結合される拡張精度アキュムレータであって、前記拡張精度累計された出力データ経路を経由する前記マルチプライヤからの出力を格納するための、拡張レジスタと上位レジスタと下位レジスタとを含み、前記上位レジスタと下位レジスタとは、演算結果を格納するために使用され、一方、前記拡張レジスタは、更なる整数精度の提供がなければオーバーフローを生ずる可能性のある連続する累計乗算のために、前記上位レジスタと下位レジスタとによって用意される精度以上の更なる整数精度を提供する、拡張精度アキュムレータと を含むことを特徴とする乗算のための配置。」である点。 [相違点1] 本願発明は、「乗算ユニット」であるのに対して、引用発明の先読み丸めの算術オペレーションのための配置100をユニットにすることは、引用発明に記載されていない点。 [相違点2] 本願発明の乗算ユニットは、「所定数のビットを格納するための少なくとも1つの汎用レジスタを持つマイクロプロセッサ内で使用される乗算ユニット」であるのに対して、引用発明の先読み丸めの算術オペレーションのための配置100は、「所定数のビットを格納するための少なくとも1つの汎用レジスタを持つマイクロプロセッサ内で使用される」とは記載されていない点。 第5.相違点についての検討 [相違点1について] 例えば、特開平11-242584号公報の段落番号【0015】に「乗算命令を実行するための乗算ユニット(MUL)52」と記載されているように、乗算命令を実行するための部分をユニット化して乗算ユニットとすることは一般的に行われていることであるから、引用発明の先読み丸めの算術オペレーションのための配置100をユニット化して乗算ユニットとすることは、当業者が容易に想到できたことである。 [相違点2について] 引用発明の積和を計算できる、先読み丸めの算術オペレーションのための配置100を、マイクロプロセッサ内で使用することは、当業者が容易に想到できたことと認められる。また、マイクロプロセッサが、所定数のビットを格納するための少なくとも1つの汎用レジスタを持つことは、周知である。 そして、本願発明の作用効果も、引用発明及び周知技術から当業者が予測できる範囲のものである。 したがって、本願発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものである。 第6.平成23年8月1日付けの意見書における請求人の主張について (1)前記意見書において、請求人は、 「引用文献1(当審注:この「引用文献1」は、刊行物1と同じものを指している。)は、先読み丸めに関して乗算‐加算命令を実行し、それにより反復代数演算後の丸めが一層迅速に行われるデジタル信号プロセッサに関するものである(第1欄30-36行参照)。そして、引用文献1には、2つの入力ポート101及び102、32ビット出力を有するマルチプライヤ110、40ビット出力を有する加算器120が開示されている(第2欄17-63行)。しかしながら、引用文献1には、本願発明1の構成上の特徴は記載も示唆もされていない。 即ち、引用文献1は、構成要件D『前記1以上の入力オペランドの長さの合計よりも大きい数のビットを含む前記マルチプライヤの出力を受け取るよう前記マルチプライヤに接続された拡張精度累計された出力データ経路』(下線付加)を開示も示唆もするものではない。審判殿は、加算器120がサムバス121上に40ビットの出力を生じることを以って、引用文献1(第2欄33-35行)が上記構成要件Dを開示するものと認定されているが、サムバス121が、2つの16ビット入力の組み合わせよりも大なるビット数をもつものとしても、サムバス121は、マルチプライヤからの出力を受け取るように接続されてはおらず、むしろ加算器120からの出力を受け取るようにされているものである。 したがって、引用文献1は、マルチプライヤ出力バス111が32ビットを有することを明らかに開示するものであって、この32ビットは、前記16ビットの長さの和であるとともに、入力オペランドの長さの和を越えるものではない。」と主張している。 上記主張は、「引用文献1のサムバス121は、マルチプライヤからの出力を受け取るように接続されてはおらず、むしろ加算器120からの出力を受け取るようにされているから、本願発明の「前記マルチプライヤの出力を受け取るよう前記マルチプライヤに接続された拡張精度累計された出力データ経路」には相当しない。」というものである。 しかし、当審の認定は、引用発明のマルチプライヤ110単独ではなく、マルチプライヤ110と加算器120の二つで、本願発明の「マルチプライヤ」に相当するというものであるから、引用発明の加算器120からの出力を受け取るようにされているサムバス121が、本願発明の「前記マルチプライヤの出力を受け取るよう前記マルチプライヤに接続された拡張精度累計された出力データ経路」に相当するという認定に誤りはない。 (2)前記意見書において、請求人は、 「審判官殿は、引用文献1のマルチプライヤ110と加算器120との組み合わせが本願発明1のマルチプライヤに相当すると指摘されているが、上記のように、このようなご指摘は妥当なものではない。」と主張している。(下線は、当審が付加した。) しかし、意見書において上記されているのは、「引用文献1は、構成要件D「出力データ経路」を備えていない。」という指摘及びその理由であり、「引用文献1は、構成要件C「マルチプライヤ」を備えていない。」という指摘及びその理由は、上記されていない。したがって、請求人が「引用文献1のマルチプライヤ110と加算器120との組み合わせが本願発明1のマルチプライヤに相当するという指摘が、妥当なものではない。」とする理由が全く開示されていない。 よって、請求人の主張は失当である。 (3)前記意見書において、請求人は、 「なお、加算器の出力が40ビットであることを以って、上記ご指摘の根拠とされているようであり、補正前の請求項2の「マルチプライヤは、乗算加算の演算を提供する」との記載から上記のような誤解を生じたとも考えられるので、本補正により、「マルチプライヤ」との記載を「乗算ユニット」に修正した」と主張している。 当審拒絶理由通知において補正前の請求項2に言及した理由は、補正前の請求項2に、本願のマルチプライヤが乗算だけでなく加算も行うことが分かり易く記載されていたからである。しかし、補正前の請求項2がなければ、本願発明のマルチプライヤが乗算だけでなく加算も行うことを指摘できないわけではない。本願発明には、「連続する累計乗算のために、更なる整数精度を提供する、マルチプライヤ」と記載されており、「累計」とは「部分ごとの小計を順次に加えて合計を出すこと。」であるから、補正前の請求項2がなくても、本願発明のマルチプライヤが乗算だけでなく加算も行うことは明らかである。 (4)前記意見書において、請求人は、 「また、本願発明1の構成要件E『前記拡張精度累計された出力データ経路に結合される拡張精度アキュムレータであって、前記拡張精度累計された出力データ経路を経由する前記マルチプライヤからの出力を格納するための、拡張レジスタと上位レジスタと下位レジスタとを含み、前記上位レジスタと下位レジスタとは、演算結果を格納するために使用され、一方、前記拡張レジスタは、更なる整数精度の提供がなければオーバーフローを生ずる可能性のある連続する累計乗算のために、前記上位レジスタと下位レジスタとによって用意される精度以上の更なる整数精度を提供する、拡張精度アキュムレータ』(下線付加)の「拡張レジスタ」は、上記構成からみて演算内容に応じてオーバーフローが生じる可能性があるときに使用されるものであるところ、引用文献1にはこのような構成は示されていない。」と主張している。 引用発明の第1の入力データ値は16ビットであり、第2の入力データ値も16ビットである。したがって、第1の入力データ値と第2の入力データ値の乗算結果は、32ビットである。この32ビットの乗算結果は、16ビット幅の中間の部分132とあまり重要でない部分133に格納できる。しかし、加算器120により乗算結果を足し込んでいるから、いずれオーバーフローする可能性があることは明らかである。よって、最も重要な部分131は、「更なる整数精度の提供がなければオーバーフローを生ずる可能性のある連続する累計乗算のために、前記上位レジスタと下位レジスタとによって用意される精度以上の更なる整数精度を提供する拡張レジスタ」に相当している。 第7.むすび 以上のとおり、本願の請求項1に係る発明は、刊行物1に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 したがって、本願のその余の請求項に係る発明について検討するまでもなく、本願は拒絶されるべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2011-10-06 |
| 結審通知日 | 2011-10-07 |
| 審決日 | 2011-10-18 |
| 出願番号 | 特願2002-568137(P2002-568137) |
| 審決分類 |
P
1
8・
121-
WZ
(G06F)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 高瀬 勤、石井 茂和 |
| 特許庁審判長 |
江口 能弘 |
| 特許庁審判官 |
佐藤 匡 安久 司郎 |
| 発明の名称 | 拡張精度アキュムレータ |
| 代理人 | 社本 一夫 |
| 代理人 | 小野 新次郎 |
| 代理人 | 富田 博行 |
| 代理人 | 千葉 昭男 |
| 代理人 | 上田 忠 |
| 代理人 | 小林 泰 |