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審決分類 |
審判 査定不服 特37 条出願の単一性( 平成16 年1 月1 日から) 特許、登録しない(前置又は当審拒絶理由) H01L 審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 特許、登録しない(前置又は当審拒絶理由) H01L 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) H01L |
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管理番号 | 1260826 |
審判番号 | 不服2010-5219 |
総通号数 | 153 |
発行国 | 日本国特許庁(JP) |
公報種別 | 特許審決公報 |
発行日 | 2012-09-28 |
種別 | 拒絶査定不服の審決 |
審判請求日 | 2010-02-19 |
確定日 | 2012-07-30 |
事件の表示 | 特願2008-335912「新構造半導体集積回路」拒絶査定不服審判事件〔平成22年 6月17日出願公開、特開2010-135709〕について、次のとおり審決する。 |
結論 | 本件審判の請求は、成り立たない。 |
理由 |
第1 手続の経緯 本願は、平成20年12月3日の出願であって、平成21年7月8日付けの拒絶理由通知に対して同年8月21日付けで意見書及び手続補正書が提出されたところ、同年12月8日付けで拒絶査定がなされた。 それに対して、平成22年2月19日付けで拒絶査定不服審判が請求されるとともに、同日付けで手続補正書が提出され、平成23年8月22日付けで審尋がなされ、同年10月4日付けで回答書が提出された。 その後当審において、平成22年2月19日付けの手続補正について、平成24年1月5日付けでその補正の却下の決定がなされるとともに、同日付けで拒絶理由が通知され、同年1月27日付けで意見書が提出されたものである。 第2 当審の拒絶理由 当審において平成24年1月5日付けで通知した拒絶の理由の概要は、以下のとおりである。 (1)理由1 請求項1に係る発明と請求項4に係る発明とは、同一の又は対応する特別な技術的特徴を有しないことは明らかであるから、この出願は、特許法第37条に規定する要件を満たしていない。 (2)理由2 本願の請求項1、請求項2、請求項3、及び請求項1または請求項2または請求項3を引用する請求項6に係る発明は、その出願前に日本国内又は外国において頒布された「特開平7-263455号公報」に記載された発明及び周知の技術事項に基づいて、その出願前に当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 (3)理由3 この出願は、本願請求項3に係る発明は、どのようなバイポーラトランジスタの形成における方法であるのか明確に把握できず、また、請求項2及び3に記載された「請求項1による構造のバイポーラトランジスタ」の意味が不明りょうであるから、請求項2、請求項3、及び請求項6に係る発明のうち請求項2または請求項3を引用する発明は、明確でないため、特許法第36条第6項第2号に規定する要件を満たしていない。 第3 本願発明 平成22年2月19日付けの手続補正は上記のとおり却下された。 よって、本願の請求項1?6に係る発明は、平成21年8月21日付けの手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?6に記載された事項により特定されるとおりのものと認められるところ、その請求項1?6に係る発明は、次のとおりのものである。 「【請求項1】 バイポーラICの形成において、シリコンウエハの表面上に形成した分離領域で囲まれた所定の深さおよび不純物濃度のN型基板上、または負電源用途でのP型基板上にて、NPNトランジスタまたはPNPトランジスタのコレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成し、エミッタ領域により基板表面に形成されたベースにおける一部のパターンの幅を1μm以下に形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れることを特徴とする方法。 【請求項2】 請求項1による構造のバイポーラトランジスタの形成において、低濃度領域上にショットキー・バリア・ダイオードを形成し、バイポーラトランジスタの更なる高速化を実現する方法。 【請求項3】 請求項1による構造のバイポーラトランジスタの形成において、低濃度領域上にショットキー・バリア・ダイオードを形成し、ショットキー・バリア・ダイオードの電極周辺の下をその基板がP型ならN型その基板がN型ならP型の領域を作り基板と異なる型の領域で周辺を覆い、PNダイオードを並列に接続し、信頼性を向上させることを特徴とする方法。 【請求項4】 P型またはN型のシリコンウエハ上またはバイポーラICのシリコンウエハ上にて、MOSICの形成において、シリコンウエハ上で所定の深さの所定の不純物濃度のP型シリコンウエハ上のN型基板およびN型のシリコンウエハ上のP型基板を表面から形成し、N型のソース・ドレイン領域、P型のソース・ドレイン領域、ゲート領域をそれぞれのレイアウトパターンを使用して、MOSトランジスタのソース・ドレインをN型不純物領域またはP型不純物領域またはショットキー・バリア・ダイオードで形成し、ゲートのパターンとソースとドレインのパターンとをゲート電極の下における基板とソースおよびドレインとの空乏層の長さ以内で離すことを特徴とする方法。 【請求項5】 請求項4による構造のMOSトランジスタにおいて、ショットキー・バリア・ダイオードの電極周辺の下をその基板がP型ならN型その基板がN型ならP型の領域を作り基板と異なる型の領域で周辺を覆い、PNダイオードを並列に接続し、信頼性を向上させることを特徴とする方法。 【請求項6】 シリコンまたはGaAs等の化合物半導体または他の半導体を使用し、前記の請求項1または請求項2または請求項3または請求項4または請求項5の内の少なくとも二つで述べた形成方法の併用で、アナログバイポーラIC、デジタルバイポーラIC、NチャネルMOSIC,CMOSIC、BiCMOSIC等のモノリシックICおよびタイオード、トランジスタ、高周波高出力トランジスタ、大電力トランジスタ等の個別半導体素子を形成することを特徴とする方法。」 第4 拒絶の理由(1)についての検討(特許法第37条の規定(発明の単一性の要件)について) 請求項1に係る発明の技術的特徴は、「バイポーラICの形成において」、「エミッタ領域により基板表面に形成されたベースにおける一部のパターンの幅を1μm以下に形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れること」であり、請求項4に係る発明の技術的特徴は、「MOSICの形成において」、「N型のソース・ドレイン領域、P型のソース・ドレイン領域、ゲート領域をそれぞれのレイアウトパターンを使用して、MOSトランジスタのソース・ドレインをN型不純物領域またはP型不純物領域またはショットキー・バリア・ダイオードで形成し、ゲートのパターンとソースとドレインのパターンとをゲート電極の下における基板とソースおよびドレインとの空乏層の長さ以内で離すこと」である。 したがって、請求項1に係る発明と請求項4に係る発明とが、「同一」の「特別な技術的特徴」を有しているとはいえない。 また、請求項1に係る発明の「バイポーラICの形成において、シリコンウエハの表面上に形成した分離領域で囲まれた所定の深さおよび不純物濃度のN型基板上、または負電源用途でのP型基板上にて、NPNトランジスタまたはPNPトランジスタのコレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成し、エミッタ領域により基板表面に形成されたベースにおける一部のパターンの幅を1μm以下に形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れる」ことと、請求項4に係る発明の「P型またはN型のシリコンウエハ上またはバイポーラICのシリコンウエハ上にて、MOSICの形成において、シリコンウエハ上で所定の深さの所定の不純物濃度のP型シリコンウエハ上のN型基板およびN型のシリコンウエハ上のP型基板を表面から形成し、N型のソース・ドレイン領域、P型のソース・ドレイン領域、ゲート領域をそれぞれのレイアウトパターンを使用して、MOSトランジスタのソース・ドレインをN型不純物領域またはP型不純物領域またはショットキー・バリア・ダイオードで形成し、ゲートのパターンとソースとドレインのパターンとをゲート電極の下における基板とソースおよびドレインとの空乏層の長さ以内で離す」こととが、先行技術との対比において発明が有する技術上の意義が共通若しくは密接に関連しているものとはいえず、又は相補的に関連しているものともいえないから、請求項1に係る発明と請求項4に係る発明とが、「対応」する「特別な技術的特徴」を有しているとは認められない。 したがって、請求項1に係る発明と請求項4に係る発明とは、同一の又は対応する特別な技術的特徴を有しているとは認められないから、この出願は、特許法第37条に規定する要件を満たさない。 第5 拒絶の理由(2)についての検討(特許法第29条第2項の規定(進歩性)について) 1.引用例の記載と引用発明 (1)引用例1:特開平7-263455号公報 当審における、拒絶の理由に引用された特開平7-263455号公報(以下「引用例1」という。)には、「半導体装置」(発明の名称)に関して、図1?図14とともに次の記載がある(下線は当合議体において付加した。以下同じ。)。 (a)「【0001】 【産業上の利用分野】本発明は、集積回路用に適する、高耐圧の、かつ高速のバイポーラ型半導体装置に関する。」 (b)「【0002】 【従来の技術】パワーIC内やLSI内のトランジスタ、および信号用トランジスタとしては、高耐圧の、かつ高速のバイポーラトランジスタが必要である。しかし、一つのトランジスタにおいて、これらの特性を同時に満足することは困難である。そこで、一方の特性を向上するときには、ある程度他の特性を犠牲にする。例えば、高速化するために、ベースを薄くして耐圧を犠牲にする。」 (c)「【0011】図1は、本発明の原理的な構成を説明するための図である。本図のラテラル型半導体装置では、n型半導体基体(n- )10の主表面に、第1の半導体領域となるp型コレクタ23を設ける。このp型コレクタ23に第2の半導体領域となるn型ベース11を設ける。このn型ベース11の不純物濃度は、p型コレクタの不純物濃度よりも高い。さらに、n型ベース11内に、p型エミッタ21と、n型ベース11よりも不純物濃度が高いn+ 12を設ける。n+ 12にはベース電極41を設け、半導体基体10には補助電極44を設ける。そして、補助電極(SUB)44とベース電極(B)41との間には、抵抗R1を接続する。すなわち、半導体基体10とn型ベース11とを、抵抗R1によって連結する。」 (d)「【0015】 【実施例】以下、本発明の半導体装置の実施例を、図面を用いて詳しく説明する。 【0016】(実施例1)図4および図5は、本発明の第1の実施例である、誘電体分離基板に形成するラテラル型pnpトランジスタを示す。なお、図4は断面図であり、図5は平面図である。ただし、図4は、図5の点線XX´における縦方向断面を示す。 【0017】まず、図4により、本実施例の断面構造を説明する。 【0018】誘電体分離基板1は、多結晶シリコンからなる支持体61に、単結晶島状領域3を設け、支持体と島状領域とを、酸化シリコンからなる絶縁膜31により分離したものである。この単結晶島状領域3は、その底面に設けるn型の埋込層19と、この埋込層19に隣接するn型半導体基体10とを有する。 【0019】p型コレクタ(第1の半導体領域)23を、誘電体分離基板1の単結晶島状領域3の主表面2側に設ける。このp型コレクタ23において、n型ベース(第2の半導体領域)11を設ける。このn型ベース11の接合深さは、p型コレクタ23よりも浅い。また、n型ベース11の不純物濃度は、p型コレクタ23よりも大きい。そして、n型ベース11が、主表面2と接するその端部(図4においては左端部)において、n型半導体基体10と連結している。さらに、p型エミッタ(第3の半導体領域)21を、n型ベース11内に設ける。このp型エミッタ21の接合深さは、n型ベース11よりも浅く、p型エミッタ21の不純物濃度はn型ベース11よりも大きい。なお、p型エミッタ21の直下にはp型コレクタ23が在る。本実施例では、p型エミッタ21全体の直下において、p型コレクタ23が在るが、p型エミッタ21の一部の直下にp型コレクタ23が在るような構造でもよい。 … 【0031】さらに、本実施例は次のような効果も有する。図4に示すように、p型コレクタ23が、p型エミッタ21の直下に在る。これにより、p型エミッタ21からp型コレクタ23に流れ込む電流が、主表面に沿った横方向のみならず、p型エミッタ21の直下のp型コレクタ23に向かう方向すなわち縦方向にも流れる。これにより、トランジスタ内の電流密度が小さくなるので、電流増幅率が大きくなるとともにオン電圧が低くなる。」 (e)「【0036】(実施例3)図7は、本発明の第3の実施例であるpnpトランジスタの断面構造を示す。本実施例は、本発明の第1の実施例において、少なくとも、p型エミッタ21のp型コレクタ23と対向する領域を、n型ベース11と同じ拡散窓により形成する。これにより、本実施例では、p型エミッタ21とn型ベース11とが対向している領域において、両者は互いにほぼ同心円状の形状を有する。 【0037】このような形状により、p型エミッタ21とp型コレクタ23の間隔(nベース幅)を狭くすることができる。従って、電流増幅率や遮断周波数が向上する。なお、本実施例においては、p型コレクタ23の拡散深さとシート抵抗をそれぞれ6μmと8kΩ/□とする。他の部分の寸法や不純物濃度などは、実施例1の数値例と同じである。このため、p型エミッタ21の直下のp型コレクタ領域は50kΩ/□と大きい。 【0038】このようなトランジスタは、p型エミッタ21の直下のp型コレクタ23は高抵抗のためにあまり動作に寄与しない。このため、トランジスタ内部では、主表面に平行な横方向に主に電流が流れる。 【0039】特に、このようなラテラル型トランジスタに対して、本実施例の構造は効果がある。すなわち、p型エミッタ21とp型コレクタ23の間隔(nベース幅)を狭くすることができるので、主表面に平行な横方向に主に電流が流れる場合でも電流増幅率や遮断周波数を向上できる。」 (f)「【0045】(実施例5)図9は、本発明の第5の実施例であるpnpトランジスタの断面構造を示す。本実施例では、n型ベース11をp型コレクタ23の内部に設ける。すなわち、前実施例のようにn型ベース11の端部がn型半導体基体10へ突出してはいない。n型半導体基体10にn型半導体層15を設け、これとオーミック接触する、n型半導体基体10の電位を取りだすための補助電極44を設ける。そして、この電極44とベース電極41の間を、絶縁膜31上に形成する多結晶シリコンの抵抗62により連結する。 【0046】これにより、各半導体領域の寸法や不純物濃度などとは独立に、n型ベース11とn型半導体基体10とを連結する抵抗の値を設定できる。すなわち、トランジスタの構造とは無関係に、抵抗の値を高くできる。従って、図3に示したように、遮断周波数が向上する。 【0047】さらに、本実施例は、特にn型半導体基体10が低抵抗の場合に効果が大きい。すなわち、n型半導体基体10の抵抗率とは無関係に抵抗の値を高くできるので、低抵抗率の半導体基体でも、遮断周波数の低下を防止できる。」 (g)「【0048】(実施例6)図10は、本発明の第6の実施例であるpnpトランジスタの断面構造を示す。 【0049】本実施例では、n型ベ-ス11をp型コレクタ23内に設ける。そして、n型半導体層15により、n型半導体基体10とn型ベース11とを連結したものである。 【0050】これによれば、n型半導体層15の抵抗を、この半導体層の不純物濃度や寸法によって調整できる。従って、n型半導体基体10の抵抗率が小さく、かつ、n型ベース21の不純物濃度が高い場合でも、n型半導体基体10とn型ベース11とを連結する抵抗を大きくできる。従って、遮断周波数を向上できる。」 (2)引用発明 以上、実施例5又は実施例6について、図9及び図10、並びに図1及び図4の説明を参酌してまとめると、引用例1には以下の発明(以下「引用発明」という。)が記載されている。 「ラテラル型pnpトランジスタを有するICの形成において、多結晶シリコンからなる支持体に、n型半導体基体10を有する単結晶島状領域3を設け、支持体と島状領域とを、絶縁膜31により分離したものである誘電体分離基板1の主面2側に、p型コレクタ23を設け、n型ベース11をp型コレクタ23の内部に設け、p型エミッタ21を、n型ベース11内に設ける方法。」 2.対比 (ア)本願の請求項1に係る発明(以下「本願発明」という。)と引用発明とを対比する。 (a)引用発明の「ラテラル型pnpトランジスタを有するIC」、「多結晶シリコンからなる支持体」、「絶縁膜31」、「n型半導体基体10」、「ラテラル型pnpトランジスタ」、「p型コレクタ23」、「n型ベース11」及び「p型エミッタ21」は、それぞれ本願発明の「バイポーラIC」、「シリコンウエハ」、「分離領域」、「N型基板」、「PNPトランジスタ」、「コレクタ領域」、「ベース領域」及び「エミッタ領域」に相当する。 (b)引用例1の図1を勘案すると、引用発明の「絶縁膜31」は、「多結晶シリコンからなる支持体」の表面上に形成したものであることは明らかである。 引用発明の「n型半導体基体10」は、「所定の深さおよび不純物濃度」の「N型基板」であることが明らかであるとともに、図1を勘案すると、「絶縁膜31」で囲まれたものであることも明らかである。 また、引用発明では、「誘電体分離基板1の主面2側に、p型コレクタ23を設け、n型ベース11をp型コレクタ23の内部に設け」るから、引用例1の図1、4、9及び10を勘案すると、引用発明は、本願発明と同様に、「『n型半導体基体10』上にて、『ラテラル型pnpトランジスタ』の『p型コレクタ23』内に『n型ベース11』を形成するものであるといえる。 また、引用発明では、「p型エミッタ21を、n型ベース11内に設ける」から、引用発明は、本願発明と同様に「『n型ベース11』内に『p型エミッタ21』を形成」するものであるといえる。 (イ)以上をまとめると、本願発明と引用発明の一致点及び相違点は、次のとおりである。 <一致点> 「バイポーラICの形成において、シリコンウエハの表面上に形成した分離領域で囲まれた所定の深さおよび不純物濃度のN型基板上にて、PNPトランジスタのコレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成する方法。」 <相違点> 本願発明では、「エミッタ領域により基板表面に形成されたベースにおける一部のパターンの幅を1μm以下に形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れる」のに対し、引用発明では、そのような特定はされておらず、p型エミッタ21によりn型半導体基体10表面に形成されたn型ベース11におけるパターンの幅の長さが不明であり、かつ、ラテラル型pnpトランジスタではあるものの、電流がエミッタからコレクタまで流れる方向が明示されていない点。 3.相違点についての当審の判断 (ア)上記<相違点>について、以下で検討する。 引用発明においては、電流方向が明示されていないが、引用例1の段落【0039】を参照すると、引用発明のごときラテラル型トランジスタにおいては、主表面に平行な横方向(すなわち、基板に対して水平方向)に主に電流が流れることは明らかである。また、このとき、エミッタ領域とコレクタ領域にはさまれた主表面におけるベース領域の長さがベース長となることも当業者であれば自明である。 次に、バイポーラICの形成において、ベース長を縮めることが望ましいことは当業者における技術常識である。 すると、NPNトランジスタまたはPNPトランジスタのコレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成するバイポーラICの形成においても、引用例1(段落【0002】を参照。)及び下記周知文献1(第2ページ左上欄第5行?左下欄第6行、同ページ右下欄第13行?第4ページ右下欄第11行、第1?4図等を参照。)の記載を勘案すると、「エミッタ領域により基板表面に形成されたベースにおける一部のパターンの幅」を縮めることが望ましいことは、当業者には明らかであるものと認められる。 しかも、横型バイポーラトランジスタのベース長として、下記周知文献1及び周知文献2には、それぞれ0.3μm及び0.5μmが記載されている。 (a)周知文献1:特開平4-92433号公報 周知文献1には、第1?4図とともに以下の記載がある。 ・「〔発明が解決しようとする課題〕 しかし、前述の従来技術では、ベース幅を縮めるには、ゲート長を短くするが必要であるが、ホトリソグラフィやエッチングの微細加工技術できまる寸法以下のベース長を実現できないという問題点を有していた。 そこで本発明はこのような問題点を解決するもので、その目的とするところは、ホトリソグラフィやエッチングの微細加工技術できまる寸法以下のベース長を実現する方法を提供し、かつ、横型バイポーラ素子とMOSトランジスタ素子とを…」(第2ページ右上欄第14行?左下欄第4行) ・「NPNバイポーラもPNPバイポーラも横型であり、例えば、NPNバイポーラの場合は、本実施例のように、…形成されたN形エミッタ拡散層(115)と、エミッタ用多結晶シリコン膜(108)の側壁に形成された…即ちコレクタ間のベース幅は、サイドウォール酸化膜幅によって決められるため、多結晶シリコン膜の膜厚とサイドウォール酸化膜の膜厚とサイドウォール形成エッチング条件により、ホトリソグラフィやエッチングの微細加工技術できまる寸法以下とする事ができる。 同じようにPNPバイポーラの場合は、…形成されたP形エミッタ拡散層(116)と、エミッタ用多結晶シリコン膜(108)の側壁に形成された…即ちコレクタ間のベース幅は、サイドウォール酸化膜幅によって決められるため、NPNバイポーラの場合と同じようにホトリソグラフィやエッチングの微細加工技術できまる寸法以下とする事ができる。」(第3ページ左下欄第3行?右下欄第11行) ・「多結晶シリコン膜(408)をマスクにして、NPNとPMOSに硼素を20kevで打ち込み、PNPとNMOSに60kevで燐を打ち込む。打ち込み量は、…。不純物濃度は10^(17)?10^(18)cm^(-3)程度となり、LDDトランジスタのオフセットとして、又、0.3μm程度のベースとして充分に機能する。 (C)次に、サイドウォール酸化膜(411)を作るために、気相成長によりシリコン酸化膜を5000Åつけリアクティブイオンエッチングにより多結晶シリコン膜の側壁に酸化膜を残す。…。 以上の工程を経て、本発明が作られる。 本実施例において、サイドウォール酸化膜によってベース長を決めたが、イオン打ち込みを防ぐマスクとなるものであれば、窒化膜でも、場合によっては、導体であっても後で除去すれば、構わない。本発明の趣旨を逸脱しない範囲において、種々変更可能な事は言うまでもない。 〔発明の効果〕 以上述べたように本発明によれば、第1に、サイドウォール膜幅により、ベース長を決定できることにより、従来、ホトリソグラフィーによる微細加工の限界以下のベース長を持つ横型バイポーラを容易に作ることができ、従来のMOSトランジスターのゲートでベース長を作る場合に比べて、例えば、1.2μmルールの加工を用いた場合、サイドウォール幅を0.3μmにすることができるため、1/4にできる。」(第5ページ左上欄第1行?左下欄第9行) (b)周知文献2:特開平6-151859号公報 周知文献2には、図1?37とともに以下の記載がある。 ・「【0007】このような問題を解決する方法として、例えば…。図30はこの方法でバルクシリコンウェハに作られる横型npnバイポーラトランジスタである。…。 【0008】このような方法でバルクシリコンに形成された横型バイポーラトランジスタでは、駆動能力向上と耐圧維持の両立が難しいという問題点を有している。すなわち、電流増幅率や高周波遮断周波数を高めるには、ベース幅となるポリシリコンのゲート長を短くしたり、ベース領域となるpウエルの濃度を低めたりする必要があるが、こうすると…」 ・「【0060】(実施例7)図9、10に本発明の第7の実施例を示す。 【0061】図9は、本実施例の平面構造図、図10は図9のAA’断面構造図である。 【0062】図9、10において、21はnpn型バイポーラトランジスタ、22はpnp型バイポーラトランジスタ、23はn型MOSトランジスタ、24はp型MOSトランジスタであり、25はシリコン基体、26は絶縁膜、27、27’は絶縁膜上に形成されその後p型にされたシリコン層、28、28’、28’’、28’’’は選択酸化(LOCOS)層端、29は選択酸化層、30、30’はnウェル領域、31はゲート酸化膜、32、32’、32’’、32’’’はベースコンタクト、33、33’’はボロンがドープされたp型ポリシリコン層、33’、33’’’はリンがドープされたn型ポリシリコン層、34、34’、34’’、34’’’は砒素のイオン注入により形成されたn^(+)型拡散領域、35、 35’、35’’、35’’’はボロンのイオン注入により形成されたp^(+)型拡散領域、36は層間絶縁膜、37、37’、37’’、38、38’、38’’、39、39’、39’’、40、40’、40’’はコンタクト、41はエミッタ電極となるAl、41’はコレクタ電極となるAl、41’’はベース電極となるAl、42はエミッタ電極となるAl、42’はコレクタ電極となるAl、42’’はベース電極となるAl、43はソース電極となるAl、43’はドレイン電極となるAl、43’’はゲート電極となるAl、44はソース電極となるAl、44’はドレイン電極となるAl、44’’はゲート電極となるAl、45はパッシベーション膜である。」 ・「【0066】この点を更に詳細に述べる。図33は比較例としてのSOI横型バイポーラトランジスタであり、ベース領域の上にはMIS構造は無い。このような構造をしたバイポーラトランジスタには、高いベース抵抗が存在する。例えば、ベース濃度が2×10^(17)cm^(-3)、SOI膜厚0.5μm、ベース長L=0.5μm、幅W=5μmでは、ベース中央部までのベース抵抗は11KΩであり、…」 ・「【0084】ベース濃度が2×10^(17)cm^(-3)、SOI膜厚0.5μm、ベース長L=0.5μm、幅W=5μmにおいては、C_(BE)=3.3fFであり、このとき…」 (イ)そして、本願の明細書、特許請求の範囲及び図面全体の記載を勘案しても、本願発明において、ベース長の数値範囲として上限値を「1μm」とすることにより、格別な効果を奏することを当業者が認識できる記載は見い出せないから、「1μm」という上限値に臨界的意義は認められない。 したがって、引用発明において、上記周知の技術事項に基づき、「エミッタ領域により基板表面に形成されたベースにおける一部のパターンの幅」を縮め、ベース長として、本願発明のように「1μm以下」の値を選択することは当業者であれば容易になし得たことである。 (ウ)上記で検討したように、引用発明において、上記周知の技術事項に基づき、「エミッタ領域により基板表面に形成されたベースにおける一部のパターンの幅」を縮め、ベース長として、「1μm以下」の値を採用することに伴い、本願発明のように、「電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れる」ものとすることは、引用例1の段落【0031】及び【0039】の記載も勘案することにより、当業者が当然に想到できたことである。 (エ)よって、本願発明は、引用発明及び周知の技術事項に基づいて当業者が容易に発明をすることができたものである。 4.拒絶の理由(2)についてのむすび(進歩性についてのむすび) 以上のとおり、本願発明は、引用例1に記載された発明及び周知の技術事項に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 第5 拒絶の理由(3)についての検討(特許法第36条第6項第2号(記載不備)について) 請求項3には、「バイポーラトランジスタの形成において、低濃度領域上にショットキー・バリア・ダイオードを形成し、ショットキー・バリア・ダイオードの電極周辺の下をその基板がP型ならN型その基板がN型ならP型の領域を作り基板と異なる型の領域で周辺を覆い、PNダイオードを並列に接続し、信頼性を向上させる」と記載されている。 また、発明の詳細な説明には、「(3)(1)による構造のバイポーラトランジスタの形成において、低濃度領域上にショットキー・バリア・ダイオードを形成し、ショットキー・バリア・ダイオードの電極周辺の下をその基板がP型ならN型その基板がN型ならP型の領域を作り基板と異なる型の領域で周辺を覆い、PNダイオードを並列に接続し、信頼性を向上させることを特徴とする方法。 金属を半導体上に形成したショットキー・バリア・ダイオードはスイッチングスピードにおいてPN接合のダイオードより高速である。一部の化合物半導体を除き、一般にシリコンやGaAs等のショットキー障壁高さは半導体のバンドギャップ内に十分ありN型基板の上で形成してもP型基板の上で形成してもショットキー・バリア・ダイオードとしての特徴は存在する。 ショットキー・バリア・ダイオードの電極を持つNPN型バイポーラトランジスタも水平構造で形成できる。(図7)」(段落【0006】)と記載されている。 また、図7には、P型基板上のN-領域上にショットキー・バリア・ダイオードの電極を形成し、当該ショットキー・バリア・ダイオードの電極周辺の下にP+型領域を設けた「SBD付きNPNトランジスタ」を示した断面図が記載されている。 しかし、図7を参酌しても、請求項3に記載された「その基板がP型ならN型その基板がN型ならP型の領域を作り基板と異なる型の領域」における「その基板」及び「基板と異なる型の領域」がどこに設けられるのか不明りょうである。したがって、請求項3に記載された「PNダイオード」がどの接合によって形成されるダイオードであるのか不明りょうであるため、本願請求項3を明確に把握できない。 よって、請求項3、及び請求項6に係る発明のうち請求項3を引用する発明は、明確でない。 以上のとおりであるから、この出願は、明細書及び図面の記載が上記のとおり不備のため、特許法第36条第6項第2号に規定する要件を満たしていない。 第6 拒絶の理由についての結び 以上のとおり、本願については、前記拒絶の理由のうち、理由(1)、理由(2)及び理由(3)が解消していないものであるから、他の請求項について検討するまでもなく、本願は、当審で通知した上記拒絶の理由によって拒絶をすべきものである。 よって、結論のとおり審決する。 |
審理終結日 | 2012-05-24 |
結審通知日 | 2012-05-29 |
審決日 | 2012-06-11 |
出願番号 | 特願2008-335912(P2008-335912) |
審決分類 |
P
1
8・
537-
WZ
(H01L)
P 1 8・ 65- WZ (H01L) P 1 8・ 121- WZ (H01L) |
最終処分 | 不成立 |
前審関与審査官 | 棚田 一也 |
特許庁審判長 |
齋藤 恭一 |
特許庁審判官 |
恩田 春香 近藤 幸浩 |
発明の名称 | 新構造半導体集積回路 |