ポートフォリオ機能
| ポートフォリオを新規に作成して保存 |
|
|
| 既存のポートフォリオに追加保存 |
|
PDFをダウンロード
|
| 審決分類 |
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L 審判 査定不服 2項進歩性 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1262738 |
| 審判番号 | 不服2010-5766 |
| 総通号数 | 154 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2012-10-26 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2010-03-16 |
| 確定日 | 2012-09-05 |
| 事件の表示 | 特願2002-354663「半導体デバイスの製造方法」拒絶査定不服審判事件〔平成15年 7月18日出願公開、特開2003-203927〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯 本願は、平成14年12月6日(パリ条約による優先権主張2001年12月15日、大韓民国)の出願であって、平成21年10月7日に手続補正がなされ、同年11月2日付けで拒絶査定がなされ、それに対して、平成22年3月16日に拒絶査定に対する審判請求がなされるとともに、同日に手続補正がなされ、その後当審において、平成23年9月20日付けで審尋がなされ、平成24年2月6日に回答書が提出されたものである。 2.補正の却下の決定 【補正の却下の決定の結論】 平成22年3月16日になされた手続補正を却下する。 【理由】 (1)補正の内容 平成22年3月16日になされた手続補正(以下「本件補正」という。)は、補正前の請求項1を補正後の請求項1に補正するとともに、補正前の請求項15を削除するものであって、そのうちの補正前の請求項1及び補正後の請求項1は各々以下のとおりである。 (補正前) 「【請求項1】 半導体基板にデバイス間隔離のためのデバイス隔離膜を形成する段階; 前記半導体基板上にゲート絶縁膜を介在してゲート電極を形成する段階; 前記ゲート電極の両側の半導体基板の表面内にLDD領域を形成する段階; 前記ゲート電極を含んだ全面に絶縁膜を形成する段階; 前記絶縁膜を選択的に除去して前記ゲート電極の両側面に側壁スペーサを形成すると共に、前記半導体基板の一定厚さをエッチングする段階; 前記半導体基板に洗浄工程を行う段階; 前記ゲート電極の両側の半導体基板の表面内にソース/ドレーン領域を形成する段階; 前記半導体基板の全面にPAI工程を行うことにより、前記ゲート電極及び前記ソース/ドレイン領域の全面に形成されるポリシリコン結晶粒径を小さくする段階; 前記ゲート電極及びソース/ドレーン領域の表面に金属シリサイド膜を形成する段階 を含み、 前記ソース/ドレーン領域を形成した後、前記PAI工程を行う段階の前に、急速熱処理装備を用いて熱処理する段階と、 この熱処理する段階の後に、前記半導体基板の全面に洗浄を行う段階と をさらに備えることを特徴とする半導体デバイスの製造方法。」 (補正後) 「【請求項1】 半導体基板にデバイス間隔離のためのデバイス隔離膜を形成する段階; 前記半導体基板上にゲート絶縁膜を介在してゲート電極を形成する段階; 前記ゲート電極の両側の半導体基板の表面内にLDD領域を形成する段階; 前記ゲート電極を含んだ全面に絶縁膜を形成する段階; 前記絶縁膜を選択的に除去して前記ゲート電極の両側面に側壁スペーサを形成すると共に、前記半導体基板の一定厚さをエッチングする段階; 前記半導体基板に洗浄工程を行う段階; 前記ゲート電極の両側の半導体基板の表面内にソース/ドレーン領域を形成する段階; 前記半導体基板の全面にPAI工程を行うことにより、前記ゲート電極及び前記ソース/ドレイン領域の全面に形成されるポリシリコン結晶粒径を小さくする段階; 前記ゲート電極及びソース/ドレーン領域の表面に金属シリサイド膜を形成する段階 を含み、 前記ソース/ドレーン領域を形成した後、前記PAI工程を行う段階の前に、急速熱処理装備を用いて熱処理する段階と、 この熱処理する段階の後に、前記半導体基板の全面に洗浄を行う段階と をさらに備え、 前記熱処理する段階は970?1040℃の温度で窒素雰囲気で10?40秒間行う ことを特徴とする半導体デバイスの製造方法。」 (2)新規事項追加の有無及び補正の目的の適否についての検討 (2-1)補正後の請求項1は、補正前の請求項1に係る発明における発明特定事項である「急速熱処理装備を用いて熱処理する段階」について、「970?1040℃の温度で窒素雰囲気で10?40秒間行う」と限定的に減縮する事項を追加する補正であり、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項(以下「特許法第17条の2第4項」という。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 (2-2)そして、「970?1040℃の温度で窒素雰囲気で10?40秒間行う」という事項は、本願の願書に最初に添付した明細書の【0044】の記載に基づく補正であり、平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項(以下「特許法第17条の2第3項」という。)に規定された新規事項の追加禁止の要件を満たしている。 (3)独立特許要件について (3-1)はじめに 上記(2)において検討したとおり、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正が、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項(以下「特許法第17条の2第5項」という。)において準用する同法第126条第5項の規定に適合するか否かについて、検討する。 (3-2)補正後の請求項1に係る発明 本件補正による補正後の請求項1ないし20に係る発明は、平成22年3月16日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1ないし20に記載されている事項により特定されるとおりのものであって、そのうちの補正後の請求項1に係る発明(以下「補正後の発明」という。)は、その特許請求の範囲の請求項1に記載されている事項により特定される上記2.(1)の補正後の請求項1として記載したとおりのものである。 (3-3)引用刊行物 (3-3-1)原査定の拒絶の理由に引用され、本願の優先日前である平成13年2月9日に日本国内で頒布された刊行物である特開2001-36080号公報(以下「引用刊行物1」という。)には、図1、2、4?13、32?35とともに、以下の事項が記載されている。なお、下線は、当合議体において付加したものである。(以下同様。) 「【0001】 【発明の属する技術分野】この発明は、半導体装置及びその製造方法に関するものである。 【0002】 【従来の技術】 近年における半導体装置の低電圧化及び微細化に伴い、MOSトランジスタの動作速度の高速化及び電流駆動能力の向上を実現するためには、ソース・ドレイン抵抗の低減を図ることが重要である。」 「【0006】 【発明が解決しようとする課題】しかし、このような従来の半導体装置の製造方法によると、Cｏシリサイド層109は、ソース・ドレイン領域108の上面内のうち、サイドウォール107及びゲート電極105から露出している部分のみにしか形成されないため、ソース・ドレイン抵抗の低減効果が十分ではないという問題があった。 【0007】本発明はかかる問題を解決するために成されたものであり、ソース・ドレイン抵抗をさらに低減することにより、MOSトランジスタの動作速度のさらなる高速化及び電流駆動能力のさらなる向上を実現し得る半導体装置及びその製造方法を得ることを目的とするものである。」 「【0025】 【発明の実施の形態】実施の形態1.図1は、本発明の実施の形態1に係る半導体装置の構造を示す断面図である。図1に示すように本実施の形態1に係る半導体装置は、シリコン基板1と、シリコン基板1の素子分離領域に形成された素子分離絶縁膜2と、素子形成領域におけるシリコン基板1の主面上に選択的に形成されたゲート構造と、ゲート構造の側面上に形成されたサイドウォール6とを備えている。ゲート構造は、シリコン酸化膜から成り、20?100オングストロームの膜厚を有するゲート絶縁膜3と、ポリシリコンから成り、PやAｓ等の不純物が1×10^(20)/cm^(3)以上の濃度でドーピングされた、500?3000オングストロームの膜厚を有するゲート電極4と、200?600オングストロームの膜厚を有するCｏシリサイド層5とがこの順に積層された積層構造を有している。 【0026】また、本実施の形態1に係る半導体装置は、素子形成領域におけるシリコン基板1の主面内に選択的に形成されたソース・ドレイン領域7と、シリコン基板1の主面内において、サイドウォール6及びゲート構造から露出するソース・ドレイン領域7の上面から、ゲート構造の端部の下方にまで延在して形成されたCｏシリサイド層8とを備えている。」 「【0029】実施の形態2.図2は、本発明の実施の形態2に係る半導体装置の構造を示す断面図である。図2に示すように本実施の形態2に係る半導体装置は、図1に示した上記実施の形態1に係る半導体装置を基礎として、Cｏシリサイド層8の代わりに、サイドウォール6及びゲート構造から露出するソース・ドレイン領域7の上面から、サイドウォール6の下方にまで延在して形成されたCｏシリサイド層9を備えている。即ち、Cｏシリサイド層9のゲート構造側の端部がサイドウォール6の下方に存在するように、Cｏシリサイド層9の長さを限定したものである。本実施の形態2に係る半導体装置のその他の構造は、上記実施の形態1に係る半導体装置の構造と同一である。 【0030】このように本実施の形態2に係る半導体装置によれば、ソース・ドレイン抵抗の低減効果を有するCｏシリサイド層9が、ソース・ドレイン領域7の上面内のみならず、ソース・ドレイン領域7の上面から、サイドウォール6の下方にまで延在して形成されている。従って、上記実施の形態1に係る半導体装置と同様に、従来の半導体装置と比較すると、MOSトランジスタの動作速度の高速化を実現できるとともに、電流駆動能力の向上を図ることができる。」 「【0035】実施の形態4.図4?13は、本発明の実施の形態4に係る半導体装置の製造方法を工程順に示す断面図である。まず、シリコン基板1の素子分離領域にシリコン酸化膜から成る素子分離絶縁膜2を形成した後、素子形成領域におけるシリコン基板1の主面上に、10?200オングストロームの膜厚を有するシリコン酸化膜11を形成する。但し、シリコン酸化膜11の代わりに、窒化膜、金属酸化膜、あるいはこれらの組み合わせから成る絶縁膜を形成してもよい。その後、CVD法により、500?3000オングストロームの膜厚を有するポリシリコン膜12を全面に形成する(図4)。ポリシリコン膜12には、CVD工程中にP等の不純物をドーピングしても、又は、CVD工程後にイオン注入法によりP等の不純物をドーピングしても構わない。あるいは、P等の不純物がドーピングされていなくても構わない。さらに、FやN等の不純物がポリシリコン膜12内に含有していても構わない。 【0036】次に、写真製版法により、所定の開口パターンを有するレジストをポリシリコン膜12上に形成した後、異方性ドライエッチング法によってポリシリコン膜12をエッチングすることにより、ゲート電極4を形成する。その後、レジストを除去する(図5)。 【0037】次に、Bイオン13を、シリコン基板1の主面の法線方向に対して0?60度の斜方から、1?50keV、1×10^(13)?1×10^(14)/cm^(2)の条件でシリコン基板1内にイオン注入することにより、パンチスルーを防止するためのポケット層(図示しない)を形成する(図6)。 【0038】次に、Aｓイオン14あるいはPイオンを、1?50keV、1×10^(14)?4×10^(15)/cm^(2)の条件でシリコン基板1内にイオン注入する(図7)。なお、Aｓイオン14のイオン注入を行う前に、シリコン基板1の表面を非晶質化してチャネリングを防止するためのイオン注入を行ってもよい。次に、熱処理を行うことにより、シリコン基板1の主面内に、高濃度(不純物濃度が1×10^(19)/cm^(3)以上)の第1拡散領域15を形成する(図8)。即ち、本実施の形態4に係る半導体装置は、ホットキャリア抑制のためにLDD(Lightly Doped Drain)構造を採用した、電源電圧が2.5V以上のMOSトランジスタを対象としているのではなく、電源電圧が1.8V程度に低電圧化されたMOSトランジスタを対象としている。他の実施の形態についても同様である。」 「【0061】実施の形態9.図24,25は、本発明の実施の形態9に係る半導体装置の製造方法を工程順に示す断面図である。まず、上記実施の形態7と同様の方法により、図20に示した構造と同様の構造を得る。次に、等方性エッチング法によって、露出しているシリコン基板1の主面を選択エッチングすることにより、凹部25を形成する。このとき、ゲート電極4の上面も選択エッチングされる(図24)。 【0062】次に、スパッタ法によりCｏ膜を全面に形成した後、熱処理を行うことによりCｏシリサイド層26,5を形成する。その後、未反応のCｏ膜を除去する(図25)。 【0063】このように本実施の形態9に係る半導体装置の製造方法によれば、スパッタ法によってCｏ膜を形成する前に、シリコン基板1の主面を予め掘り下げて凹部25を形成する。従って、スパッタ工程において凹部25の側面に金属材料が付着しやすいため、横方向へのCｏシリサイドの成長が促進される。その結果、ゲート構造及びサイドウォール6から露出するソース・ドレイン領域10の上面から、サイドウォール6の下方にまで延在するCｏシリサイド層26を適切に形成することができる。 【0064】また、ゲート電極4の上面を所定の深さだけ掘り下げた後にCｏシリサイド層5を形成するため、Cｏシリサイド層5の上面はサイドウォール6の上端部よりも低くなる。従って、Cｏシリサイド層5とCｏシリサイド層26あるいはソース・ドレイン領域10との短絡を防止することができる。」 「【0072】実施の形態11.図32?35は、本発明の実施の形態11に係る半導体装置の製造方法を工程順に示す断面図である。まず、上記実施の形態4と同様の方法により、図8に示した構造と同様の構造を得る。次に、ゲート電極4の下方以外のシリコン酸化膜11を除去してゲート絶縁膜3を形成した後、CVD法により、100?2000オングストロームの膜厚を有するシリコン酸化膜29を形成する(図32)。 【0073】次に、シリコン基板1の深さ方向にエッチングレートの高い異方性ドライエッチング法によってシリコン酸化膜29をエッチバックすることにより、ゲート構造の側面上にサイドウォール6を形成する。また、このときの異方性ドライエッチングによってシリコン基板1の主面を併せてエッチングすることにより、凹部25を形成する(図33)。 【0074】次に、Aｓイオンをシリコン基板1内にイオン注入して熱処理を行うことにより、シリコン基板1の主面内にソース・ドレイン領域10を形成する(図34)。次に、スパッタ法によりCｏ膜を全面に形成した後、熱処理を行うことによりCｏシリサイド層26,5を形成する。その後、未反応のCｏ膜を除去する(図35)。 【0075】このように本実施の形態11に係る半導体装置の製造方法によれば、スパッタ法によってCｏ膜を形成する前に、シリコン基板1の主面を予め掘り下げて凹部25を形成する。従って、上記実施の形態9と同様の理由により、サイドウォール6の下方にまで延在するCｏシリサイド層26を適切に形成することができる。 【0076】また、サイドウォール6を形成するための異方性ドライエッチングによって併せて凹部25を形成するため、凹部25を簡易に形成することができる。」 そうすると、引用刊行物1には、以下の発明(以下「刊行物発明」という。)が記載されているものと認められる。 「シリコン基板1の素子分離領域に素子分離絶縁膜2を形成した後、素子形成領域におけるシリコン基板1の主面上に、シリコン酸化膜11を形成し、 ポリシリコン膜12を全面に形成し、 ポリシリコン膜12をエッチングすることにより、ゲート電極4を形成し、 Aｓイオン14あるいはPイオンをイオン注入し、熱処理を行うことにより、シリコン基板1の主面内に、高濃度(不純物濃度が1×10^(19)/cm^(3)以上)の第1拡散領域15を形成し、 ゲート電極4の下方以外のシリコン酸化膜11を除去してゲート絶縁膜3を形成した後、シリコン酸化膜29を形成し、 異方性ドライエッチング法によってシリコン酸化膜29をエッチバックすることにより、ゲート構造の側面上にサイドウォール6を形成するとともに、シリコン基板1の主面を併せてエッチングすることにより、凹部25を形成し、 Aｓイオンをイオン注入して熱処理を行うことにより、シリコン基板1の主面内にソース・ドレイン領域10を形成し、 Cｏ膜を全面に形成した後、熱処理を行うことにより、ゲート構造及びサイドウォール6から露出するソース・ドレイン領域10の上面から、サイドウォール6の下方にまで延在するCｏシリサイド層26及びゲート電極4の上面のCｏシリサイド層5を形成する、 半導体装置の製造方法。」 (3-3-2)原査定の拒絶の理由に引用され、本願の優先日前である平成9年12月12日に日本国内で頒布された刊行物である特開平9-321304号公報(以下「引用刊行物2」という。)には、図1?5とともに、以下の事項が記載されている。 「【0001】 【発明の属する技術分野】本発明は、サリサイド技術によって形成されたMOS素子、すなわちゲート電極およびソース/ドレイン領域の表面が金属シリサイド層によって構成されたMOS素子を含む半導体装置およびその製造方法に関する。」 「【0020】(第1の実施の形態)図5は、本発明の半導体装置の一例を模式的に示す断面図、図1?図4は、図5に示す半導体装置の製造方法の一例を工程順に模式的に示す断面図である。 【0021】本実施の形態では、本発明をNチャネルMOS素子を含む半導体装置に適用した例を示す。 【0022】図5に示す半導体装置は、シリコン基板101、この基板101内に形成されたP型ウエル拡散層102、前記シリコン基板上に形成された素子分離領域103、前記シリコン基板101上にゲート酸化膜104を介して形成されたゲート電極105、このゲート電極105の両サイドに形成されたサイドウオールスペーサー106、および前記ウエル拡散層102中に形成されたN型不純物を含むソース/ドレイン領域107aおよび107bを、含んで構成される。 【0023】そして、前記ゲート電極105は、多結晶シリコンにリンなどのN型不純物がドープされて形成され、さらに、このゲート電極105の表面には、第1金属シリサイド層110aが形成されている。また、前記ソース/ドレイン領域107a,107bの表面には、第2金属シリサイド層110bが形成されてる。 【0024】さらに、前記第1および第2金属シリサイド層110aおよび110bには、イオン注入によって導入された、ドナーあるいはアクセプタとして機能しない原子、たとえばアルゴンが存在する。この原子は、後に詳述するが、シリサイド化を促進するために、前記ゲート電極105およびソース/ドレイン領域107a,107bにイオン注入によってドープされた原子が残ったものである。 【0025】図5に示す半導体装置は、たとえば図1?図4に示す、以下のプロセスによって製造することができる。 【0026】(1)まず、シリコン基板101上に、酸素雰囲気中で第1シリコン酸化膜を形成する。次にウエル拡散層を形成するためにフォトレジストを塗布し、投影露光法を用いてパターニングを行い、マスクを形成する。ついで、イオン注入法を用いてホウ素を注入し、前記フォトレジストを除去した後、熱拡散法を用いてP型ウエル拡散層102を形成する。続いてCVD法でシリコン窒化膜を形成した後フォトレジストを塗布し、前記フォトレジストをパターニングし、前記第1シリコン酸化膜において素子分離領域を形成する部分のみ前記シリコン窒化膜をドライエッチングにて除去する。次に、前記フォトレジストを除去した後、前記シリコン窒化膜をマスクに、酸素雰囲気中で熱酸化させることでシリコン酸化膜からなる素子分離領域103を形成する。 【0027】ついで、リン酸等で前記シリコン窒化膜を除去し、さらにゲート酸化膜の形成前の基板表面の不純物除去のために熱酸化を行い、第2シリコン酸化膜を形成する。その後、前記第2シリコン酸化膜をエッチングによって除去した後、熱酸化法を用いてゲート酸化膜104を形成する。次に、CVD法を用いて多結晶シリコン層を形成し、フォトレジストを塗布し、パターニングした後、ドライエッチングを行いゲート電極105を形成し、前記フォトレジストを除去する(図1)。 【0028】(2)次に、シリサイド後のゲート電極-ソース/ドレイン領域間のショートを防止するために、CVD法を用いて酸化膜を形成した後、ドライエッチングを行い、サイドウォールスペーサー106を形成する。次に、NチャネルMOSトランジスタのソース/ドレイン領域の形成、およびゲート電極105中への不純物の注入を行うために、フォトレジストを塗布し、NチャネルMOSトランジスタを形成する領域に相当する部分に開口部を形成するようにパターニングする。次に、イオン注入法でヒ素などのN型不純物を注入し、高濃度のN型拡散層であるソース/ドレイン領域107a,107bをそれぞれ形成するとともに、前記ゲート電極105に不純物を導入し、その後、前記フォトレジストを除去する。次に、注入した不純物の活性化を行うために、窒素雰囲気中で熱処理する(図2)。 【0029】(3)次に、ゲート電極105およびソース/ドレイン領域107a,107bの各表面に存在する自然酸化膜等を除去した後、ゲート電極105およびソース/ドレイン領域107a,107bの各表面を非晶質化するために、アルゴンイオンを注入する。このときの加速エネルギーは、ソース/ドレイン領域107a,107bの深さが、例えば0.2μmで、アルゴンイオン注入後に800?900℃で20分間の熱処理を行うような場合、注入されたアルゴンイオンにより形成された結晶欠陥、またはその結晶欠陥が後続の熱処理によって回復する過程で形成される結晶欠陥が、ソース/ドレイン領域107a,107bの深さを越えないように、たとえば15keV以下が望ましい。このようにして、ゲート電極105およびソース/ドレイン領域107a,107bの各表面に非晶質領域108aおよび108bを形成する(図3)。 【0030】この工程では、前記ゲート電極105およびソース/ドレイン領域107a,107bの各表面に、アルゴンイオンなどの特定のイオンをイオン注入することによってシリコンの非晶質化を促進することが重要である。ただし、このイオン注入によって、ソース/ドレイン領域を越える結晶欠陥、すなわち、アルゴンなどの前記特定の原子イオンにより形成された結晶欠陥、または前記結晶欠陥が後続の熱処理によって回復する過程で形成される結晶欠陥が、前記ソース/ドレイン領域107a,107bより外側に越えないようにすることが望ましい。その結果、ソース/ドレイン領域とウエル拡散層との接合により発生するリーク電流を、非晶質化を目的とした前記イオン注入を行わない場合と同じレベルにすることが可能となる。そのためには、アルゴンイオンなどのドナーあるいはアクセプタとして機能しない原子イオンによるイオン注入時の加速エネルギーを、前記結晶欠陥がソース/ドレイン領域の不純物拡散層の深さを越えないような条件に設定することが望ましい。 【0031】(4)次に、スパッタ法を用いてシリサイドを形成しうる金属層、たとえばチタン,コバルト,ニッケル,タンタルまたは白金、あるいはこれらの合金からなる金属層109を形成し(図4)、その後ハロゲンランプアニーラーなどのランプアニーラを用いて熱処理を行い、ゲート電極105およびソース/ドレイン領域107a,107bの表面に金属シリサイド層110a,110bをセルフアライメントで形成する。ついで、選択性エッチングを行い、サイドウォールスペーサー106および素子分離領域103上の未反応金属層を除去する(図5)。 【0032】以上述べたように、本発明の製造方法においては、シリサイドを形成しうる金属層を形成する工程(4)より前に、多結晶シリコンからなるゲート電極105、およびN型不純物拡散層からなるソース/ドレイン領域107a,107bの各表面に、ドナーあるいはアクセプタとして機能しない特定の原子イオンをイオン注入によって注入して、前記各表面を非晶質化する工程(3)を有することにより、前記ゲート電極105、およびN型不純物拡散層からなるソース/ドレイン領域107a,107bの各層を構成するシリコンの反応性を高め、シリサイド化をより確実に行うことができる。したがって、素子の微細化に伴いゲート電極およびソース/ドレイン領域の幅が細くなった場合、ならびに前記ソース/ドレイン領域の深さが小さくなった場合においても、金属シリサイド層のシート抵抗の上昇を抑制するとともに、N型不純物、特にシリサイド化を阻害しやすいヒ素を含むソース/ドレイン領域において、不純物濃度に影響を与えることなく、良好な金属シリサイド層を得ることができる。また、注入するイオン種が、ヒ素やリン、BF_(2)といったN型あるいはP型の不純物でないアルゴンであるため、他の不純物に対してカウンタードープとなることはない。」 (3-4)対比・判断 (3-4-1)刊行物発明の「シリコン基板1」及び「素子分離絶縁膜2」は、各々補正後の発明の「半導体基板」及び「デバイス間隔離のためのデバイス隔離膜」に相当するので、刊行物発明の「シリコン基板1の素子分離領域に素子分離絶縁膜2を形成」することは、補正後の発明の「半導体基板にデバイス間隔離のためのデバイス隔離膜を形成する段階」に相当する。 (3-4-2)刊行物発明の「シリコン酸化膜11」の内、「ゲート電極4の下方」に存在する部分は、「ゲート絶縁膜3」であるから、刊行物発明の「シリコン基板1の主面上に、シリコン酸化膜11を形成し、ポリシリコン膜12を全面に形成し、ポリシリコン膜12をエッチングすることにより、ゲート電極4を形成」することは、補正後の発明の「半導体基板上にゲート絶縁膜を介在してゲート電極を形成する段階」に相当する。 (3-4-3)刊行物発明において、「高濃度(不純物濃度が1×10^(19)/cm^(3)以上)の第1拡散領域15」は、「ゲート電極4」の両側の「シリコン基板1の主面内に」「形成」されていることは明らかであるから、刊行物発明の「Aｓイオン14あるいはPイオンをイオン注入し、熱処理を行うことにより、シリコン基板1の主面内に、高濃度(不純物濃度が1×10^(19)/cm^(3)以上)の第1拡散領域15を形成」することと、補正後の発明の「ゲート電極の両側の半導体基板の表面内にLDD領域を形成する段階」とは、「ゲート電極の両側の半導体基板の表面内に」「拡散領域を形成する段階」という点で共通する。 (3-4-4)刊行物発明の「シリコン酸化膜29」は、補正後の発明の「絶縁膜」に相当するので、刊行物発明の「シリコン酸化膜29を形成」することは、補正後の発明の「ゲート電極を含んだ全面に絶縁膜を形成する段階」に相当する。 (3-4-5)刊行物発明の「サイドウォール6」は、補正後の発明の「側壁スペーサ」に相当するので、刊行物発明の「異方性ドライエッチング法によってシリコン酸化膜29をエッチバックすることにより、ゲート構造の側面上にサイドウォール6を形成するとともに、シリコン基板1の主面を併せてエッチングすることにより、凹部25を形成」することは、補正後の発明の「絶縁膜を選択的に除去して」「ゲート電極の両側面に側壁スペーサを形成すると共に、」「半導体基板の一定厚さをエッチングする段階」に相当する。 (3-4-6)刊行物発明の「Aｓイオンをイオン注入」する工程において、該「Aｓイオン」は、「ゲート電極4」の両側の「シリコン基板1の主面内」に注入されることは明らかであるから、刊行物発明の「Aｓイオンをイオン注入」することは、補正後の発明の「ゲート電極の両側の半導体基板の表面内にソース/ドレーン領域を形成する段階」に相当する。 (3-4-7)刊行物発明の「Cｏ膜を全面に形成した後、熱処理を行うことにより、ゲート構造及びサイドウォール6から露出するソース・ドレイン領域10の上面から、サイドウォール6の下方にまで延在するCｏシリサイド層26及びゲート電極4の上面のCｏシリサイド層5を形成する」ことは、補正後の発明の「ゲート電極及びソース/ドレーン領域の表面に金属シリサイド膜を形成する段階」に相当する。 (3-4-8)刊行物発明の「Aｓイオンをイオン注入して熱処理を行うことにより、シリコン基板1の主面内にソース・ドレイン領域10を形成」ことと、補正後の発明の「ソース/ドレーン領域を形成した後、」「PAI工程を行う段階の前に、急速熱処理装備を用いて熱処理する段階」とは、「ソース/ドレーン領域を形成した後、」「熱処理する段階」という点で共通する。 (3-4-9)そうすると、補正後の発明と刊行物発明とは、 「半導体基板にデバイス間隔離のためのデバイス隔離膜を形成する段階; 前記半導体基板上にゲート絶縁膜を介在してゲート電極を形成する段階; 前記ゲート電極の両側の半導体基板の表面内に拡散領域を形成する段階; 前記ゲート電極を含んだ全面に絶縁膜を形成する段階; 前記絶縁膜を選択的に除去して前記ゲート電極の両側面に側壁スペーサを形成すると共に、前記半導体基板の一定厚さをエッチングする段階; 前記ゲート電極の両側の半導体基板の表面内にソース/ドレーン領域を形成する段階; 前記ゲート電極及びソース/ドレーン領域の表面に金属シリサイド膜を形成する段階 を含み、 前記ソース/ドレーン領域を形成した後、熱処理する段階と をさらに備えることを特徴とする半導体デバイスの製造方法。」である点で一致し、次の6点で相違する。 (相違点1)補正後の発明では、「ゲート電極の両側の半導体基板の表面内にLDD領域を形成する」のに対し、刊行物発明では、「シリコン基板1の主面内に、高濃度(不純物濃度が1×10^(19)/cm^(3)以上)の第1拡散領域15を形成」する点。 (相違点2)補正後の発明では、「半導体基板に洗浄工程を行う段階」を含むのに対し、刊行物発明では、「シリコン基板1」に洗浄工程を行うことについて、特定されていない点。 (相違点3)補正後の発明では、「半導体基板の全面にPAI工程を行うことにより、」「ゲート電極及び」「ソース/ドレイン領域の全面に形成されるポリシリコン結晶粒径を小さくする段階」を含むのに対し、刊行物発明ではそのような工程について特定されていない点。 (相違点4)補正後の発明では、「ソース/ドレーン領域を形成した後、」「PAI工程を行う段階の前に、急速熱処理装備を用いて熱処理する段階」を含むのに対し、刊行物発明では、「Aｓイオンをイオン注入し」た後に「行う」「熱処理」において、急速熱処理装備を用いているかどうかが明らかでない点。 (相違点5)補正後の発明では、「熱処理する段階の後に、」「半導体基板の全面に洗浄を行う段階」を含むのに対して、刊行物発明では、「Aｓイオンをイオン注入して熱処理を行」った後に洗浄を行うことについて、特定されていない点。 (相違点6)補正後の発明では、「熱処理する段階は970?1040℃の温度で窒素雰囲気で10?40秒間行う」のに対して、刊行物発明では、「Aｓイオンをイオン注入し」た後に「行う」「熱処理」の条件について、特定されていない点。 (3-5)判断 (3-5-1)相違点1について 一般に、LDD構造のMOSトランジスタにおいて、ソース抵抗、ドレイン抵抗をできるだけ低減させるという課題は、以下の周知例1?3に記載されるように、従来から周知のことである。 (周知例1)特開2000-150879号公報には、図6とともに、以下の事項が記載されている。 「【0001】 【発明の属する技術分野】本発明は、半導体装置及びその製造方法に係り、特に、膜厚が均一で低い抵抗のシリサイド膜を有するMOS型トランジスタの構造及びその製造方法に関するものである。 【0002】 【従来の技術】従来、このような分野の技術としては、例えば、特開平9-23008号公報に示すようなものがあった。 【0003】半導体素子の微細化により、LSIの高集積、高速化が進んでいる。一方、この半導体素子の微細化のために、ゲート、ソース、ドレイン抵抗の増大が問題となっている。 【0004】そこで、この問題を解決するために、ゲート、ソース、ドレインを同時に低抵抗化できる、いわゆるサリサイドプロセスが注目されている。 【0005】しかしながら、過度のサイドウォール形成のためのエッチングや、素子の微細化に伴うサイドウォールの薄膜化により、ゲート上のシリサイドとソース、ドレイン上のシリサイドが短絡してしまうという欠点があった。 【0006】そこで、その問題を解決するために、以下に示すサリサイドプロセスが考えられた。 【0007】図6はかかる従来の半導体装置の製造工程断面図であり、サリサイドプロセスを説明する。 【0008】(1)まず、図6(a)に示すように、既知の技術を用いて、Si(100)基板11にLOCOS法により、400nmのフィールド酸化膜12を形成してアクティブ領域を区画する。次に、アクティブ領域を熱酸化して16nmのゲート酸化膜13を形成してから、300nmのポリシリコン膜を堆積し、900℃のPｏCl_(3 )の雰囲気でポリシリコン膜ヘリンを拡散させる。さらに200nmのPSG膜を堆積してから、これらポリシリコン膜、PSG膜をゲート配線のパターンに加工し、PSG膜21、ポリシリコン膜14を形成する。 【0009】次に、これらPSG膜21、ポリシリコン膜14、およびシリコン酸化膜12をマスクにして、P^(+ )イオンを30keVの加速エネルギー及び2×10^(13)cm^(-2)のドーズ量でSi基板11にイオン注入してLDD層としてのN^(- )拡散層15を形成する。 【0010】(2)次に、図6(b)に示すように、220nmのシリコン窒化膜をCVD法でSi基板11上の全面に堆積させ、PSG膜21の上面およびN^(- )拡散層15の表面が完全に露出するまでシリコン窒化膜22の全面をエッチバックして、このシリコン窒化膜22から成る側壁をポリシリコン膜14及びPSG膜21の側面に形成する。 【0011】(3)次に、図6(c)に示すように、Si基板11を希釈フッ酸溶液中に浸すことにより、ポリシリコン膜14上のPSG膜21を選択的に除去して、ポリシリコン膜14の上面を露出させる。希釈フッ酸溶液によるPSG膜21のエッチング速度は、熱酸化で形成したシリコン酸化膜12に比べて10倍近くも速く、シリコン窒化膜22やポリシリコン膜14に比べると100倍以上も速いので、上述のようにPSG膜21を選択的に除去することができる。 【0012】その後、ポリシリコン膜14、シリコン窒化膜22およびシリコン酸化膜12をマスクにして、Aｓ^(+ )イオンを50keVの加速エネルギー及び3×10^(15)cm^(-2)のドーズ量でSi基板11にイオン注入し、窒素雰囲気中で1050℃、10秒間の高速アニールを行って、ソース・ドレイン拡散層としてのN^(+ )拡散層17を形成する。 【0013】(4)次に、膜厚が30nmのTi膜をSi基板11上の全面に堆積させる。そして、窒素雰囲気中で600℃、30秒間の高速アニールを行い、シリコン酸化膜12及びシリコン窒化膜22から露出しているポリシリコン膜14の上面及びN^(+ )拡散層17の表面とTi膜とを反応させて、TiSi_(2 )膜を形成する。その後、シリコン酸化膜12及びシリコン窒化膜22上に未反応のまま残っているTi膜をアンモニア過水で選択的に除去し、再び窒素中で800℃、30秒間の高速アニールを行って、図6(d)に示すように、ポリシリコン膜14の上面及びN^(+ )拡散層17の表面に低抵抗のTiSi_(2 )膜23を形成する。」 (周知例2)特開2000-106430号公報には、図7とともに、以下の事項が記載されている。 「【0001】 【発明の属する技術分野】本発明は、半導体装置の製造方法に関し、更に言えばLDD(lightly doped drain)構造を有する半導体装置におけるホットキャリア寿命の向上を図る技術に関する。 【0002】 【従来の技術】従来の半導体装置として、いわゆるLDD(lightly doped drain)構造を有する半導体装置がある。 【0003】これは、図7に示すように一導電型、例えばP型の半導体基板上にゲート酸化膜52を介してゲート電極53が形成され、そのゲート電極53の側壁部にはサイドウォールスペーサ膜54が形成されている。そして、前記ゲート電極53に隣接するように基板表層に逆導電型のN-型ソース・ドレイン領域55が形成され、サイドウォールスペーサ膜54に隣接するように基板表層にN+型ソース・ドレイン領域56が形成されることで、LDD構造が形成されている。 【0004】 【発明が解決しようとする課題】しかしながら、このようなNチャネル型MOSトランジスタにおいて、前記サイドウォールスペーサ膜54にホットキャリア(電子)が飛び込み、トラップされることによって、サイドウォールスペーサ膜54下部のN-型ソース・ドレイン領域55の電子が逃げ、この部分の抵抗値が上がり、電流増幅率等の特性を劣化させてしまう。これが、ホットキャリアの寿命を短くする1つの要因と考えられる。 【0005】従って、本発明では、LDD構造を有する半導体装置におけるホットキャリア寿命の向上を図ることを目的とする。」 「【0019】以上説明したように、本発明の半導体装置では、低濃度のN-型ソース・ドレイン領域5上にも電子密度の高いチタンシリサイド膜が形成されているため、従来と同様にゲート電極3の側壁部に形成された酸化膜4Aにホットキャリア(電子)がトラップされたとしても、このホットキャリアによる特性劣化の発生を抑制でき、ホットキャリア寿命が延びる。尚、このように本発明の半導体装置は、従来のサリサイド構造の半導体装置に比してソース・ドレイン抵抗がさらに下がるので、高周波用アナログMOSトランジスタに適用する良い。」 (周知例3)特開平10-256188号公報には、図8とともに、以下の事項が記載されている。 「【0005】この従来の半導体素子例えばMOS-FETを有するサリサイド構造の半導体装置の製造方法を図8を参照して説明する。先ず図8Aに示すように、Si基板1上に、ゲート絶縁膜を構成するSiO_(2 )膜2を表面熱酸化等によって形成し、これの上にSi_(3 )N_(4 )膜による酸化のマスク層3を、最終的に半導体素子を形成する部分上に選択的に形成する。このSi_(3 )N_(4 )マスク層3を酸化マスクとしてこのマスク層3によって覆われていない部分を熱酸化するいわゆる LOCOS(Local Oxidation of Silicon)によって素子分離絶縁層4を形成する。 【0006】図8Bに示すように、素子分離絶縁層4によって囲まれた素子形成部上のSi_(3 )N_(4 )膜3およびSiO_(2 )膜2をエッチング除去し、表面熱酸化によってSiO_(2 )ゲート絶縁膜5を形成し、これの上に所要の幅Wを有する多結晶Siよりなるゲート電極6を被着形成する。そして、このゲート電極6および素子分離絶縁層4をイオン注入マスクとして不純物のイオン注入を行って低不純物濃度のソースないしはドレイン領域(以下低濃度S/D領域という)7を形成する。 【0007】図8Cに示すように、ゲート電極6の側面にSiO_(2 )によるサイドウオール8の形成を行い、このサイドウオール8、ゲート電極6および素子分離絶縁層4をイオン注入マスクとして不純物のイオン注入を行って高不純物濃度のソースないしはドレイン領域(以下高濃度S/D領域という)9を形成する。 【0008】図8Dに示すように、表面を弗酸処理してS/D領域9上の自然酸化膜の除去を行った後に全面的にTi,Cｏ等のSiと反応して高融点シリサイドを形成することのできる金属層10を全面的に被着する。 【0009】その後熱処理を行ってシリサイド化処理を行う。このようにして、図8Eに示すように、それぞれSiよりなるS/D領域9上とゲート電極6上に直接的に接触形成された金属層10とSiとの反応を行ってこれら部分に選択的にシリサイド層11の形成を行う。その後、アンモニア過水等によってシリサイド化されていない、すなわちSiO_(2 )によるサイドウオール8および素子分離絶縁層4上に残された金属層10を、シリサイドをエッチングすることのないエッチング液によってエッチング除去する。このようにすると、高濃度S/D領域9上に選択的に、高濃度S/D領域9に整合して、シリサイド層11によるソースないしはドレイン電極(以下S/D電極という)12が形成される。すなわち、サリサイド構造が形成される。 【0010】その後、図示しないが、表面に層間絶縁層の形成、これに対するコンタクトホールの穿設、このコンタクトホールへのタングステンW等の金属の埋込み、Al-もしくはのAl系合金等による上層配線の形成等を行うことによって目的とする例えばMOS-FETを有する半導体集積回路装置の製造がなされる。 【0011】上述したような、シリサイドをS/D領域上に自己整合的に形成したいわゆるサリサイド構造によるときは、ソースおよびドレイン抵抗が、従来のこの構造によらない場合に比し1桁程度低めることができる。」 そうすると、上記周知の課題を勘案し、刊行物発明をLDD構造のMOSトランジスタに適用することにより、補正後の発明のように、「ゲート電極の両側の半導体基板の表面内にLDD領域を形成する」構成とすることは、当業者が容易になし得たことである。 よって、相違点1は、当業者が容易になし得た範囲に含まれる程度のものである。 (3-5-2)相違点2及び5について 半導体装置の製造工程において、ある工程が終了して次の工程に移る前に、前工程で発生した残渣を除去したり、基板の表面状態を清浄にするために、洗浄工程を行うことは、当業者が必要に応じて、適宜なし得る程度のことである。 よって、相違点2及び5は、当業者が容易になし得た範囲に含まれる程度のものである。 (3-5-3)相違点3について 引用刊行物2には、MOSトランジスタのゲート電極及びソース/ドレイン領域の表面に金属シリサイド層を形成するに際して、シリコンの反応性を高め、シリサイド化をより確実に行うため、 「シリコン基板101上に、ゲート酸化膜104、ゲート電極105、サイドウォールスペーサー106を形成し、 N型不純物を注入して、高濃度のN型拡散層であるソース/ドレイン領域107a,107bをそれぞれ形成するとともに、前記ゲート電極105に不純物を導入し、 注入した不純物の活性化を行うために、窒素雰囲気中で熱処理し、 ゲート電極105およびソース/ドレイン領域107a,107bの各表面に存在する自然酸化膜等を除去し、 アルゴンイオンを注入して、ゲート電極105およびソース/ドレイン領域107a,107bの各表面に非晶質領域108aおよび108bを形成し、 ゲート電極105およびソース/ドレイン領域107a,107bの表面に金属シリサイド層110a,110bを形成する」ことが記載されている。 ここで、「アルゴンイオンを注入して、ゲート電極105およびソース/ドレイン領域107a,107bの各表面に非晶質領域108aおよび108bを形成」することは、補正後の発明の「半導体基板の全面にPAI工程を行うことにより、」「ゲート電極及び」「ソース/ドレイン領域の全面に形成されるポリシリコン結晶粒径を小さくする段階」に相当する。そして、刊行物発明においても、「Cｏシリサイド層」を形成する際に、シリサイド化を確実に行うことは、当業者が当然に認識する課題である。 そうすると、刊行物発明に引用刊行物2に記載された技術思想を適用することにより、補正後の発明のように、「半導体基板の全面にPAI工程を行うことにより、」「ゲート電極及び」「ソース/ドレイン領域の全面に形成されるポリシリコン結晶粒径を小さくする段階」、「熱処理する段階の後に、」「半導体基板の全面に洗浄を行う段階」を含む構成とすることは、当業者が容易になし得たことである。 よって、上記相違点3は、当業者が容易になし得た範囲に含まれる程度のものである。 (3-5-4)相違点4及び6について MOSトランジスタのソース・ドレイン領域を形成する際、注入した不純物を活性化するための熱処理として、急速熱処理法を用い、窒素雰囲気中、1000℃で10秒あるいは20秒間行うことは、以下の周知例4?6に記載されるように、従来から周知の技術である。 (周知例4)特開平9-293866号公報には、以下の事項が記載されている。 「【0022】続いてリソグラフィー技術によって、Nチャネルトランジスタの形成領域33を覆うレジストパターン81(2点鎖線で示す部分)を形成した後、そのレジストパターン81をマスクに用いたイオン注入法によって、Pチャネルトランジスタのソース・ドレイン領域19,20を形成するために、P型不純物〔例えば二フッ化ホウ素イオン(BF_(2 )^(+ ))〕をシリコン基板11中にイオン注入する。このとき、Pチャネルトランジスタの形成領域13では素子分離領域12、ゲート電極15およびサイドウォール絶縁膜18もマスクになる。したがって、ゲート電極15の両側のサイドウォール絶縁膜18の下部にはLDD領域16,17が残る。 上記イオン注入では、一例としてその処理条件を、 P型不純物:二フッ化ホウ素イオン(BF_(2) ^(+ ))、 打ち込みエネルギー:40keV、 ドーズ量:3×10^(15)個/cm^(2 )に設定した。」 「【0024】続いてリソグラフィー技術によって、Pチャネルトランジスタの形成領域13を覆うレジストパターン82(2点鎖線で示す部分)を形成した後、そのレジストパターン82をマスクに用いたドーピング法としてイオン注入法によって、Nチャネルトランジスタのソース・ドレイン領域39、40を形成するために、N型不純物〔例えばヒ素イオン(Aｓ^(+ ))〕をシリコン基板11中にイオン注入する。このとき、Nチャネルトランジスタの形成領域33では素子分離領域12、ゲート電極35およびサイドウォール絶縁膜38もマスクになる。したがって、ゲート電極35の両側のサイドウォール絶縁膜38の下部にはLDD領域36,37が残る。 上記イオン注入では、一例としてその処理条件を、 N型不純物:ヒ素イオン(Aｓ^(+) )、 打ち込みエネルギー:50keV、 ドーズ量:3×10^(15)個/cm^(2 )に設定した。」 「【0026】次いで上記レジストパターンを除去した後、上記ソース・ドレイン領域19,20およびソース・ドレイン領域39,40の活性化熱処理をRTAによって行う。その結果、ゲート電極15の両側の半導体基板11に、LDD領域16を介してソース・ドレイン領域19が形成され、LDD領域17を介してソース・ドレイン領域20が形成された。また、ゲート電極35の両側の半導体基板11に、LDD領域36を介してソース・ドレイン領域39が形成され、LDD領域37を介してソース・ドレイン領域40が形成された。 上記活性化熱処理条件では、一例としてその処理条件を、 熱処理雰囲気:窒素雰囲気、 熱処理温度:1000℃、 熱処理時間:10秒 に設定した。」 (周知例5)特開平7-201777号公報には、以下の事項が記載されている。 「【0032】この後、イオン注入法により、n型チャネルのMOSFET領域にはAｓ^(+) イオンを30keV、3×10^(15)cm^(-2)の条件で注入し、ｐ型チャネルのMOSFET領域にはBF_(2 )^(+ )イオンを20keV、3×10^(15)cm^(-2)の条件で注入することにより、深い高濃度の不純物拡散層を形成する。 【0033】次いでN2 雰囲気中で1000℃、20秒の熱処理を施し、不純物拡散層中の不純物を活性化することにより、浅い低濃度の不純物拡散層の深さは50nmとなり、深い高濃度の不純物拡散層の深さは120nmとなる。」 (周知例6)特開平6-112158号公報には、以下の事項が記載されている。 「【0036】○4(当審注:丸付き数字をこのように表す。)全面に、ひ素(Aｓ)を50keV、5×10^(15)cm^(-2)でイオン注入し、さらに、窒素(N_(2) )ガス中で1000℃、20秒間のアニールを行ってAｓを活性化することによって、n^(+)拡散層(ソース拡散層12a、ドレイン拡散層12b)12を形成する。このとき、ゲート電極13中にもAｓイオンが注入されるので、このゲート電極13を形成する多結晶Si膜はn^(+)ドープト多結晶Si膜となる(図2(a)参照)。」 そうすると、刊行物発明において、上記周知の技術を勘案することにより、補正後の発明のように、 「ソース/ドレーン領域を形成した後、」「PAI工程を行う段階の前に、急速熱処理装備を用いて熱処理する段階」を含み、「前記熱処理する段階は970?1040℃の温度で窒素雰囲気で10?40秒間行う」構成とすることは、当業者が容易になし得たことである。 よって、上記相違点4及び6は、当業者が容易になし得た範囲に含まれる程度のものである。 (3-6)独立特許要件についてのまとめ 以上検討したとおり、補正後の発明と刊行物発明との相違点は、引用刊行物2に記載された技術思想及び周知技術を勘案することにより、当業者が、容易に想到し得た範囲に含まれる程度のものにすぎず、補正後の発明は、引用刊行物1及び2に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際、独立して特許を受けることができない。 (4)補正の却下についてのむすび 本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるが、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものである。 したがって、本件補正は、特許法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。 3.本願発明 平成22年3月16日になされた手続補正は上記のとおり却下されたので、本願の請求項1ないし21に係る発明は、平成21年10月7日になされた手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1ないし21に記載されている事項により特定されるとおりのものであって、そのうちの請求項1に係る発明(以下「本願発明」という。)は、その特許請求の範囲の請求項1に記載されている事項により特定される上記2.(1)の補正前の請求項1として記載したとおりのものである。 4.刊行物に記載された発明 これに対して、原査定の拒絶の理由に引用された刊行物には、上において検討したとおり、上記2.(3-3-1)及び(3-3-2)に記載したとおりの事項及び発明(刊行物発明)が記載されているものと認められる。 5.判断 上記2.(2)において検討したとおり、補正後の請求項1は、補正前の請求項1に係る発明における発明特定事項である「急速熱処理装備を用いて熱処理する段階」について、「970?1040℃の温度で窒素雰囲気で10?40秒間行う」と限定したものである。逆に言えば本 件補正前の請求項1に係る発明(本願発明)は,補正後の発明から上記の限定をなくしたものである。 そうすると、上記2(3)において検討したように、補正後の発明が,引用刊行物1及び2に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、当然に当業者が容易に発明をすることができたものといえる。 したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。 6.むすび 以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2012-03-23 |
| 結審通知日 | 2012-04-03 |
| 審決日 | 2012-04-17 |
| 出願番号 | 特願2002-354663(P2002-354663) |
| 審決分類 |
P
1
8・
575-
Z
(H01L)
P 1 8・ 121- Z (H01L) |
| 最終処分 | 不成立 |
| 前審関与審査官 | ▲辻▼ 弘輔 |
| 特許庁審判長 |
北島 健次 |
| 特許庁審判官 |
松田 成正 小野田 誠 |
| 発明の名称 | 半導体デバイスの製造方法 |
| 代理人 | 山川 茂樹 |
| 代理人 | 西山 修 |
| 代理人 | 山川 政樹 |
| 代理人 | 黒川 弘朗 |