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審決分類 審判 査定不服 特17条の2、3項新規事項追加の補正 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 1項3号刊行物記載 特許、登録しない。 H01L
管理番号 1267449
審判番号 不服2010-22269  
総通号数 158 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2013-02-22 
種別 拒絶査定不服の審決 
審判請求日 2010-10-04 
確定日 2012-12-05 
事件の表示 特願2001-566166「NANDフラッシュ・メモリ」拒絶査定不服審判事件〔平成13年 9月13日国際公開、WO01/67490、平成15年 9月 9日国内公表、特表2003-526915〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、2001年3月5日(パリ条約に基づく優先権主張外国庁受理2000年3月9日、アメリカ合衆国)を国際出願日とした特許出願であって、平成21年12月21日付けの拒絶理由通知に対して意見書及び補正書のいずれも提出されず、平成22年5月28日付けで拒絶査定がなされた。
そして、同年10月4日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成23年12月2日付けで審尋がなされ、平成24年6月5日に回答書が提出された。

第2.補正の却下の決定
【補正の却下の決定の結論】
平成22年10月4日に提出された手続補正書による補正を却下する。

【理由1】
1.補正の内容
平成22年10月4日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1?5を補正して、補正後の特許請求の範囲の請求項1?5とするとともに、明細書の0006段落及び0013段落を補正するものであり、補正前後の請求項1は各々次のとおりである。

(補正前)
「【請求項1】
基板と、
前記基板内に形成されたP型ウエルと、
前記P型ウエルの上に形成された酸化物層と、前記酸化物層の上に形成された浮遊ゲートと、前記浮遊ゲートの上に形成された分離層と、前記分離層上に形成された制御ゲートと、を含むメモリ・セルと、
前記P型ウエルの上に形成された酸化物層と、前記酸化物層の上方に形成された制御ゲートと、を含む選択トランジスタと、
前記メモリ・セルの前記制御ゲートと前記選択トランジスタの前記制御ゲートとの間の前記P型ウエル内に形成され、前記メモリ・セルと前記選択トランジスタとに共用されるN型のソース/ドレイン領域と、
を具備し、
前記メモリ・セルの前記酸化物層と前記選択トランジスタの前記酸化物層との厚さは同じであり、
前記ソース/ドレイン領域は、10^(13)?10^(14)/cm^(2)の濃度にドープされていることを特徴とするNANDフラッシュ・メモリ。」

(補正後)
「【請求項1】
基板と、
前記基板内に形成されたP型ウエルと、
前記P型ウエルの上に形成された酸化物層と、前記酸化物層の上に形成された浮遊ゲートと、前記浮遊ゲートの上に形成された分離層と、前記分離層上に形成された制御ゲートと、を含むメモリ・セルと、
前記P型ウエルの上に形成された酸化物層と、前記酸化物層の上方に形成された制御ゲートと、を含む選択トランジスタと、
前記メモリ・セルの前記制御ゲートと前記選択トランジスタの前記制御ゲートとの間の前記P型ウエル内に形成され、前記メモリ・セルと前記選択トランジスタとに共用されるN型のソース/ドレイン領域と、
を具備し、
前記メモリ・セルの前記酸化物層と前記選択トランジスタの前記酸化物層との厚さは同じであり、
前記ソース/ドレイン領域は、10^(13)?10^(14)/cm^(3)の濃度にドープされていることを特徴とするNANDフラッシュ・メモリ。」

なお、下線は補正箇所を明示するために請求人が付したものである。

2.補正事項の整理
本件補正による補正事項を整理すると、次のとおりである。
(1)補正事項1
補正前の請求項1に記載された「前記ソース/ドレイン領域は、10^(13)?10^(14)/cm^(2)の濃度にドープされていること」を「前記ソース/ドレイン領域は、10^(13)?10^(14)/cm^(3)の濃度にドープされていること」に補正すること。
(2)補正事項2
補正前の請求項2に記載された「前記ソース/ドレイン領域は、砒素が10^(13)?10^(14)/cm^(2)の濃度にドープされていること」を「前記ソース/ドレイン領域は、砒素が10^(13)?10^(14)/cm^(3)の濃度にドープされていること」に補正すること。
(3)補正事項3
補正前の明細書の0006段落及び0013段落の記載を補正して、補正後の明細書の0006段落及び0013段落の記載とすること。

3.新規事項の追加の有無についての検討
(1)補正事項1により、補正前の請求項1の「前記ソース/ドレイン領域は、10^(13)?10^(14)/cm^(2)の濃度にドープされていること」を「前記ソース/ドレイン領域は、10^(13)?10^(14)/cm^(3)の濃度にドープされていること」とする補正が、本願の願書に最初に添付した明細書又は図面(以下「当初明細書等」という。)に記載された事項の範囲内においてなされたものであるか否かについて検討する。

(2)当初明細書等において「ソース/ドレイン領域の濃度」に関連すると認められる記載は、次の箇所である(ここにおいて、下線は当合議体が付与したものである。以下同じ。)。

a.「 【請求項5】 前記第2の領域(62)及び前記第3の領域(62)は、10^(13)乃至10^(14)/cm^(2)の濃度にドープされている、請求項1に記載のNANDフラッシュ・メモリ。」

b.「 【0004】
図1は、選択トランジスタ領域12とコア・トランジスタ領域13を示す。Pウェル11の上に成長された酸化物層14は、選択トランジスタ領域12の方がコア・トランジスタ領域13よりも厚い。選択ゲート酸化物は、ソース/ドレイン領域17とPウェル11の間のバンド間トンネル電流を防ぐために、コア・トンネル酸化物よりも厚い。選択ゲート酸化物が厚くても選択ゲートが機能するように、ソース/ドレイン領域17にドープしなければならない。」

c.「 【0006】
(発明の開示)
本発明は、選択トランジスタ及び浮遊ゲート・メモリ・トランジスタのゲート酸化物を1つの酸化工程で製造する、NANDメモリ・ストリングを製造するための単一トンネル・ゲート酸化方法を提供する。この酸化方法は、乾式、湿式、又は窒化のいずれでもよい。2つのゲート・トランジスタと浮遊ゲート・メモリ・トランジスタは、同じ厚さ(85Å?105Å)の酸化物を有する。1つの実施形態において、ミデアムドープされるソース/ドレイン領域は、ヒ素が10^(13)?10^(14)/cm^(2)の濃度にドープされる。
【0007】
この方法から、NANDメモリ・アレイを製造するためのいくつかの利点が得られる。第1に、マスク工程がなくなり、熱サイクルがなくなり、それに関連するクリーニング工程がなくなるため、デバイスの製造が簡略化され、それによりコストが下がり、より小さいデバイスの製造が可能になる。また、マスク工程がなくなるため、ストリングを分離するコア・フィールド酸化物層の分離特性が改善され、それによりプログラム障害が減少しかつコア・メモリ・セル内の浮遊ゲートと制御ゲートの間の結合率が向上する。さらに、単一トンネル・ゲート酸化方法によって形成されたNANDストリングは、より低い電圧でプログラム又は消去することができる。さらに、単一トンネル・ゲート酸化方法に使用されるミデアムドープされたソース/ドレイン領域により、バンド間トンネル電流が減少する。」

d.「 【0012】
図6は、酸化物層24、第1のポリシリコン層30、分離層40及び第2のポリシリコン層50の部分60をエッチングしてPウェル22を露出させた後の図5の構造を示す。次に、選択トランジスタ12とコア・メモリ・セル13とによって共用されるミデアムドープ・ソース/ドレイン領域にイオン注入される。NANDフラッシュ・セルのプログラム動作を劣化させ選択ゲート酸化物を破損させる可能性のあるバンド間トンネル電流を最少にするために、ミデアムドープ・ソース/ドレイン領域への注入条件を慎重に選択する必要である。
【0013】
1つの実施形態において、ミデアムドープ・ソース/ドレイン領域は、ヒ素が10^(13)?10^(14)/cm^(2)の濃度にドープされる。NANDストリングは、コア・メモリ・セルの数に1を加えたものと等しい数のミデアムドープ・ソース/ドレイン領域を有する。例えば、NANDストリングが、16のコア・メモリ・セルと2つの選択トランジスタを有する場合、NANストリングは、共用する17のミデアムドープ・ソース/ドレイン領域62を有する。」

(3)これらの記載を総合すると、本願発明のNANDフラッシュ・メモリの製造方法における「ソース/ドレイン領域の濃度」に関して当初明細書に記載された事項は、次のとおりと認められる。
ア.ソース/ドレイン領域を形成する工程は、前記ソース/ドレイン領域を10^(13)?10^(14)/cm^(2)の濃度にドープするものであること。
イ.ソース/ドレイン領域をミデアムドープすること、即ち、10^(13)?10^(14)/cm^(2)の濃度にドープすることにより、バンド間トンネル電流を減少させるものであること。
したがって、当初明細書等には、補正事項1により補正された「前記ソース/ドレイン領域は、10^(13)?10^(14)/cm^(3)の濃度にドープされていること」という事項は記載されていない。

(4)次に、当初明細書等に基づいて、当業者が補正事項1により補正した「前記ソース/ドレイン領域は、10^(13)?10^(14)/cm^(3)の濃度にドープされていること」という事項を認識することができたか否かについて検討する。
まず、本願出願時における、NANDフラッシュメモリに形成されるソース・ドレイン領域の濃度に関する技術常識を確認する。

ア.ソース/ドレイン領域を形成する工程において、ソース/ドレイン領域の濃度を特定するために次の二通りの表示方法が用いられることは周知である。第一の表示方法は、イオン注入工程における不純物(ヒ素やホウ素など)の注入量として(場合によっては加速電圧や熱処理条件と共に)表す方法であり、第二の表示方法は、不純物を注入した後のソース/ドレイン領域の濃度として表す方法である。
そして、上記第一の表示方法では、不純物の注入量(dose量)を「/cm^(2)」という単位で表し、上記第二の表示方法では、不純物の濃度(concentration)を「/cm^(3)」という単位で表す。

イ.当該技術分野においては、本願の優先権主張の日前に外国において頒布された下記参考文献1に記載されているように、注入量(dose量)「/cm^(2)」を用いて濃度(concentration)を表す場合もある。
a.参考文献1:米国特許第4,407,058号明細書(US4,407,058A)
参考文献1の第4欄第3?6行には「One suitable example of forming the N+ region 16 in the epitaxial layer 11 is by ion implantation of arsenic ions having a concentration or dose of about 5×10^(15) atoms/cm^(2) and at an energy of 70 KeV.」(当審訳:エピタキシャル層11にN+領域16を形成する一つの適切な例として、エネルギー70KeVで、約5×10^(15) atoms/cm^(2) のドーズ量または濃度を有する、ヒ素イオンのイオン注入により行われるものがある。)と記載されている。

ウ.ソース/ドレイン領域として通常採用される不純物濃度は、下記エ.の参考文献2,3,4,5,6によれば、「1×10^(17)?10^(21)/cm^(3)」程度である。また、ソース/ドレイン領域のチャネル側に隣接する領域には、ドレイン領域近傍での電界強度を緩和するためにLDD(Lightly Doped Drain)領域と呼ばれる不純物濃度の低い領域が形成されることがある。LDD領域として通常採用される不純物濃度は、下記エ.の参考文献4,6によれば、ソース/ドレイン領域の濃度よりも低い「1×10^(16)?10^(19)/cm^(3)」程度である。ソース/ドレイン領域が形成されるウエル領域またはチャネル領域として通常採用される不純物濃度は、下記エ.の参考文献2,3,4,5によれば、「1×10^(15)?10^(17)/cm^(3)」程度である。

エ.NANDフラッシュ・メモリのソース/ドレイン領域等の不純物濃度を示す文献としては、本願の優先権主張の日前に日本国内において頒布された以下の参考文献2?参考文献6があげられる。

a.参考文献2:特開平10-209405号公報
参考文献2には「【0001】
【発明の属する技術分野】本発明は、NAND型フラッシュメモリ等の半導体不揮発性記憶装置に係り、特にそのデバイス構造に関するものである。」、
「【0055】まず、図2(a)に示すように、メモリアレイ領域2が形成されるP型ウェル領域を接合容量低減のために低濃度(たとえば1E16?1E17cm^(-3))に形成し、トンネル酸化膜3をたとえば10nm程度形成する。フローティングゲートをなす第1層目のポリシリコンゲート電極4、層間絶縁膜5およびメモリトランジスタMT1a?MT4aのワード線WL1a?WL4aおよび選択トランジスタST1a,ST2aの選択ゲート線SL1a,SL2aをなす第2層目のポリシリコンゲート電極6を形成し加工する。ここまでは、従来のNAND型半導体不揮発性記憶装置のプロセスフローと同様である。
【0056】次に、図2(b)に示すように、選択トランジスタST1a,ST2aおよびメモリトランジスタMT1a?MT4aのソースおよびドレイン電極拡散層7を形成するために、たとえばAs(ヒ素イオン)を7度程度の斜め角度で濃度が1E19cm^(-3)程度になるようにイオン注入する。そして、イオン注入阻止のためのフォトレジスト層9を形成して選択トランジスタ部のみ開口する。」と記載されている。

以上下線部を総合すると、参考文献2には、NAND型フラッシュメモリにおいて、低濃度(1E16?1E17cm^(-3))のP型ウエル領域2に、ソースおよびドレイン電極拡散層7を形成するために、Asを1E19cm^(-3)程度の濃度になるようにイオン注入することが記載されている。

b.参考文献3:特開2000-003970号公報
参考文献3には、「【0029】本実施形態に係る不揮発性半導体記憶装置10は、ソース領域13およびドレイン領域12とチャネル形成領域14間に、ソース領域およびドレイン領域とチャネル形成領域との間の合成の接合降伏電圧よりも低い逆バイアスを印加した時にドレイン領域12およびソース領域13とチャネル形成領域14との接合部から延びる空乏層19aがチャネル形成領域において重畳するように形成されている。また、ゲートに高い電圧が印加される場合にはチャネルがチャネル形成領域表面に誘起される。その時、空乏層19bがチャネル形成領域とチャネルとの間に現れる場合がある。また、チャネル長、チャネル形成領域14の不純物濃度、およびドレイン領域12およびソース領域13の不純物濃度は後記する理由に基づき、次のように設定される。すなわち、具体的なチャネル長は、たとえば0. 5μmあるいはそれよりも短く形成される。また、チャネル形成領域14の不純物濃度は、1. 5×10^(17)cm^(-3)よりも高く、かつドレイン領域12およびソース領域13の不純物濃度が2×10^(20)cm^(-3)よりも低く設定される。」、
「【0031】図2は、図1に示す構造を有する不揮発性半導体記憶装置10をメモリセル(メモリトランジスタ)として用いて構成したNAND型フラッシュメモリアレイの構成例を示す回路図である。」、
「【0043】図3は、ドレイン・ソース領域およびチャネルとチャネル形成領域との間の合成の接合耐圧をチャネル長をパラメータにして示す図である。図3において、横軸はフローティングゲートに印加される電圧、縦軸はソース領域、ドレイン領域、チャネルとチャネル形成領域の合成接合耐圧をそれぞれ表している。なお、図3の特性を得た試料は、チャネル長Lgが1.9μm,1.1μm,0.9μm,0.7μm,0.5μmで、チャネル形成領域の不純物濃度が約1. 5×10^(17)cm^(-3)、ドレイン領域およびソース領域の不純物濃度が約2×10^(19)cm^(-3)のものを用いた。」と記載されている。

以上下線部を総合すると、参考文献3には、NAND型フラッシュメモリアレイにおいて、チャネル形成領域14の不純物濃度を1. 5×10^(17)cm^(-3)よりも高い値、具体的には1. 5×10^(17)cm^(-3)とし、ドレイン領域12及びソース領域13の不純物濃度を2×10^(20)cm^(-3)よりも低い値、具体的には2×10^(19)cm^(-3)とすることが記載されている。

c.参考文献4:特開平11-345888号公報
参考文献4には、「【0046】(第1の実施形態)以下に、図2を参照しながら本発明による不揮発性半導体記憶装置の第1の実施形態を説明する。本実施形態の記憶装置は、nチャネルMOS型フラッシュEEPROMである。
【0047】本実施形態の不揮発性半導体記憶装置は、図2に示されるように、p型半導体領域(p型不純物濃度:例えば5×10^(15)から5×10^(16)cm^(-3))を含む単結晶シリコン基板1のp型半導体領域に形成されている。単結晶シリコン基板1は、不図示のpチャネルMOSトランジスタが形成されたn型ウェルを含んでいても良い。図では、簡単化のため、単一のメモリセルしか記載されていないが、現実には、多数のメモリセルが同一基板上に集積されている。基板上には、これらのメモリセルにデータを書き込み、またはメモリセルからデータを読み出すための周辺回路等(不図示)が設けられている。」、
「【0049】このメモリセルは、シリコン基板1内に形成されたn型ソース領域11aおよびドレイン領域11bと、シリコン基板1内に形成され、ソース領域11aとドレイン領域11bとの間に位置するチャネル領域とを備えている。本実施形態におけるソース領域11aおよびドレイン領域11bの不純物濃度は、シリコン基板1の表面近傍において5×10^(19)から5×10^(20)cm^(-3)である。チャネル領域の不純物濃度は、シリコン基板1の表面近傍において5×10^(16)から5×10^(17)cm^(-3)である。」、
「【0069】(第2の実施形態)以下、図6を参照しながら本発明による不揮発性半導体記憶装置の第2の実施形態を説明する。本実施形態の記憶装置は、nチャネルMOS型フラッシュEEPROMである。」
「【0073】この装置は、シリコン基板1内に形成されたn^(+)型高濃度ソース領域11aおよびn^(+)型高濃度ドレイン領域11bの他に、シリコン基板1内に形成されたn^(-)型低濃度ソース領域6aおよびn^(-)型低濃度ドレイン領域6bを備えている。n^(-)型低濃度ソース領域6aとn^(-)型低濃度ドレイン領域6bとの間にはチャネル領域が存在している。
【0074】本実施形態に特徴的な点は、(1)浮遊ゲート電極3が低濃度ドレイン領域6bの一部分とオーバーラップしており、このオーバーラップ部分の中に、不純物濃度がチャネル長方向に沿って横方向に一定の「均一領域」が含まれていること、および(2)均一領域の不純物濃度が、ドレイン領域のうち浮遊ゲート電極3によってオーバーラップされていない領域(11b)の不純物濃度よりも低いことにある。言い換えると、本実施形態の記憶装置におけるドレイン領域は、相対的に低濃度の不純物拡散層(6b)と相対的に高濃度の不純物拡散層(11b)とを含んでいる。
【0075】本実施形態では、オーバーラップ部分のチャネル長方向に沿って計測したサイズ(L_(OVR))は、130nm程度であり、均一領域のチャネル長方向に沿って計測したサイズ(L_(UNI))は、100nm程度である。オーバーラップ長L_(OVR)は、オーバーラップ部分の厚さ(=その部分の接合深さX_(j)=約50nm)よりも大きい。また、オーバーラップ部分のシリコン基板1の表面における不純物濃度は、1×10^(18)から1×10^(19)cm^(-3)であるのに対して、ドレイン領域のうち浮遊ゲート電極3に覆われていない領域の不純物濃度は、これより高く、1×10^(20)cm^(-3)以上である。」と記載されている。

以上下線部を総合すると、参考文献4には、多数のメモリセルが同一基板上に集積されているフラッシュEEPROMにおいて、第1の実施形態として、不純物濃度が5×10^(15)から5×10^(16)cm^(-3)のp型半導体領域を含むシリコン基板1の表面近傍において、ソース領域11aおよびドレイン領域11bの不純物濃度を5×10^(19)から5×10^(20)cm^(-3)とし、チャネル領域の不純物濃度を5×10^(16)から5×10^(17)cm^(-3)とすることが、そして、第2の実施形態として、ドレイン領域のうち、相対的に低濃度の不純物拡散層6b(ドレイン領域のうち浮遊ゲート3とのオーバーラップ部分)の不純物濃度を、シリコン基板1の表面近傍において1×10^(18)から1×10^(19)cm^(-3)とし、相対的に高濃度の不純物拡散層11b(ドレイン領域のうち浮遊ゲートに覆われていない領域)の不純物濃度を、1×10^(20)cm^(-3)以上とすることが記載されている。

d.参考文献5:特開平11-330424号公報
参考文献5は、後記第3.2.(3)において引用例3として引用されている文献であるが、その段落【0020】?【0024】の記載を総合すると、NANDストリング型不揮発性半導体メモリセルにおいて、不純物濃度が5×10^(16)乃至5×10^(17)cm^(-3)のウエル11に、不純物濃度が5×10^(17)乃至5×10^(20)cm^(-3)のソース/ドレイン領域13を形成することが記載されている。

e.参考文献6:特開昭61-024282号公報
参考文献6には、「第5図は、本発明の実施例Iを説明するためのEPROMのメモリセルアレイを示す要部平面図、第6図は、第5図のVI-VI断線における断面図、第7図は、第5図のVII-VII断線における断面図である。」(第5頁左下欄第9?13行)、
「12Aはn型の半導体領域(LDS)であり、ソース領域Sと電気的に接続し、導電層9,11の一側部、すなわち、ソース領域Sとチャネルが形成される領域との間の半導体基板5主面部に設けられている。この半導体領域12Aは、ソース領域Sとドレイン領域Dとの間に流れる電流に電圧降下を生じさせ、ホットエレクトロンを発生させて、該ホットエレクトロンを情報として導電層(FG)9へ注入するためのものである。
このために、半導体領域12Aは、ソース領域S及びドレイン領域Dと同一導電型でこれらの領域より低濃度で形成される。具体的には、ヒ素イオン又はリンイオンをイオン注入技術で導入し、1×10^(16)?1×10^(17)[atms/cm^(3)]程度の不純物濃度で形成する。また、半導体領域12Aの長さは、0.3?0.4[μm]程度に形成する。なお、半導体領域12Aの前記不純物濃度及び長さは、これに限定されるものではなく、ホットエレクトロンを発生させるための電界強度、ソース領域Sとドレイン領域Dとの間に流れる電流量及び読出し動作における相互コンダクタンス等を考慮して適宜選択する。」(第6頁左上欄第5行?右上欄第6行)、
「15はn^(+)型の半導体領域であり、半導体素子が形成される領域の絶縁膜14A側部及び導電層9、11の一側部の半導体基板5主面部に設けられている。この半導体領域15は、実質的なソース領域、実質的なドレイン領域又はグランド(基準電位)線(GL)として使用されるもので、主として、EPROMのメモリセルとなる電界効果トランジスタを構成するためのものである。ソース領域Sとなる半導体領域15は、前述したように、半導体領域12Aと電気的に接続されている。
この半導体領域15は、例えば、ヒ素イオンをイオン注入技術で導入して、1×10^(20)?l×10^(21)[atms/cm^(3)]程度の不純物濃度で形成する。なお、半導体領域15の前記不純物濃度は、前記半導体領域12Aと同様に、種々の条件により適宜選択して形成する。」(第6頁右上欄第18行?左下欄第13行)、
「第8図及び第9図は、本発明の実施例IIを説明するためのEPROMのメモリセルを示す要部断面図である。
第8図及び第9図において、12Bはn型の半導体領域(LDD:Lightly Doped Drain)であり、ドレイン領域Dと電気的に接続し、導電層9,11の一側部、すなわち、ドレイン領域Dとチャネルが形成される領域との間の半導体基板5主面部に設けられている。」(第8頁左上欄第1?9行)、
「さらに、半導体領域12Aは、低濃度を有しており、ソース領域Sとドレイン領域Dとの間の電流が流れにくいので、読出し動作においてソース領域S部分でホットエレクトロンが発生し、誤書込みを生じるのを防止することができる。
半導体領域12Bは、製造工程を増加することを防止するために、半導体領域12Aと同一製造工程でかつ同一不純物濃度で形成する。」(第8頁左上欄第18行?左下欄第5行)、
と記載されている。

以上下線部を総合すると、参考文献6には、第6図または第8図のEPROMにおいて、ソース領域又はドレイン領域として使用される半導体領域15は、1×10^(20)?1×10^(21)cm^(-3)程度の不純物濃度で形成し、LDD領域である半導体領域12Bは、LDS領域12Aと同一の不純物濃度である1×10^(16)?1×10^(17)cm^(-3)程度の不純物濃度で形成することが記載されている。
なお、参考文献6は小さい文字がつぶれており、不純物濃度の指数部や単位が読み取りにくいが、同文献のファミリー文献である米国特許第4652897号明細書では明瞭に読み取ることができる。

(5)上記(4)で確認した当該技術分野における技術常識を勘案した上で、補正前の特許請求の範囲に記載された「ソース/ドレイン領域を10^(13)?10^(14)/cm^(2)の濃度にドープされている」という記載について検討する。上記(4)ア.に示したように、不純物注入によって形成されるソース/ドレイン領域の濃度の単位は通常「/cm^(3)」が使用されるので、「10^(13)?10^(14)/cm^(2)の濃度」という記載は技術的に明瞭ではなく、少なくとも「/cm^(2)」という単位が「/cm^(3)」の誤記であるか、「10^(13)?10^(14)/cm^(2)」なる注入量をもって「濃度」を表しているかのどちらかと解釈するほかないものと認められる。

ア.初めに「10^(13)?10^(14)/cm^(2)の濃度」なる記載について、補正事項1の補正のように、単位「/cm^(2)」が誤っており、したがって、「10^(13)?10^(14)/cm^(3)の濃度」が正しい記載だとした場合について検討する。
本願発明のNAND型フラッシュメモリのソース/ドレイン領域の濃度である「10^(13)?10^(14)/cm^(3)の濃度」は、ソース/ドレイン領域の濃度として通常採用されている「1×10^(17)?10^(21)/cm^(3)」よりも4?7桁程度低く、ウエル領域またはチャネル領域の濃度として通常採用されている「1×10^(15)?10^(17)/cm^(3)」よりも低い濃度となっており、そのような低濃度のソース/ドレイン領域を有するMOSトランジスタが正常に動作するとは常識的にみて考え難いことである。
仮に、そのような低濃度のソース/ドレイン領域を有するトランジスタを形成すると、ソース/ドレイン領域の電気抵抗が高くなるものと認められる。すなわち、書籍「シリコンの科学(発行所:株式会社リアライズ社、発行:1996年6月28日)」の第999ページ2.5電気的定数、a)抵抗率とドーパント濃度の項目に記載されたFig1によると、例えば、nタイプの不純物濃度が10^(19)/cm^(3)のときに抵抗率は7×10^(-3)Ω・cmであるが、不純物濃度が10^(14)/cm^(3)のときに抵抗率は7×10Ω・cmとなり、抵抗率は4桁も上昇する。さらに、本願実施形態のNAND型のフラッシュメモリのように、NANDストリングとして2つの選択トランジスタと16のコア・メモリ・セルが直列に接続された構成となっている場合には、隣接したトランジスタで共用される17の高抵抗なソース/ドレイン領域が直列に接続されることになり、抵抗が大幅に増える。この結果、ソース/ドレイン間の電流が低下し、トランジスタの駆動能力が極端に低下するため、プログラムや消去、読み出し動作において、フラッシュメモリが正常に動作しなくなるものと認められる。
また、本願発明のNAND型フラッシュメモリのソース/ドレイン領域の濃度である「10^(13)?10^(14)/cm^(3)」は、ソース/ドレイン領域よりも不純物濃度が低いLDD領域の濃度として通常採用されている「1×10^(16)?10^(19)/cm^(3)」と比較しても3?5桁程度低い濃度である。当初明細書等には、ソース/ドレイン領域がミデアムドープされることが記載されており、ミデアムドープとは、通常のソース・ドレイン領域の濃度(高い濃度)とLDD領域の濃度(低い濃度)の中間(ミデアム)の濃度にドープすることを意味するものと解することができるので、この点からも、「10^(13)?10^(14)/cm^(3)の濃度」はミデアムドープされたソース/ドレイン領域の濃度としては低すぎるものであることは明らかである。

したがって、当初明細書等の「/cm^(2)」が「/cm^(3)」の誤記であり、ソース/ドレイン領域が「10^(13)?10^(14)/cm^(3)」の濃度であることは、出願時の技術常識に照らして、当初明細書等の記載から自明な事項であるということはできない。

イ.次に、補正事項1の補正とは異なって、「10^(13)?10^(14)/cm^(2)」なる注入量(dose量)をもって「濃度」を表したものであり、したがって、「ソース/ドレイン領域は、10^(13)?10^(14)/cm^(2)の濃度にドープされていること」なる記載によって「ソース/ドレイン領域を10^(13)?10^(14)/cm^(2)のドーズ量でイオン注入した濃度とされていること」という意味を表しているとした場合について検討する。
10^(13)?10^(14)/cm^(2)というドーズ量は、本願の優先権主張の日前に日本国内において頒布された下記a.?c.の参考文献7,8,5に示すとおり、ソース/ドレイン領域のドーズ量として一般的に採用される10^(13)?10^(15)/cm^(2)の範囲に含まれる標準的なものであるということができる。

a.参考文献7:特開平7-302499号公報
参考文献7は、後記第3.2.(1)において引用例1として引用されている文献であるが、段落【0065】には、「・・・各選択トランジスタST1?ST3及びセルトランジスタM1?M16のソース・ドレイン領域24を形成するために、燐を2.0E13ions/cm^(2) でイオン注入して低濃度のn形不純物領域、即ちn^(-)不純物領域を形成する。・・・そして、各選択トランジスタST1?ST3及びセルトランジスタM1?M16のソース・ドレイン領域24が露出するようにして感光膜(図示略)を形成し、ヒ素を6.0E15ions/cm^(2) でイオン注入して高濃度のn形不純物領域、即ちn^(+)不純物領域を形成する。これによりソース・ドレイン領域24のLDD構造が形成される。」と記載されている。

b.参考文献8:特開平10-41487号公報
参考文献8は、後記第3.2.(2)において引用例2として引用されている文献であるが、段落【0051】には、「詳しくは、前記半導体基板にN 型の不純物、例えば砒素(As)又は燐(P) を2×10^(13)?1×10^(15)イオン/cm^(2)のドーズと、40KeV ?60KeV のエネルギーで注入してトランジスタのソース/ドレイン370 を形成する。」と記載されている。

c.参考文献5:特開平11-330424号公報
参考文献5は、後記第3.2.(3)において引用例3として引用され、上記(4)エ.d.でも引用されている文献であるが、「【0023】[工程-120]次に、浮遊ゲート16、絶縁層17及び制御ゲート18をイオン注入用マスクとして、ウエル11の表面領域にイオン注入を行い、第2導電形(具体的にはn型)を有するソース/ドレイン領域13、及びチャネル形成領域14を形成する(図2の(B)参照)。イオン注入の条件を以下の表2に例示する。このようなイオン注入条件によって、不純物濃度が5×10^(17)乃至5×10^(20)cm^(-3)のソース/ドレイン領域13を形成することができ、所望の閾値やソース領域とドレイン領域との間の耐圧を確保することができる。
【0024】
【表2】
注入イオン :As^(+)あるいはP^(+)加速エネルギー:10?50keV
ドーズ量 :1×10^(13)?1×10^(15)cm^(-2)」と記載されている。

ウ.上記(4)イ.によると、注入量(dose量)「/cm^(2)」を用いて濃度(concentration)を表す場合があるので、補正前の「ソース/ドレイン領域は、10^(13)?10^(14)/cm^(2)の濃度にドープされていること」という記載を「ソース/ドレイン領域を10^(13)?10^(14)/cm^(2)のドーズ量でイオン注入した濃度とされていること」の意味で解することは何ら不自然なことではない。

エ.上記ア.イ.及びウ.の検討を総合すると、補正前の「前記ソース/ドレイン領域は、10^(13)?10^(14)/cm^(2)の濃度にドープされていること」という記載は、「前記ソース/ドレイン領域は、10^(13)?10^(14)/cm^(2)のドーズ量でイオン注入した濃度とされていること」ことを意味するものであることが明らかであり、少なくとも、「ソース/ドレイン領域を10^(13)?10^(14)/cm^(3)の濃度にドープする」ことは、当該技術分野の技術常識に照らして、当初明細書等の記載から自明な事項であるということはできない。

オ.また、当初明細書等の全体を精査しても、「ソース/ドレイン領域を10^(13)?10^(14)/cm^(2)の濃度にドープする」という記載が「ソース/ドレイン領域を10^(13)?10^(14)/cm^(3)の濃度にドープする」の意味であることを当業者が認識できる記載は見いだせない。

(6)したがって、請求項1において「前記ソース/ドレイン領域は、10^(13)?10^(14)/cm^(2)の濃度にドープされていること」を「前記ソース/ドレイン領域は、10^(13)?10^(14)/cm^(3)の濃度にドープされていること」とする補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものではないから、当初明細書等に記載された事項の範囲内においてなされたものではない。
したがって、補正事項1は、特許法第17条の2第3項(平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法(以下「平成14年改正前特許法」という。)の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たしていない。

(7)新規事項の追加の有無についてのまとめ
以上検討したとおり、補正事項1は特許法第17条の2第3項に規定する要件を満たしていないから、補正事項1を含む本件補正は、特許法第17条の2第3項に規定する要件を満たしておらず、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

なお、次の「第3.本願発明について」では、上記「第2.3.」の検討結果に基づいて、補正前の請求項1に記載された「前記ソース/ドレイン領域は、10^(13)?10^(14)/cm^(2)の濃度にドープされていること」という記載は、「前記ソース/ドレイン領域は、10^(13)?10^(14)/cm^(2)のドーズ量でイオン注入した濃度とされていること」を意味するものと解釈して、検討を進めることとする。

第3.本願発明について
1.本願発明
平成22年10月4日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項1?5に係る発明は、平成19年9月4日に提出された手続補正書によって補正された、明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?5に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される、上記第2.1.に記載したとおりのものであり、再掲すると次のとおりである。

「【請求項1】
基板と、
前記基板内に形成されたP型ウエルと、
前記P型ウエルの上に形成された酸化物層と、前記酸化物層の上に形成された浮遊ゲートと、前記浮遊ゲートの上に形成された分離層と、前記分離層上に形成された制御ゲートと、を含むメモリ・セルと、
前記P型ウエルの上に形成された酸化物層と、前記酸化物層の上方に形成された制御ゲートと、を含む選択トランジスタと、
前記メモリ・セルの前記制御ゲートと前記選択トランジスタの前記制御ゲートとの間の前記P型ウエル内に形成され、前記メモリ・セルと前記選択トランジスタとに共用されるN型のソース/ドレイン領域と、
を具備し、
前記メモリ・セルの前記酸化物層と前記選択トランジスタの前記酸化物層との厚さは同じであり、
前記ソース/ドレイン領域は、10^(13)?10^(14)/cm^(2)の濃度にドープされていることを特徴とするNANDフラッシュ・メモリ。」

2.引用刊行物に記載された発明
(1)特開平7-302499号公報
ア.本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平7-302499号公報(以下「引用例1」という。)には、図3及び6と共に次の記載がある。

a.「【0001】
【産業上の利用分野】本発明は、電気的消去可能でプログラム可能なリードオンリメモリ(EEPROM)に関し、特に、NAND配列の不揮発性メモリセルを有するEEPROMに関する。」

b.「【0018】図3を参照すると、p形(第1導電形)半導体基板10にn形(第2導電形)ウェル12を形成し、そしてこのn形ウェル12内で基板10の主表面に露呈するようにp形ウェル(ポケットpウェル)14が形成されている。これらp形ウェル14及びn形ウェル12には消去動作で消去電圧Veraが印加される。
【0019】セルトランジスタM1?M16は、p形ウェル14の表面から絶縁膜(酸化膜)16を介在させて形成したフローティングゲート18と、このフローティングゲート18上に中間絶縁膜(例えばO-N-O膜)20を介して形成した制御ゲート22と、から構成され、そして各セルトランジスタM1?M16は、n形不純物で形成したソース・ドレイン領域24により互いに直列接続されている。
【0020】第1、第2選択トランジスタST1、ST2及び接地選択トランジスタST3は、フローティングゲート18及び制御ゲート22を電気的に接続して単一ゲートとして用いる構成とされる。従って、これら選択トランジスタST1、ST2、ST3は、絶縁膜16をゲート絶縁膜とするNMOSFETとして動作する。第1選択トランジスタST1のゲート電極は第1ストリング選択線SSL1、第2選択トランジスタST2のゲート電極は第2ストリング選択線SSL2、そして接地選択トランジスタST3のゲート電極は接地選択線GSLとされるか乃至は接続されている。」

c.「【0029】消去動作
【0030】プログラム動作の説明の前にまず、全部のセルトランジスタM1?M16のデータを消去する消去動作を説明する。消去動作は、セルトランジスタM1?M16のフローティングゲート18に蓄積された電子をクリアして-3Vのしきい値電圧とする過程である。この消去動作において、セルトランジスタM1?M16のバルクであるp形ウェル14には18Vの消去電圧、ワード線WL1?WL16には0V(基準電位)をそれぞれ印加し、そしてビット線BL、ストリング選択線SSL1、SSL2、及び接地選択線GSLをすべてフローティングとする。これにより、各セルトランジスタM1?M16のフローティングゲート18に誘導される電圧は次の数式1で表せる。
【数1】〔Ct′/(Ct′+Ci)〕×18V
【0031】CT′は、キャパシタンスCtのうち、フローティングゲート18及びソース・ドレイン領域24の重畳部分を除いた有効トンネル絶縁膜の有するキャパシタンスを示す。この数式1は、中間絶縁膜20及び絶縁膜16を誘電膜とした各キャパシタンスCi、Ct′に従う消去電圧18Vの分配電圧を表している。
【0032】数式1から、トンネル絶縁膜16の両端にかかる電圧差は、数式2のようになることが分かる。
【数2】
[1-〔Ct′/(Ct′+Ci)〕]×18V
【0033】この電圧によりトンネル絶縁膜を通じるF-N電流(Fowler-Nordherm)が発生し、フローティングゲート18の電子がp形ウェル14及びソース・ドレイン領域24へ放出される。これにより、セルトランジスタM1?M16はすべて-3Vのしきい値電圧を有するデプレッション形へ変換され、消去動作完了となる。」

d.「【0060】図6?図9に、上記実施例のEEPROMのNANDセルストリングを製造する製造工程を順次に、要部断面図を用いて示す。以下、これら図6?図9を参照して、NANDセルストリングの製造工程を説明する。
【0061】図6の工程について説明する。18Ω・cmの比抵抗を有するp形半導体基板10に燐(Phosphorous )を1.7E13ions/cm^(2) の濃度でイオン注入した後、ドライブイン(Drive-in)工程を実施して7μmの深さを有するn形ウェル12を形成する。そして、n形ウェル12の内部に、p形不純物、例えばホウ素(boron )を2.1E13ions/cm^(2)の濃度でイオン注入し、ドライブイン工程を実施して4μmの深さを有するp形ウェル(ポケットpウェル)14を形成する。その後、素子間絶縁を担当する素子分離膜(図示略)を形成する。
【0062】次いで、基板表面に100Åの厚さの絶縁膜16を形成し、デプレッション形とする第1選択トランジスタST1のチャネル領域を限定してヒ素(Arsenic )を3.0E12ions/cm^(2) でイオン注入してチャネル形成する。それから半導体基板10の表面にフローティングゲート18用ポリシリコン層を2000Åの厚さで形成(蒸着)し、POC1_(3 )をドーピングして単位面積当たり200Ωの抵抗をもたせる。そして、各トランジスタごとにフローティングゲート18を分割形成できるように、このポリシリコン層を所定幅でNANDセルストリングの長手方向に伸張するように写真食刻する。その後、中間絶縁膜20用にO-N-O膜を80Å-100Å-40Åの厚さで積層し、NANDセルストリングを形成する部位以外に積層されたO-N-O膜を除去する。このとき、各選択トランジスタST1、ST2、ST3(図6ではST3を図示略)のゲート相当部位のO-N-O膜も除去されるが、場合によっては残しておいて開孔を設けるようにしてもよい。それから制御ゲート22用ポリシリコン層を1500Åの厚さで積層し、POC1_(3) をドーピングする。
【0063】続いて、感光膜23を利用した写真食刻で制御ゲート22、中間絶縁膜20、及びフローティングゲート18の順に食刻し、第1、第2ストリング選択トランジスタST1、ST2、接地選択トランジスタST3、及びセルトランジスタM1?M16(図6ではM3以降図示略)の各ゲート電極をパターン形成する。ここまでが図6の製造工程である。
【0064】この工程で、各選択トランジスタST1?ST3は、フローティングゲート18及び制御ゲート22を接続した単一のゲート電極を有するMOSトランジスタとして形成される。また、絶縁膜16は、セルトランジスタM1?M16のゲート絶縁膜及び各選択トランジスタST1、ST2、ST3のトンネル絶縁膜として使用される。尚、ゲート電極形成後、例えばタングステンシリサイドWSi_(2)を制御ゲート22の上部に1500Åの厚さで積層し、配線抵抗を減少させる構造とすることも可能である。
【0065】図7の工程を説明する。バイポーラトランジスタBTのベースを形成する領域を感光膜(図示略)でマスキングした後、各選択トランジスタST1?ST3及びセルトランジスタM1?M16のソース・ドレイン領域24を形成するために、燐を2.0E13ions/cm^(2) でイオン注入して低濃度のn形不純物領域、即ちn^(-)不純物領域を形成する。その後、前記感光膜を除去してからHTO膜を1500Åの厚さで形成(蒸着)し、異方性食刻を行って各ゲート電極パターンの側部にスペーサ28を形成する。そして、各選択トランジスタST1?ST3及びセルトランジスタM1?M16のソース・ドレイン領域24が露出するようにして感光膜(図示略)を形成し、ヒ素を6.0E15ions/cm^(2) でイオン注入して高濃度のn形不純物領域、即ちn^(+) 不純物領域を形成する。これによりソース・ドレイン領域24のLDD構造が形成される。」

e.選択トランジスタとセルトランジスタの絶縁膜16の厚さについて
上記段落【0062】?【0064】には、選択トランジスタST1,ST2及びセルトランジスタM1,M2,M3を同時に形成する工程であって、半導体基板10の表面に、絶縁膜(酸化膜)16、フローティングゲート18用ポリシリコン層、中間絶縁膜20、制御ゲート22用ポリシリコンを順次積層し、食刻することにより、制御ゲート22、中間絶縁膜20及びフローティングゲート18からなる複数のゲート電極を形成する工程が記載されている。同一の絶縁膜16を選択トランジスタ及びセルトランジスタのゲート絶縁膜又はトンネル絶縁膜として形成しているので、選択トランジスタとセルトランジスタの絶縁膜16は同じ厚さを有しているものと認められる。

f.ソース/ドレイン領域の形成について
上記段落【0065】には、各選択トランジスタST1?ST3及びセルトランジスタM1?M16のソース/ドレイン領域24を形成するために、バイポーラトランジスタBTのベースを形成する領域をマスキングする感光膜をマスクとして燐をイオン注入することによりn^(-)不純物領域を形成し、HTO膜から形成された各ゲート電極パターンの側部のスペーサ28をマスクとしてヒ素をイオン注入することによりn^(+)不純物領域を形成することが記載されている。
上記n^(-)不純物領域を形成するイオン注入工程で使用される感光膜がマスキングするのは、バイポーラトランジスタBTのベースを形成する領域のみであると認められ、また、このイオン注入工程は制御ゲート22、中間絶縁膜20及びフローティングゲート18からなるゲート電極の形成工程に引き続いて行われる工程であるから、上記n^(-)不純物領域は上記ゲート電極をマスクとしたイオン注入工程によって形成されているものと認められる。また、ゲート電極の最上層は制御ゲートから構成されているので、ゲート電極をマスクとしてイオン注入することは、制御ゲートをマスクとしてイオン注入することを意味している。
また、上記n^(+)不純物領域は、ゲート電極パターンの側部に形成されるスペーサ28をマスクとして形成されるので、上記n^(+)不純物領域を形成するためにヒ素イオンを注入する領域は、隣接する選択トランジスタのゲート電極とセルトランジスタのゲート電極の間の基板表面のp形ウェル14内となっている。
したがって、ソース/ドレイン領域24を構成するn^(-)不純物領域及びn^(+)不純物領域はいずれも、隣接する選択トランジスタの制御ゲートとセルトランジスタの制御ゲートとの間のp形ウェル14内にイオン注入することにより形成されている。

g.ソース/ドレイン領域の共用について
図7には、隣接する選択トランジスタのゲート電極とセルトランジスタのゲート電極間の基板表面のp形ウェル14内にソース/ドレイン領域24が形成されることが示されている。また、上記ソース/ドレイン領域24は上記隣接する選択トランジスタとセルトランジスタによって共用されるものであることは明らかである。

イ.上記ア.の記載事項及び図面の記載内容からみて、引用例1には、次の発明(以下「引用発明」という)が記載されているものと認められる。

「半導体基板10と、
前記半導体基板10内に形成されたp形ウェル14と、
前記p形ウェル14の上に形成された絶縁膜(酸化膜)16と、前記絶縁膜(酸化膜)16の上に形成されたフローティングゲート18と、前記フローティングゲート18の上に形成された中間絶縁膜20と、前記中間絶縁膜20上に形成された制御ゲート22と、を含むセルトランジスタと、
前記p形ウェル14の上に形成された絶縁膜(酸化膜)16と、前記絶縁膜(酸化膜)16の上方に形成された、フローティングゲート18及び制御ゲート22を接続した単一のゲート電極と、を含む選択トランジスタと、
前記セルトランジスタの前記制御ゲート22と前記選択トランジスタの前記ゲート電極との間の前記p形ウェル14内に形成され、前記セルトランジスタと前記選択トランジスタとに共用されるn^(-)不純物領域及びn^(+)不純物領域からなるソース/ドレイン領域24と、
を具備し、
前記セルトランジスタの前記絶縁膜(酸化膜)16と前記選択トランジスタの前記絶縁膜(酸化膜)16との厚さは同じであり、
前記ソース/ドレイン領域24のうち、前記n^(-)不純物領域は2.0E13ions/cm^(2) でドープされており、前記n^(+)不純物領域は6.0E15ions/cm^(2) でドープされていることを特徴とするNAND配列のセルトランジスタを有する電気的消去可能でプログラム可能なリードオンリメモリ。」

(2)特開平10-041487号公報
ア.本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平10-041487号公報(以下「引用例2」という。)には、図6,7,8A?9B,11A?13Bと共に次の記載がある。

a.「【0031】
【発明の実施の形態】以下、本発明の実施の形態を添付した図面に基づき更に詳細に説明する。
<第1及び第2の実施の形態による不揮発性メモリ素子の構造例>図6は、本発明の第1及び第2の実施の形態による不揮発性メモリ素子を製造するための(マスクパターンで表わした)平面図である。」

b.「【0035】図7は、図6に示された平面図に対する等価回路図であり、多数のストリングが同一な方向に二次元的に配列されてメモリセルをなしている。前記各ストリング60,70 は、ビットライン(B/L) とソースライン(S/L) 間に、ストリング選択トランジスタ(S1,S1')、多数のセルトランジスタ(C1,…,Cn,C1',…,Cn') 、及びソース選択トランジスタ(S2,S2')が直列で連結されて構成される。
【0036】前記ストリング選択トランジスタ(S1,S1')のゲートはストリング選択ライン(SSL1)により連結され、前記セルトランジスタ(C1,…,Cn,C1',…,Cn') のコントロールゲートはそれぞれ多数のワードライン(W/L1,…,W/Ln)により連結され、前記ソース選択トランジスタ(S2,S2')のゲートはソース選択ライン(SSL2)により連結される。」

c.「【0038】従って、プログラム補助プレートにより形成されるキャパシタ(Cfpa 及びCspa/Cdpa)により、メモリ素子のプログラム/ 消去動作に影響を及ぼす容量性結合比が著しく増加して、素子のプログラム/ 消去電圧を減少させることができる。図8A及び図8Bは、本発明の第1の実施の形態による不揮発性メモリ素子を示した断面図であり、図8Aは図6のIII-III'線による断面図であり、図8BはIV-IV'線による断面図である。
【0039】参照符号101 はP 型の半導体基板、107 はN_(-)ウェル、201 はP_(-)ウェル、301 は半導体基板を活性領域と非活性領域とに分けるためのフィールド酸化膜、350 はゲート酸化膜を、370 はソース/ドレイン領域、401 はフローティングゲート、450 は層間絶縁膜、501 はコントロールゲート、600 は第1絶縁膜、700 はプログラム補助プレートを、それぞれ表す。
【0040】前記断面図によると、P 型( 又はN 型) の半導体基板101 上に、電子を注入し得るフローティングゲート401 と、所定厚さの層間絶縁膜450 を挟みコントロールゲート501 が順次に積層されており、前記ゲート両側の半導体基板にはN_(+)型(又はP_(+)型) のソース/ドレイン370 が形成されている。そして、前記ソース/ドレイン370 の上部、フローティングゲート401 の側壁、及びコントロールゲート501 の上部と側壁には、所定の厚さを有する第1絶縁膜600 により離隔されたプログラム補助プレート700 が形成されている。前記プログラム補助プレート700は、ポリシリコン又はポリシリコン上にシリサイドの積層されたポリサイド構造により形成される。尚、ストリング選択トランジスタとソース選択トランジスタの層間絶縁膜450 中に示された参照番号800 は、層間絶縁膜450 を形成した後にエッチングにより形成されるコンタクトホールであって、その後の工程でコントロールゲート501 が形成される際にコントロールゲート501 とフローティングゲート401 とを電気的に接触させて、ストリング選択トランジスタとソース選択トランジスタをノーマルトランジスタとするためのものである。」

d.「【0045】詳しくは、例えば、P 型の半導体基板101 の周辺回路部及びセル配列部の所定領域に、通常のフォトエッチング工程及びイオン注入技術を用いてN 型の不純物を注入した後、高温で熱処理して所望する深さまで拡散させることにより、N_(-)ウェル107 を形成する。次いで、前記N_(-)ウェル107 の形成工程と同様な方法にて半導体基板の周辺回路部及びセル配列部の所定領域に、P_(-)ウェル201 を形成する。
【0046】次いで、通常の素子分離工程、例えば選択的酸化方法(LOCOS) により素子間の電気的分離のためのフィールド酸化膜301 を形成した後、その結果物の全面に薄い熱酸化膜を成長させてゲート酸化膜350 を形成する。図11A及び図11Bは、フローティングゲート401 、層間絶縁膜450 、及びコントロールゲート501 を形成する工程を示している。
【0047】この工程は、ゲート酸化膜350 の形成された前記結果物上に電子を蓄えるためのフローティングゲート401 を形成する工程、前記フローティングゲート上に所定の厚さを有する層間絶縁膜450 を形成する工程、及び前記層間絶縁膜上にコントロールゲート501 を形成する工程により施される。詳しくは、ゲート酸化膜350 の形成された前記結果物上にゲート電極を形成するための導電物質、例えば不純物のドーピングされたポリシリコンを蒸着した後、フローティングゲートを形成するためのマスクパターン( 図6の参照符号P4)を用いたフォトエッチング工程にて前記ポリシリコンをパターニングすることにより、フローティングゲート401 を形成する。次いで、フローティングゲート401 の形成された前記結果物上に、例えば酸化膜/ 窒化膜/ 酸化膜を順番に積層してONO 構造の層間絶縁膜450 を形成する。前記層間絶縁膜450 はフローティングゲート401 とコントロールゲート501 とを絶縁させ、所定の静電容量を有する誘電体の役割を果たす。」

e.「【0050】図12A及び図12Bは、ソース/ドレイン370 、第1絶縁膜600 、及びプログラム補助プレート700 を形成する工程を示している。この工程は、ワードラインの形成された半導体基板に不純物を注入してソース/ドレイン370 を形成する工程、その結果物上に絶縁物質を蒸着して第1絶縁膜600 を形成する工程、及び結果物上に導電物質を蒸着した後パターニングしてプログラム補助プレート700 を形成する工程により施される。
【0051】詳しくは、前記半導体基板にN 型の不純物、例えば砒素(As)又は燐(P) を2×10^(13)?1×10^(15)イオン/cm^(2)のドーズと、40KeV ?60KeV のエネルギーで注入してトランジスタのソース/ドレイン370 を形成する。次に、前記第1絶縁膜600 は、酸化膜、窒化膜、又は酸窒化膜の単一膜から形成したり、前記膜が多層に積層された複合膜、例えば酸化膜/ 窒化膜/ 酸化膜を順次に積層してONO 構造に形成することができる。」

f.「【0053】図13A乃至図14Bは、図9A及び図9Bに示された本発明の第2の実施の形態による不揮発性メモリ素子を製造する方法を説明するための断面図である。ワードラインを形成する工程までは、本発明の第1の実施の形態( 図10A乃至図11B) と同様に施されるので、この部分の説明は省略することにする。かつ、図10A乃至図11Bと同一な部分に対しては同一部材を用いることにする。
【0054】図13A及び図13Bは、低濃度及び高濃度のソース/ドレインを形成する工程を示す。この工程は、コントロールゲートの形成された半導体基板に不純物を注入して低濃度のソース/ドレイン380 を形成する工程、前記フローティングゲート401及びコントロールゲート501 の側壁に第1絶縁膜610 を形成する工程及び前期半導体基板に不純物を高濃度で注入することにより高濃度のソース/ドレイン390を形成する工程により施される。
【0055】詳しくは、前記低濃度のソース/ドレイン380 は、本発明の第1の実施の形態と同様な方法にてコントロールゲートまで形成した後、半導体基板に基板と反対の導電型の不純物、例えばP 型の半導体である場合、砒素(As)又は燐(P) のようなN 型の不純物イオンを2×10^(13)?1×10^(14)イオン/cm^(2)のドーズと、40KeV?60KeV のエネルギーで注入することにより形成される。
【0056】次に、低濃度のソース/ドレイン380 の形成された結果物上に絶縁膜、例えば酸化膜、窒化膜、酸窒化膜又は酸化膜と窒化膜との複合膜を積層した後、エッチバックすることにより、前記フローティングゲート401 及びコントロールゲート501 の側壁にスペーサ状の第1絶縁膜610 を形成する。次いで、前記半導体基板に第2導電型の不純物、例えば砒素(As)又は燐(P) のようなN 型不純物イオンを高濃度、例えば1×10^(14)?5×10^(15)イオン/cm^(2)のドーズと、40KeV ?60KeVのエネルギーで注入することにより、高濃度のソース/ドレイン390 を形成する。」

イ.NANDストリングについて
摘記した上記段落【0035】と図6、図7を参照すると、ストリング選択トランジスタとソース選択トランジスタの間に、多数のセルトランジスタを直列に接続することにより、NAND型の「ストリング60,70」が構成されることが示されている。

ウ.ソース/ドレイン領域の濃度について
第1の実施の形態の断面図である図8Bを参照すると、上記「ストリング60,70」を構成する、セルトランジスタと、ストリング選択トランジスタまたはソース選択トランジスタの間に、ソース/ドレイン領域370が形成されることが示されており、摘記した上記段落【0051】を参照すると、ソース/ドレイン領域370は、砒素(As)又は燐(P) を2×10^(13)?1×10^(15)イオン/cm^(2)のドーズで注入することにより形成されたものである。
また、第2の実施の形態の断面図である図9Bを参照すると、上記「ストリング60,70」を構成する、セルトランジスタと、ストリング選択トランジスタまたはソース選択トランジスタの間には、低濃度のソース/ドレイン領域380及び高濃度のソース/ドレイン領域390が形成されており、摘記した上記段落【0055】?【0056】を参照すると、低濃度のソース/ドレイン領域380は、砒素(As)又は燐(P) を2×10^(13)?1×10^(14)イオン/cm^(2)のドーズで注入することにより形成されたものであり、高濃度のソース/ドレイン領域390は、砒素(As)又は燐(P) を1×10^(14)?5×10^(15)イオン/cm^(2)のドーズのドーズで注入することにより形成されたものである。

エ.ゲート酸化膜の厚さについて
摘記した上記d.によれば、P_(-)ウェル201 を形成した半導体基板101の全面にゲート酸化膜350を形成し、該ゲート酸化膜350を形成した半導体基板101上に、フローティングゲート401、層間絶縁膜450、コントロールゲート501を形成している。そして、上記ゲート酸化膜350は、セルトランジスタと、ストリング選択トランジスタまたはソース選択トランジスタに共通するゲート酸化膜となっているので、セルトランジスタと、ストリング選択トランジスタまたはソース選択トランジスタのいずれにおいても、ゲート酸化膜の厚さは同一となっているものと認められる。

オ.上記ア.?エ.を総合すれば、引用例2には、「NAND型不揮発性メモリ素子、その製造方法及び駆動方法」(発明の名称)に関して、ストリング選択トランジスタとソース選択トランジスタの間に、多数のセルトランジスタを直列に接続することによって構成されたストリングを配列したNAND型不揮発性メモリ素子において、上記セルトランジスタ及び上記各選択トランジスタはいずれも厚さが同じであるゲート酸化膜を有しており、隣接するセルトランジスタと選択トランジスタの間には、ソース/ドレイン領域が形成されており、1)砒素(As)又は燐(P) を2×10^(13)?1×10^(15)イオン/cm^(2)のドーズで注入するか、2)低濃度のソース/ドレイン領域は、砒素(As)又は燐(P) を2×10^(13)?1×10^(14)イオン/cm^(2)のドーズで注入し、高濃度のソース/ドレイン領域は、砒素(As)又は燐(P) を1×10^(14)?5×10^(15)イオン/cm^(2)のドーズのドーズで注入するか、のいずれかにより、前記ソース/ドレイン領域の濃度を設定したものが記載されている。

(3)特開平11-330424号公報
ア.本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平11-330424号公報(以下「引用例3」という。)には、図1,2と共に次の記載がある。

a.「【0016】実施の形態に係る本発明の不揮発性半導体メモリセルの模式的な一部断面図を図1に示す。この不揮発性半導体メモリセルは、複数のメモリ素子(M_(0)?M_(7))が直列接続されたNANDストリングから構成されている。尚、複数のNANDストリングが、列方向(紙面の垂直方向)に配設されている。実施の形態においては、基体を、p型シリコン半導体基板10に設けられたn型ウエル内に形成された第1導電形を有するウエル11とする。即ち、各メモリ素子(M_(0)?M_(7))は、第1導電形(具体的にはp型)ウエル11内に形成されており、第2導電形(具体的にはn型)を有するソース/ドレイン領域13、チャネル形成領域14、トンネル酸化膜12上に形成された浮遊ゲート16、及び制御ゲート18を有する。浮遊ゲート16と制御ゲート18との間には絶縁層17が形成されている。尚、メモリ素子の一方のソース/ドレイン領域を、隣接するメモリ素子の他方のソース/ドレイン領域と共有化させることによって、複数のメモリ素子(M_(0)?M_(7))が直列接続されている。」

b.「【0020】[工程-100]先ず、公知の方法でp型シリコン半導体基板10に設けられたn型ウエル内に第1導電形(具体的にはp型)ウエル11をイオン注入法にて形成する。イオン注入の条件を、以下の表1に例示する。このようなイオン注入条件によって、不純物濃度が5×10^(16)乃至5×10^(17)cm^(-3)のウエル11を形成することができる。
【0021】
【表1】
注入イオン :B^(+)
加速エネルギー:100?300keV
ドーズ量 :1×10^(12)?1×10^(13)cm^(-2)
【0022】[工程-110]その後、p型シリコン半導体基板10の表面に公知の方法でトンネル酸化膜12を形成し、次いで、必要に応じて閾値調整のためのチャネルイオン注入を行った後、不純物を含有したポリシリコン層をCVD法にて成膜した後、かかるポリシリコン層をパターニングすることによって、浮遊ゲート16を形成する。次に、全面に、絶縁層17、不純物を含有したポリシリコン層を、順次、CVD法等にて成膜した後、不純物を含有したポリシリコン層及び絶縁層17をパターニングする。こうして、図2の(A)に示すように、トンネル酸化膜12上に形成された浮遊ゲート16、その上に形成された絶縁層17、及び絶縁層17上に形成された制御ゲート18を得ることができる。
【0023】[工程-120]次に、浮遊ゲート16、絶縁層17及び制御ゲート18をイオン注入用マスクとして、ウエル11の表面領域にイオン注入を行い、第2導電形(具体的にはn型)を有するソース/ドレイン領域13、及びチャネル形成領域14を形成する(図2の(B)参照)。イオン注入の条件を以下の表2に例示する。このようなイオン注入条件によって、不純物濃度が5×10^(17)乃至5×10^(20)cm^(-3)のソース/ドレイン領域13を形成することができ、所望の閾値やソース領域とドレイン領域との間の耐圧を確保することができる。
【0024】
【表2】
注入イオン :As^(+)あるいはP^(+)
加速エネルギー:10?50keV
ドーズ量 :1×10^(13)?1×10^(15)cm^(-2)
【0025】[工程-130]その後、浮遊ゲート16、絶縁層17及び制御ゲート18をイオン注入用マスクとして、ウエル11とソース/ドレイン領域13との間に、ウエル11の不純物濃度よりも低濃度の第1の導電形(具体的にはp型)を有する低濃度不純物層15をイオン注入法にて形成する。イオン注入の条件を以下の表3に例示する。このようなイオン注入条件によって、ソース/ドレイン領域13の直下のp型ウエル11の領域の不純物が補償され、不純物濃度が1×10^(16)乃至1×10^(17)cm^(-3)の第1の導電形(具体的にはp型)を有する低濃度不純物層15を得ることができる。そして、このような低濃度不純物層15を形成することによって、低濃度不純物層15を形成しない場合と比較して、ソース/ドレイン領域-ウエル間の結合容量を約1/2低減することができる。尚、以上の工程によって、第1の選択トランジスタDSG及び第2の選択トランジスタSSGを形成することができる。」

c.図2(A)には、トンネル酸化膜12、浮遊ゲート16、絶縁膜17、制御ゲート18からなる積層構造が形成された状況が示されており、図2(B)には、p型ウエル11の表面領域にイオン注入することによって、ソース/ドレイン領域13が形成されることが示されている。また、図1には、メモリ素子M_(0)と第1の選択トランジスタDSGの間と、メモリ素子M_(7)と第2の選択トランジスタSSGの間のそれぞれにも、ソース/ドレイン領域13が形成されることが示されている。

イ.ゲート酸化膜の厚さについて
摘記した上記段落【0025】には、メモリ素子の形成工程と同じ工程によって、第1の選択トランジスタDSG及び第2の選択トランジスタSSGを形成することが記載されているから、メモリ素子のゲート酸化膜(トンネル酸化膜12)の厚さと、第1,第2の選択トランジスタのゲート酸化膜の厚さは同じであるものと認められる。

ウ.上記ア.?イ.を総合すれば、引用例3には、「NANDストリング型不揮発性半導体メモリセル及びその製造方法」(発明の名称)に関して、トンネル酸化膜12、浮遊ゲート16、絶縁膜17、制御ゲート18からなる積層構造を有する、NANDストリング型不揮発性半導体メモリセルであって、メモリ素子と選択トランジスタの間の基板に、1×10^(13)?1×10^(15)cm^(-2) のドーズ量でウエル11表面にイオン注入することにより、ソース/ドレイン領域13を形成したものが記載されているものと認められる。

3.本願発明と引用発明との対比・判断
本願発明と引用発明とを対比する。
ア.引用発明の「半導体基板10」は本願発明の「基板」に相当し、以下同様に、「p形ウェル14」は「P型ウエル」に、「絶縁膜(酸化膜)16」は「酸化物層」に、「フローティングゲート18」は「浮遊ゲート」に、「中間絶縁膜20」は「分離層」に、「制御ゲート22」は(メモリ・セルに含まれる)「制御ゲート」に、「セルトランジスタ」は「メモリ・セル」に、「フローティングゲート18及び制御ゲート22を接続した単一のゲート電極」は(選択トランジスタに含まれる)「制御ゲート」に、「選択トランジスタ」は「選択トランジスタ」にそれぞれ相当する。

イ.引用発明の「ソース/ドレイン領域24」はn^(-)不純物領域及びn^(+)不純物領域の2つの領域から構成されているが、両領域ともN型の領域であり、上記n^(-)不純物領域はLDD(Lightly Doped Drain)領域としてドレイン領域の一部を構成するものであるから、引用発明の「n^(-)不純物領域及びn^(+)不純物領域からなるソース/ドレイン領域24」は本願発明の「N型のソース/ドレイン領域」に相当している。

ウ.引用例1には、引用発明がフラッシュメモリーであることについて明示的な記載がない。しかしながら、上記2.(1)ア.c.で摘示した段落【0029】?【0033】によれば、引用発明のメモリは、消去動作をする場合に、p形ウェル14に18Vの消去電圧を、ワード線WL1?WL16には0V(基準電位)を印加し、ビット線BL、ストリング選択線SSL1、SSL2、及び接地選択線GSLをすべてフローティングとすることにより、セルトランジスタM1?M16のデータを一括して消去するものである。一方、フラッシュメモリーとは、電気的にデータをプログラム及び消去できるEEPROM(Electrically Erasable Programable Read-Only Memory)のうち、数バイト単位やブロック単位で一括して消去できる機能を有するもののことをいうから、引用発明はフラッシュメモリに該当する。したがって、引用発明の「NAND配列のセルトランジスタを有する電気的消去可能でプログラム可能なリードオンリメモリ」は、その消去動作を勘案すると、本願発明の「NANDフラッシュ・メモリ」に相当している。

エ.以上を総合すると、本願発明と引用発明とは、次の一致点で一致し、相違点で相違する。
[一致点]
「 基板と、
前記基板内に形成されたP型ウエルと、
前記P型ウエルの上に形成された酸化物層と、前記酸化物層の上に形成された浮遊ゲートと、前記浮遊ゲートの上に形成された分離層と、前記分離層上に形成された制御ゲートと、を含むメモリ・セルと、
前記P型ウエルの上に形成された酸化物層と、前記酸化物層の上方に形成された制御ゲートと、を含む選択トランジスタと、
前記メモリ・セルの前記制御ゲートと前記選択トランジスタの前記制御ゲートとの間の前記P型ウエル内に形成され、前記メモリ・セルと前記選択トランジスタとに共用されるN型のソース/ドレイン領域と、
を具備し、
前記メモリ・セルの前記酸化物層と前記選択トランジスタの前記酸化物層との厚さは同じであり、
前記ソース/ドレイン領域は、ドープされていることを特徴とするNANDフラッシュ・メモリ。」

[相違点]
ソース/ドレイン領域について、本願発明では、10^(13)?10^(14)/cm^(2)の濃度にドープされているのに対して、引用発明では、n^(+)不純物領域以外にn^(-)不純物領域を有しており、前記n^(-)不純物領域は2.0E13ions/cm^(2) でドープされており、前記n^(+)不純物領域は6.0E15ions/cm^(2) でドープされている点。

4.相違点についての当審の判断
上記相違点について検討する。
本願発明の「前記ソース/ドレイン領域は、10^(13)?10^(14)/cm^(2)の濃度にドープされている」点について、次の2とおりの意味に理解することができる。1つは、「前記ソース/ドレイン領域は、当該領域のいずれかの部分が、10^(13)?10^(14)/cm^(2)の濃度にドープされている」という意味であり、他の1つは、「前記ソース/ドレイン領域は、当該領域の全ての部分が、10^(13)?10^(14)/cm^(2)の濃度にドープされている」という意味である。

(1)前者の場合、すなわち、本願発明の「前記ソース/ドレイン領域は、10^(13)?10^(14)/cm^(2)の濃度にドープされている」ことが「前記ソース/ドレイン領域は、当該領域のいずれかの部分が、10^(13)?10^(14)/cm^(2)の濃度にドープされている」という意味で理解される場合について検討する。
このとき、引用発明は、ソース/ドレイン領域のうちn^(-)不純物領域が2.0E13ions/cm^(2) (=2.0×10^(13)/cm^(2))でドープされているので、引用発明のソース/ドレイン領域の少なくとも一部分が10^(13)?10^(14)/cm^(2)の範囲に入っているから、上記相違点は実質的な相違点とはならない。
また、引用発明は、本願発明のメモリ・セルに相当するセルトランジスタと、選択トランジスタの両者のゲート絶縁膜の膜厚が同じであり、ソース/ドレイン領域が、10^(13)?10^(14)/cm^(2)の範囲内の濃度にドープされているn^(-)不純物領域を有しているため、本願発明と同様に、ソース/ドレイン領域とP型ウエルの間のバンド間トンネル電流を防ぐ効果を有しているものと認められる。
したがって、引用発明と本願発明は同一である。

(2)次に、後者の場合、すなわち、本願発明の「前記ソース/ドレイン領域は、10^(13)?10^(14)/cm^(2)の濃度にドープされている」ことが「前記ソース/ドレイン領域は、当該領域の全ての部分が、10^(13)?10^(14)/cm^(2)の濃度にドープされている」という意味で理解される場合について検討する。
このとき、本願発明は単一のN型領域からなるソース/ドレイン領域を有しているのに対して、引用発明は、ソース/ドレイン領域が、n^(+)不純物領域以外にn^(-)不純物領域を有しており、上記n^(-)不純物領域はいわゆるLDD領域として、ドレイン領域近傍の電界を緩和する機能を有している点で相違している。
しかしながら、上記第3.2.(2)オ.において検討したとおり、NAND型不揮発性メモリ素子の選択トランジスタとメモリトランジスタの間に設けられるソース/ドレイン領域について、単一のN型領域からなるものとするか、低濃度の領域(LDD領域)及び高濃度の領域からなるものとするか、のいずれの構成も選択し得るものである。そして、ゲート酸化膜が同じ厚さを有する、複数のメモリトランジスタと選択トランジスタが直列に接続されたNAND型メモリにおいて、選択トランジスタとメモリトランジスタの間に設けられる、単一のN型領域からなるソース/ドレイン領域が採用し得るドープ量は、上記第3.2.(2)オ.と(3)ウ.において検討したとおり、1×10^(13)?1×10^(15)cm^(-2) である。
したがって、引用発明のソース/ドレイン領域として、LDD領域(n^(-)不純物領域)を省いて単一のN型領域からなる構造とするとともに、上記ソース/ドレイン領域を、10^(13)?10^(14)/cm^(2)の濃度にドープされているものとすることは、引用例2と引用例3の記載に基づいて、当業者が容易になし得たことである。
なお、引用例2及び引用例3のいずれに記載のNAND型メモリにおいても、メモリトランジスタと選択トランジスタのゲート酸化膜が同じ厚さを有しており、上記メモリトランジスタと選択トランジスタの間に設けられるソース/ドレイン領域は、1×10^(13)?1×10^(15)cm^(-2) でドープされているから、ソース/ドレイン領域とP型ウエルの間のバンド間トンネル電流を防ぐ効果を有しており、引用発明において引用例2及び引用例3のソース/ドレイン領域の濃度を採用したものも同様の効果を奏しているものと認められるので、本願発明が格別顕著な効果を奏しているものとは認められない。

第4.むすび
以上のとおり、本願発明は、引用発明と同一であるか、引用発明と引用例2及び引用例3に記載された事項に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第1項第3号または同法第29条第2項の規定により特許を受けることができない。
したがって、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2012-07-04 
結審通知日 2012-07-10 
審決日 2012-07-26 
出願番号 特願2001-566166(P2001-566166)
審決分類 P 1 8・ 121- Z (H01L)
P 1 8・ 113- Z (H01L)
P 1 8・ 561- Z (H01L)
最終処分 不成立  
前審関与審査官 小森 重樹  
特許庁審判長 池渕 立
特許庁審判官 加藤 浩一
西脇 博志
発明の名称 NANDフラッシュ・メモリ  
代理人 森田 俊雄  
代理人 仲村 義平  
代理人 酒井 將行  
代理人 堀井 豊  
代理人 深見 久郎  
代理人 荒川 伸夫  

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