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審決分類 |
審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) H01L |
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管理番号 | 1268732 |
審判番号 | 不服2011-1539 |
総通号数 | 159 |
発行国 | 日本国特許庁(JP) |
公報種別 | 特許審決公報 |
発行日 | 2013-03-29 |
種別 | 拒絶査定不服の審決 |
審判請求日 | 2011-01-21 |
確定日 | 2013-01-09 |
事件の表示 | 特願2002-327822「不揮発性強誘電体メモリの配線」拒絶査定不服審判事件〔平成15年10月 3日出願公開、特開2003-282841〕について、次のとおり審決する。 |
結論 | 本件審判の請求は、成り立たない。 |
理由 |
1.手続の経緯 本願は、平成14年11月12日(パリ条約による優先権主張2001年12月29日、大韓民国)の出願であって、平成21年9月24日に手続補正がなされ、平成22年9月9日付けで拒絶査定がなされ、これに対して、平成23年1月21日に拒絶査定に対する審判請求がなされ、その後、当審において、平成24年3月9日付けで拒絶理由通知がなされ、同年6月21日に手続補正がなされるとともに、同日に意見書が提出されたものである。 2.当審における拒絶の理由 当審において、平成24年3月9日付けで通知した拒絶の理由の概要は、以下のとおりである。 本願の請求項1ないし12に係る発明は、その優先日前に日本国内において頒布された刊行物である特開2000-101039号公報、特開2000-268558号公報、特開2001-118380号公報、特開平5-21750号公報、特表平9-508240号公報及び特開平10-214494号公報に記載された発明に基いて、その優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 3.本願発明 本願の請求項1ないし9に係る発明は、平成24年6月21日になされた手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1ないし9に記載されている事項により特定されるとおりのものであって、そのうちの請求項1に係る発明(以下「本願発明」という。)は、その特許請求の範囲の請求項1に記載されている事項により特定されるとおりのものである。 ここにおいて、請求項1に記載された「前記サブビットラインを配列順に3本を一組として組み分けした場合、第1層には前記一組のサブビットラインにおける一番目のサブビットラインを配置させ、第2層には前記一組のサブビットラインにおける二番目のサブビットラインを配置させ、第3層には前記一組のサブビットラインにおける三番目のサブビットラインを配置させる」は、平成24年6月21日に提出された意見書における 「(2)補正について 上記手続補正書において行った補正は以下の通りである。 まず、平成21年9月24日付けで提出した手続補正書における特許請求の範囲に記載された請求項(以下、「旧請求項」と言う。)1,3を統合し、新請求項1とした。」 という記載及び平成21年9月24日になされた手続補正により補正された請求項1及び3の記載からみて、「前記メインビットラインを配列順に3本を一組として組み分けした場合、第1層には前記一組のメインビットラインにおける一番目のメインビットラインを配置させ、第2層には前記一組のメインビットラインにおける二番目のメインビットラインを配置させ、第3層には前記一組のメインビットラインにおける三番目のメインビットラインを配置させる」の誤記であることが明らかであるから、本願発明は、次のとおりであると認められる。 「【請求項1】 それぞれ複数個の単位セルを含むサブセルアレイのブロックを備えたセルアレイブロック内で、 前記単位セルの一端子に連結されるように一ライン方向に一定の間隔を保って配列された複数のサブビットラインと、 それぞれのサブビットラインに対応させて配置されている複数のメインビットラインとを備えた不揮発性強誘電体メモリの配線において、 サブビットラインを1層に平行に並べる一方、メインビットラインはサブビットラインの層の上の複数の層に3つの配線層を用いて配置する時、前記一ライン方向に配列された前記メインビットラインを配列順に3本を一組として組み分けした場合、第1層には前記一組のメインビットラインにおける一番目のメインビットラインを配置させ、第2層には前記一組のメインビットラインにおける二番目のメインビットラインを配置させ、第3層には前記一組のメインビットラインにおける三番目のメインビットラインを配置させる ことを特徴とする不揮発性強誘電体メモリの配線。」 4.引用刊行物に記載された発明 (4-1)当審における拒絶の理由に引用された、本願の優先日前に頒布された刊行物である特開2000-101039号公報(以下「引用刊行物」という。)には、図1とともに、以下の事項が記載されている。(なお、下線は、当審において付与したものである。以下同様。) 「【0001】 【発明の属する技術分野】本発明は半導体メモリ装置に係り、特に高信頼にデータ読出しができる階層型ビット線構成の高集積メモリに関する。 【0002】 【従来の技術】半導体メモリ装置、たとえばダイナミック・ランダム・アクセス・メモリ(DRAM)を高集積に構成する方法として、階層型ビット線構成が知られている。図6に非階層型のビット線構成と階層型ビット線構成の概念図を示す。非階層型のビット線構成(a)では、単層配線で形成されたビット線たとえばBL1にセンスアンプ12が接続される。メモリセルたとえばMC1は、ワード線たとえばX1とBL1との交点にマトリックスに配置される。階層型のビット線構成(b)では、細分化されたサブビット線たとえばSB1と、複数のサブビット線にスイッチトランジスタM14を介して接続するメインビット線たとえばMB1とでビット線が構成される。サブビット線とメインビット線とは、異なる配線層で形成される。メモリセルたとえばMC1は、ワード線たとえばX1とSB1との交点にマトリックスに配置される。 【0003】階層型ビット線構成では、非階層型ビット線構成に比べメモリセル領域60B(60A)に対するセンスアンプ部61B(61A)の占有比を低減でき、メモリを高集積に構成できる。この理由は、拡散層容量や対メモリセル部容量などを含むビット線BL1やサブビット線SB1のビット線容量に比べ、ほぼ配線容量のみのメインビット線MB1のビット線容量は、単位長さ当たりで大幅に小さいためである。DRAMのメモリセル信号量はビット線容量に反比例するので、ビット線容量を大きくすると信号量が低下し、信号センス時間が劣化したり、誤読出ししたりしてしまう。単位長さ当たりの容量が小さいメインビット線の活用により、階層型ビット線構成では、非階層型ビット線構成に比べて、ひとつのセンスアンプ12に接続するメモリセル数を多くできる。 【0004】 【発明が解決しようとする課題】メインビット線容量が仮に0に近いとすれば、メインビット線をいくらでも長くして、メモリセル領域60Bに対するセンスアンプ部61Bの占有比をいくらでも小さくできるように思える。しかし、現実には配線容量などのためにメインビット線容量は0ではない。配線容量とは、メインビット線とその上下の配線層との間の容量、および隣接メインビット線間の容量である。 【0005】本発明の目的は、単位長さ当たりのメインビット線容量を低減することにより、メモリ信号量を低下させることなくメモリセル領域に対するセンスアンプ部の占有比を低下させて、高信頼,高集積の半導体メモリ装置を提供することにある。」 「【0011】本発明の階層ビット線構成の半導体メモリ装置は、トランジスタとキャパシタとでメモリセルが構成されるDRAMや強誘電体メモリ、あるいはトランジスタで構成されるプログラマブル・リード・オンリ・メモリ(PROM)などである。 【0012】 【発明の実施の形態】図1は本発明の一実施例の半導体メモリ装置の主要な構成、およびその要部断面構造を示すものである。 【0013】図1(a)において、半導体チップ10には、メモリマット11、アドレスデコード系回路15,データ入出力回路16が設けられる。図1(a)は本発明に関係する部分のみを抽出したのであって、半導体メモリ装置に一般的な回路全体の詳細を示したものではない。メモリマット11は、センスアンプ12を有し、データ入出力線DTを介して、回路16とデータを通信する。さらに、メモリマット11は、回路15からのアドレス信号線ADで駆動されるワードドライバ13を有する。 【0014】メモリマット11は、階層型ビット線構成となっている。すなわち、メモリセルたとえばMC1?MCnが接続されたサブビット線SB1が、さらにスイッチングトランジスタM14を介してメインビット線MB1に接続される。メインビット線には、このようなサブメモリ単位が複数個(SM01?SMm1)接続される。メモリセルのスイッチングトランジスタを制御するワード線は、たとえばX1およびXs1の二層で構成される。 【0015】同様に、サブビット線のスイッチングトランジスタM14を制御するワード線は、たとえばZ0およびZs0の二層で構成される。二層構造にする理由は、ゲート電極材料と同じとなるXs1やZs0は、一般にシリコンを主成分とするために高抵抗だからである。たとえばアルミ(Al)を主元素とする低抵抗配線X1やZ0でXs1やZs0を裏打ちすることにより、ワード線の遷移を高速化できる。 【0016】メモリマット11内のセンスアンプ12やワードドライバ13、およびメモリマット外の論理回路、たとえば回路15や回路16には、電源線VHおよび接地線VLが供給される。 【0017】図1(b)は、回路12,13,15,16における断面構造、図1(c)はメモリマット11における断面構造((a)のA-A′に沿っている)を示す。 【0018】図1(b)の回路12,13,15,16の断面図において、シリコンウェル19の表面には、ソースS20,ドレインD20,ゲートG20とからなるトランジスタ領域17と、アイソレーション領域18とが形成される。ソースおよびドレインは、プラグ22を介して配線層21に電気的に接続される。さらに、ソース上の配線層21はプラグ23を介して、電源線VHまたは接地線VLに接続される。なお、同図ではNチャネルおよびPチャネルトランジスタの区別を示していないが、いずれも同様な断面構造となる。 【0019】図1(c)のメモリマットの断面図においては、シリコンウェル19の表面に、ワード線Xs1の一部をゲートとするトランジスタ領域17と、アイソレーション領域18とが形成される。ソース,ドレインは紙面垂直方向にある。その上には、配線層21と同時に形成され、紙面垂直方向に延びるサブビット線SB1が設けられる。その上には、VH,VLと同時に形成され、低抵抗である裏打ちワード線X1が設けられる。その上には、紙面垂直方向に延びるメインビット線MB1が設けられる。なお、配線21とSB1、および配線VH,VLとX1とは、それぞれ必ずしも同時に形成されたものでなくてもよいが、周辺回路とメモリマットとで同一配線層を異なる目的に利用することが望ましい。」 (4-2)引用刊行物の段落【0014】の「メモリマット11は、階層型ビット線構成となっている。すなわち、メモリセルたとえばMC1?MCnが接続されたサブビット線SB1が、さらにスイッチングトランジスタM14を介してメインビット線MB1に接続される。メインビット線には、このようなサブメモリ単位が複数個(SM01?SMm1)接続される。・・・」という記載及び図1(a)からは、「メモリマット11には、メモリセルMC1?MCnが接続されたサブビット線SB1が、さらにスイッチングトランジスタM14を介してメインビット線MB1に接続され、前記メモリセルMC1?MCn、前記サブビット線SB1及び前記スイッチングトランジスタM14が、サブメモリ単位を構成し、前記メインビット線MB1には、複数の前記サブメモリ単位SM01?SMm1が接続され」た構成が読みとれる。 (4-3)引用刊行物の図1(a)及び(c)からは、「同一配線層に形成された複数のサブビット線(SB1)の上に、同一配線層に形成された複数のメインビット線(MB0、MB1、MB2)が形成された」構成が見てとれる。 (4-4)引用刊行物の図1(a)から、複数の各メインビット線には、複数のサブメモリ単位が接続されていることは明らかである。 (4-5)そうすると、引用刊行物には、以下の発明(以下「刊行物発明」という。)が記載されているものと認められる。 「階層型ビット線構成の強誘電体メモリの複数のサブビット線及び複数のメインビット線であって、 前記複数のサブビット線及び前記複数のメインビット線は、メモリマット上に形成されており、 複数のメモリセルが接続された各前記サブビット線が、さらにスイッチングトランジスタを介して各前記メインビット線に接続され、 前記複数のメモリセル、各前記サブビット線及び前記スイッチングトランジスタは、サブメモリ単位を構成し、 各前記メインビット線には、複数の前記サブメモリ単位が接続され、 前記複数のサブビット線及び前記複数のメインビット線は、前記メモリマットの断面図において、各々同一配線層に、紙面垂直方向に延びるように設けられるとともに、前記複数のメインビット線は、前記複数のサブビット線の上に設けられている、 階層型ビット線構成の強誘電体メモリの複数のサブビット線及び複数のメインビット線。」 5.対比 (5-1)刊行物発明の「強誘電体メモリ」、「メモリセル」、「サブメモリ単位」及び「メモリマット」は、各々本願発明の「不揮発性強誘電体メモリ」、「単位セル」、「サブセルアレイ」及び「セルアレイブロック」に相当する。 (5-2)刊行物発明の「メインビット線」及び「サブビット線」は、各々本願発明の「メインビットライン」及び「サブビットライン」に相当する。また、刊行物発明において、「メインビット線」は、「サブビット線」に対応されて配置されていること、「サブビット線」は、「メモリセル」の一端子に連結されるように一ライン方向に一定の間隔を保って配列されていることは、明らかである。 (5-3)刊行物発明の「前記複数のサブビット線・・・は、前記メモリマットの断面図において、各々同一配線層に、紙面垂直方向に延びるように設けられる」という限定事項から、刊行物発明の「サブビット線」は、一層に平行に並んでいることは明らかである。 (5-4)刊行物発明の「メインビット線」及び「サブビット線」と本願発明の「メインビットライン」及び「サブビットライン」とは、「メインビットラインはサブビットラインの層の上の」「層に」「配置させ」たという点で共通する。 (5-5)そうすると、本願発明と刊行物発明は、 「それぞれ複数個の単位セルを含むサブセルアレイのブロックを備えたセルアレイブロック内で、 前記単位セルの一端子に連結されるように一ライン方向に一定の間隔を保って配列された複数のサブビットラインと、 それぞれのサブビットラインに対応させて配置されている複数のメインビットラインとを備えた不揮発性強誘電体メモリの配線において、 サブビットラインを1層に平行に並べる一方、メインビットラインはサブビットラインの層の上の複数の層に配置させた、 不揮発性強誘電体メモリの配線。」 である点で一致し、以下の点で相違しているものと認められる。 (相違点)本願発明では、「メインビットラインはサブビットラインの層の上の複数の層に3つの配線層を用いて配置する時、前記一ライン方向に配列された前記メインビットラインを配列順に3本を一組として組み分けした場合、第1層には前記一組のメインビットラインにおける一番目のメインビットラインを配置させ、第2層には前記一組のメインビットラインにおける二番目のメインビットラインを配置させ、第3層には前記一組のメインビットラインにおける三番目のメインビットラインを配置させる」のに対して、刊行物発明では、そのような特定がなされていない点。 6.判断 (6-1)以下、上記相違点について、検討する。 半導体記憶装置のビット線のような半導体装置の伝送路において、隣接する信号線間のクロストークを防止するため、断面の上下方向の異なる層に分離して配置することは、以下の周知例1?3に記載されているように、従来から周知であり、その際に、三層以上の複数の層に分離して形成することも、下記周知例1に「なお、上記実施例では、ビット線を2層に分離して形成するようにしたが、この発明はこれに限定されることなく、ビット線を何層にも分離して形成するようにしてもよい。」(第2頁左下欄第13?16行)と記載されているように、従来から周知である。 そして、隣接する信号線を、例えば異なる三層に分割して配置する際に、各信号線をどの層に振り分けて配置するかということは、配線レイアウト設計上の制約などを考慮しつつ、当業者が必要に応じて、適宜設定し得る設計的事項であるところ、信号線の配列順に規則的に複数の層に振り分けることは、当業者であれば、容易に思いつくことである。 また、本願発明において、「メインビットラインはサブビットラインの層の上の複数の層に3つの配線層を用いて配置する時、前記一ライン方向に配列された前記メインビットラインを配列順に3本を一組として組み分けした場合、第1層には前記一組のメインビットラインにおける一番目のメインビットラインを配置させ、第2層には前記一組のメインビットラインにおける二番目のメインビットラインを配置させ、第3層には前記一組のメインビットラインにおける三番目のメインビットラインを配置させる」構成とすることより、当業者の予測を超えた格別の効果が生じていると認めることもできない。 (ア)周知例1 特開昭63-308371号公報には、第1図とともに、以下の記載がなされている。 「[産業上の利用分野] この発明は、半導体記憶装置に関し、特に複数のワード線とビット線が直交して配置され、各交点にメモリセルが配置されたような半導体記憶装置に関する。」(第1頁左下欄第14?18行) 「[実施例] 第1図はこの発明の一実施例の半導体記憶装置の特徴部分を示す断面図である。この実施例の特徴は、従来1工程にてすべて形成していたビット線を、複数の工程にて形成することにより、その配置を断面の上下方向に分離したことにある。すなわち、図示された3本のビット線41,42および43について説明すると、ビット線41および43は半導体基板または絶縁物7の上に第1工程にて形成される。そして、これらビット線41および43の上に第1絶縁膜81が形成された後、第2工程にて第1絶縁膜81の上にビット線42が形成される。さらに、第1絶縁膜の上に第2絶縁膜82が形成される。このように、本実施例においては、隣り合うビット線が半導体記憶装置の断面の上下方向に分離して形成される。」(第2頁右上欄第4?19行) 「なお、上記実施例では、ビット線を2層に分離して形成するようにしたが、この発明はこれに限定されることなく、ビット線を何層にも分離して形成するようにしてもよい。 [発明の効果] 以上のように、この発明によれば、隣り合うビット線を半導体記憶装置の断面の上下方向に分離して形成するようにしたので、ビット線間の浮遊容量を減らし、クロストークを抑えることができる。また、ビット線幅を大きくできるため、電流密度の上昇を防ぐことができ、信頼性の向上を図ることができる。」(第2頁左下欄第13行?同頁左下欄第4行) (イ)周知例2 特開平10-308460号公報には、図2、4?9とともに、以下の記載がなされている。 「【0001】 【発明の属する技術分野】本発明は、半導体集積回路装置に関し、特に、SRAM(Static Random Access Memory)を有する半導体集積回路装置に適用して有効な技術に関するものである。」 「【0012】本発明の他の目的は、SRAMのメモリセルにおいて、クロストークノイズの発生を抑えることができる技術を提供することにある。」 「【0027】図2は、本発明の一実施の形態であるSRAMのメモリセルアレイの一部(3×4ビット)の等価回路図を示す。 【0028】図示のように、全ての1ビットのメモリセルのデータ線DLとデータ線バーDLとは異なる層の配線によって構成されている。例えば、メモリセルMC_(1)の転送用MISFETQt_(1)に接続されたデータ線DLは第2層目のメタル配線M_(2)で構成され、転送用MISFETQt_(2)に接続されたデータ線バーDLは第3層目のメタル配線M_(3)で構成されている。 【0029】また、全ての隣接するデータ線DLとデータ線バーDLとは異なる層の配線によって構成されている。例えば、メモリセルMC_(1)の第3層目のメタル配線M_(3)で構成されたデータ線バーDLに隣接するメモリセルMC_(2)のデータ線DLは第2層目のメタル配線M_(2)で構成され、メモリセルMC_(1)の第2層目のメタル配線M_(2)で構成されたデータ線DLに隣接するメモリセルMC_(3)のデータ線バーDLは第3層目のメタル配線M_(3)で構成されている。 【0030】さらに、アレイ状に配列されたメモリセルにおいて、データ線DLとデータ線バーDLは1×2ビットのメモリセルごとに交差しており、交差する列は一列おきに設けられている。 【0031】同一列のメモリセルMC_(1),MC_(4)?MC_(6)のうち、1×2ビットのメモリセルMC_(1),MC_(4)のデータ線DLは第2層目のメタル配線M_(2)で構成され、データ線バーDLは第3層目のメタル配線M_(3)で構成される。また、1×2ビットのメモリセルMC_(5),MC_(6)のデータ線DLは第3層目のメタル配線M_(3)で構成され、データ線バーDLは第2層目のメタル配線M_(2)で構成される。」 「【0037】次に、上記メモリセルMC_(1)の具体的な構成を図4(メモリセルMC_(1)を示す半導体基板の平面図)、図5(図4のA-A’線における配線構造を示す半導体基板の断面図)および図6(図4のB-B’線における配線構造を示す半導体基板の断面図)を用いて説明する。なお、製造過程におけるメモリセルMC_(1)を示す半導体基板の平面図を図7および図8に示し、第2層目のメタル配線M_(2)および第3層目のメタル配線M_(3)のみの平面図をそれぞれ図9(a)および図9(b)に示す。」 「【0051】上記第1層目のメタル配線M_(1)の上層には第2層目の層間絶縁膜9が形成され、この第2層目の層間絶縁膜9上には第2層目のメタル配線M_(2)が形成されている。第2層目の層間絶縁膜9は、例えば酸化シリコン膜とBPSG膜との積層膜で構成され、第2層目のメタル配線M_(2)は、例えばW膜で構成されている。 【0052】上記第2層目のメタル配線M_(2)は、データ線DLを構成しており、第2層目の層間絶縁膜9に開孔された第1のスルーホール10を通じて、転送用MISFETQt_(1)のドレイン領域上に配置された第1層目のメタル配線M_(1)に接続されている。また、第2層目のメタル配線M_(2)は、パッド電極PMを構成しており、第2層目の層間絶縁膜9に開孔された第1のスルーホール10を通じて、転送用MISFETQt_(2)のドレイン領域上に配置された第1層目のメタル配線M_(1)に接続されている。 【0053】さらに、第2層目のメタル配線M_(2)は、基準電圧線(V_(SS))を構成しており、図には示さないが、第2層目の層間絶縁膜9に開孔された第1のスルーホールを通じて駆動用MISFETQd_(1),Qd_(2)のそれぞれのソース領域を接続した第1層目のメタル配線M_(1)に接続されている。さらに、第2層目のメタル配線M_(2)は、電源電圧線(V_(cc))を構成しており、図には示さないが、第2層目の層間絶縁膜9に開孔された第1のスルーホールを通じて負荷用MISFETQp_(1),Qp_(2)のそれぞれのソース領域を接続した第1層目のメタル配線M_(1)に接続されている。 【0054】上記第2層目のメタル配線M_(2)の上層には第3層目の層間絶縁膜11が形成され、この第3層目の層間絶縁膜11上には第3層目のメタル配線M_(3)が形成されている。第3層目の層間絶縁膜11は、例えば酸化シリコン膜、SOG(Spin On Glass)および酸化シリコン膜の積層膜で構成され、第3層目のメタル配線M_(3)は、例えばアルミニウム(Al)合金膜で構成されている。 【0055】上記第3層目のメタル配線M_(3)は、データ線バーDLを構成しており、第3層目の層間絶縁膜11に開孔された第2のスルーホール12を通じて、転送用MISFETQt_(2)のドレイン領域上に配置されたパッド電極PMに接続されている。」 (ウ)周知例3 特開平2-205054号公報には、第1、4図とともに、以下の記載がなされている。 「[産業上の利用分野] 本発明は、半導体装置に適用して有効な技術に関するもので、例えば、マイクロ波信号により動作を行う半導体装置に利用して有効な技術に関するものである。」(第1頁右下欄第2?6行) 「[発明が解決しようとする課題] しかしながら、上記マイクロストリップライン、ストリップラインにおいては以下の問題点がある。 すなわち、上記伝送路1同士がある一定間隔以内に接近してくるとインピーダンス値が設計値と一致しなくなり、インピーダンスマツチングの設計が非常に難しくなってしまうという問題である。 しかも、上記伝送路1同士がある一定間隔以内に近接してくると、伝送路1間においてクロストークノイズが発生し、所謂アイソレーション特性が劣化するという問題も生じる。」(第2頁右上欄第5?17行) 「第4図は光通信、コンピュータ用に使用される超高速半導体装置の縦断面図である。 同図において、この半導体装置の外郭はパッケージ部分と、該パッケージから突出する50本以上のピン(アウターリード)36とにより構成されている。パッケージ部分は上部を形成するキャップ34と、側部を形成する積層セラミック(アルミナ)12とにより封止された状態になっており、この積層セラミック(アルミナ)12間には上記ピン(アウターリード)36にそれぞれ接続される伝送路(インナーリード)11が形成されている(詳しくは後述)。」(第3頁右上欄第4?15行) 「この伝送路(インナーリード)11はタングステンよりなり、第1図に示されるように、アルミナよりなる誘電体12上に並列的にそれぞれ配置され,互いに一定間隔を持って離間配置されている。この伝送路(インナーリード)11間士の間の中央には基準電位を有するタングステンよりなる配線(グランド線)15がそれぞれ配置されている。上記伝送路(インナーリード)11及びグランド線15がプリントされた誘電体12は階層状に積層されており(本実施例においては2段)、上段の伝送路(インナーリード)11の真下にはグランド線15が、また上段のグランド線15の真下には伝送路11がそれぞれ配置される位置関係となるように積層されている。これら積層部位の上下面には、基準電位層13が形成されており、従って、マイクロ波信号を伝送する伝送路(インナーリード)11の上下左右方向には基準電位部分が離間配置された状態となっている。 上記各配線11、13、15及び誘電体12は、例えばグリーンシート積層法等の周知の製造法により形成される。」(第3頁左下欄第9行?同頁右下欄第10行) 「[発明の効果] 本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。 すなわち、マイクロ波を伝送する伝送路を積層化すると共に、該伝送路の上下左右方向に基準電位を有する配線を離間配置するようにしたので、基準電位を有する配線が、隣接する伝送路間のクロストークノイズを抑えることができることとなり、アイソレーション特性を劣化させることなく伝送路を近接配置でき、しかも伝送路が立体的に積層されることから、配線密度が向上されると共に伝送路の配線長を短くできる。その結果、アイソレーション特性、伝送特性に優れ、高集積化の図られた半導体装置となる。」(第5頁左下欄第6行?同頁右下欄第1行) そうすると、刊行物発明において、隣接するメインビット線(MB0、MB1、MB2)間のクロストークを防止するために、上記の周知技術を勘案することにより、本願発明のように、「メインビットラインはサブビットラインの層の上の複数の層に3つの配線層を用いて配置する時、前記一ライン方向に配列された前記メインビットラインを配列順に3本を一組として組み分けした場合、第1層には前記一組のメインビットラインにおける一番目のメインビットラインを配置させ、第2層には前記一組のメインビットラインにおける二番目のメインビットラインを配置させ、第3層には前記一組のメインビットラインにおける三番目のメインビットラインを配置させる」構成とすることは、当業者が容易になし得たものある。 よって、上記相違点は、当業者が容易に想到し得た範囲に含まれる程度のものである。 (6-2)以上検討したとおり、本願発明と刊行物発明との相違点は、当業者が、周知の技術思想を勘案することにより、容易に想到し得たものにすぎず、本願発明は、引用刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 7.むすび 以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。 よって、結論のとおり審決する。 |
審理終結日 | 2012-07-18 |
結審通知日 | 2012-07-24 |
審決日 | 2012-08-20 |
出願番号 | 特願2002-327822(P2002-327822) |
審決分類 |
P
1
8・
121-
WZ
(H01L)
|
最終処分 | 不成立 |
前審関与審査官 | 宮部 裕一 |
特許庁審判長 |
北島 健次 |
特許庁審判官 |
小野田 誠 早川 朋一 |
発明の名称 | 不揮発性強誘電体メモリの配線 |
代理人 | 山川 茂樹 |
代理人 | 西山 修 |
代理人 | 黒川 弘朗 |
代理人 | 山川 政樹 |