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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 G11C
審判 査定不服 2項進歩性 特許、登録しない。 G11C
管理番号 1268928
審判番号 不服2011-12071  
総通号数 159 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2013-03-29 
種別 拒絶査定不服の審決 
審判請求日 2011-06-07 
確定日 2013-01-16 
事件の表示 特願2007-558345「メモリデバイス用デコーダ」拒絶査定不服審判事件〔平成18年9月14日国際公開、WO2006/096783、平成20年8月14日国内公表、特表2008-532201〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、2006年3月7日(パリ条約に基づく優先権主張外国庁受理 2005年3月8日、アメリカ合衆国)を国際出願日とする出願であって、平成22年2月4日付けの拒絶理由通知に対して同年5月7日に意見書及び手続補正書が提出されたが、平成23年2月2日付けで拒絶査定がなされた。
それに対して、同年6月7日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年12月20日付けで審尋がなされ、平成24年5月25日に回答書が提出された。

第2.補正の却下の決定
【補正の却下の決定の結論】
平成23年6月7日に提出された手続補正書による補正を却下する。

【理由】
1.補正の内容
平成23年6月7日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1?8を補正して、補正後の特許請求の範囲の請求項1?3とするとともに、明細書の補正を行うものであり、補正前後の請求項1は各々次のとおりである。

(補正前)
「【請求項1】
メモリデバイス用デコーダ(106B)であって、
オンになったときに各々がそれぞれの線電圧を前記メモリデバイスのそれぞれの線に印加する複数の駆動デバイス(212)と、
共通のノード(216)において前記複数の駆動デバイスに結合され、オンまたはオフにするように前記駆動デバイスを制御するための電圧を前記共通のノードにおいて発生させるための制御デバイス(220)と、
前記共通のノードに結合されたキャパシタ(222)をさらに備え、前記キャパシタに蓄積した電荷は前記共通のノードにおける前記電圧を初期ブースト電圧から最終ブースト電圧に増大させ、
前記制御デバイスは、前記共通のノードにおける前記初期ブースト電圧および前記最終ブースト電圧の両方の生成の間、同一の定制御電圧が印加される、デコーダ。」

(補正後)
「【請求項1】
メモリデバイス用デコーダ(106B)であって、
オンになったときに各々がそれぞれの線電圧を前記メモリデバイスのそれぞれの線に印加する複数の駆動デバイス(212)と、
共通のノード(216)において前記複数の駆動デバイスに結合され、オンまたはオフにするように前記駆動デバイスを制御するための電圧を前記共通のノードにおいて発生させるための制御デバイス(220)と、
前記共通のノードに結合されたキャパシタ(222)をさらに備え、前記キャパシタに蓄積した電荷は前記共通のノードにおける前記電圧を初期ブースト電圧から最終ブースト電圧に増大させ、
前記制御デバイスは、前記共通のノードにおける前記初期ブースト電圧および前記最終ブースト電圧の両方の生成の間、同一の定制御電圧が印加され、
複数のプルダウンデバイスをさらに備え、前記駆動デバイスがオフになったときに各々が低電圧を前記メモリデバイスのそれぞれの線に印加し、前記プルダウンデバイスの各々は、ソースに低電圧が印加され、ドレインがそれぞれの線に結合され、ゲートが共通の制御端子に結合されたMOSFETであり、
前記プルダウンデバイスを含むすべての前記MOSFETのゲートは、前記共通の制御端子に結合され、本来のブースト電圧が前記共通の制御端子に印加されて、前記プルダウンデバイスを含むすべての前記MOSFETをオンし、それぞれの線に低電圧が印加される、デコーダ。」

ここにおいて、補正後の請求項1の「前記プルダウンデバイスを含むすべての前記MOSFET」という記載について検討する。
補正後の請求項1において、「MOSFET」という語は、上記記載より前には、「前記プルダウンデバイスの各々は、・・・MOSFETであり」という箇所にしか記載されていないから、補正後の請求項1の「前記MOSFET」とは、「前記プルダウンデバイス」を構成する「MOSFET」にほかならない。
したがって、「前記プルダウンデバイスを含むすべての前記MOSFET」という記載は、技術的に意味をなさないものである。
一方、平成23年7月20日に提出された手続補正書により補正された審判請求書の「請求の理由」における「【本願発明が特許される理由】(3)補正後の請求項に係る本願発明と引用文献1?4との対比(理由A、B)」には、「上記のように、今回の補正では、独立請求項1において、請求項4の発明内容を記載するとともに、特許となった対応する米国特許第7,126,862号におけるクレーム9?11の限定事項を付加しました。」と記載されているところ、当該米国特許第7,126,862号のクレーム11には、「The decoder of claim 10 , wherein the gates of all the MOSFETs comprising the pull-down devices are coupled to the common control terminal.」(合議体訳:プルダウンデバイスを構成するすべてのMOSFETのゲートは共通の制御端子に結合される、クレーム10のデコーダ。)と記載されている。
また、請求項1の「前記プルダウンデバイスを含むすべての前記MOSFETのゲートは、前記共通の制御端子に結合され、本来のブースト電圧が前記共通の制御端子に印加されて、前記プルダウンデバイスを含むすべての前記MOSFETをオンし、それぞれの線に低電圧が印加される」に対応する記載と認められる明細書の0025段落には、「プルダウンデバイスを構成するすべてのMOSFETのゲートは共通の制御端子に結合される。動作の別のモードでは、低電圧が各々のそれぞれの線に印加されるように、本来のブースト電圧が共通の制御端子に印加されて、プルダウンデバイスを構成するすべてのMOSFETをオンにする。」(国際出願の原文では「The gates of all the MOSFETs comprising the pull-down devices are coupled to the common control terminal. In another mode of operation, the original boost voltage is applied on the common control terminal for turning on all the MOSFETs comprising the pull-down devices such that the low voltage is applied on each respective line.」)と記載されている。
以上の点を総合すると、補正後の請求項1の「前記プルダウンデバイスを含むすべての前記MOSFET」は、「前記プルダウンデバイスを構成するすべての前記MOSFET」の誤記であることが明らかである。
そこで、以下においては、補正後の請求項1の「前記プルダウンデバイスを含むすべての前記MOSFET」を、「前記プルダウンデバイスを構成するすべての前記MOSFET」と読み換えることとする。

2.本件補正による補正事項
本件補正による補正事項を整理すると次のとおりである。

(1)補正事項1
補正前の請求項1の「前記制御デバイスは、前記共通のノードにおける前記初期ブースト電圧および前記最終ブースト電圧の両方の生成の間、同一の定制御電圧が印加される、デコーダ。」を、「前記制御デバイスは、前記共通のノードにおける前記初期ブースト電圧および前記最終ブースト電圧の両方の生成の間、同一の定制御電圧が印加され、 複数のプルダウンデバイスをさらに備え、前記駆動デバイスがオフになったときに各々が低電圧を前記メモリデバイスのそれぞれの線に印加し、前記プルダウンデバイスの各々は、ソースに低電圧が印加され、ドレインがそれぞれの線に結合され、ゲートが共通の制御端子に結合されたMOSFETであり、 前記プルダウンデバイスを構成するすべての前記MOSFETのゲートは、前記共通の制御端子に結合され、本来のブースト電圧が前記共通の制御端子に印加されて、前記プルダウンデバイスを構成するすべての前記MOSFETをオンし、それぞれの線に低電圧が印加される、デコーダ。」と補正して、補正後の請求項1とすること。

(2)補正事項2
補正前の請求項4?8を削除すること。

(3)補正事項3
補正前の明細書の0027段落、0038段落、0043段落及び0045段落を補正して、各々補正後の0027段落、0038段落、0043段落及び0045段落とすること。

3.新規事項の追加の有無、及び補正の目的の適否についての検討
(1)補正事項1について
補正事項1により補正された部分は、本願の願書に最初に添付した明細書(以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。)の0044段落等に記載されているものと認められるから、補正事項1は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項1は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たす。
また、補正事項1は、補正前の請求項1に係る発明の発明特定事項である「前記メモリデバイスのそれぞれの線」に印加する電圧について技術的限定を加えるものであるから、特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項1は、特許法第17条の2第4項に規定する要件を満たす。

(2)補正事項2について
補正事項2は、特許法第17条の2第4項第1号に掲げる請求項の削除を目的とするものに該当する。
したがって、補正事項2は、特許法第17条の2第4項に規定する要件を満たす。
また、補正事項2が特許法第17条の2第3項に規定する要件を満たすことは明らかである。

(3)補正事項3について
補正事項3は、補正前の明細書の誤記を訂正するものであるから、特許法第17条の2第3項に規定する要件を満たす。

(4)新規事項の追加の有無、及び補正の目的の適否についてのまとめ
以上検討したとおりであるから、本件補正は、特許法第17条の2第3項及び第4項に規定する要件を満たすものである。
そして、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かについて、以下において更に検討する。

4.独立特許要件についての検討
(1)補正後の発明
本願の本件補正による補正後の請求項1?3に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?3に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正発明」という。)は、請求項1に記載されている事項により特定される次のとおりのものである。

「【請求項1】
メモリデバイス用デコーダ(106B)であって、
オンになったときに各々がそれぞれの線電圧を前記メモリデバイスのそれぞれの線に印加する複数の駆動デバイス(212)と、
共通のノード(216)において前記複数の駆動デバイスに結合され、オンまたはオフにするように前記駆動デバイスを制御するための電圧を前記共通のノードにおいて発生させるための制御デバイス(220)と、
前記共通のノードに結合されたキャパシタ(222)をさらに備え、前記キャパシタに蓄積した電荷は前記共通のノードにおける前記電圧を初期ブースト電圧から最終ブースト電圧に増大させ、
前記制御デバイスは、前記共通のノードにおける前記初期ブースト電圧および前記最終ブースト電圧の両方の生成の間、同一の定制御電圧が印加され、
複数のプルダウンデバイスをさらに備え、前記駆動デバイスがオフになったときに各々が低電圧を前記メモリデバイスのそれぞれの線に印加し、前記プルダウンデバイスの各々は、ソースに低電圧が印加され、ドレインがそれぞれの線に結合され、ゲートが共通の制御端子に結合されたMOSFETであり、
前記プルダウンデバイスを構成するすべての前記MOSFETのゲートは、前記共通の制御端子に結合され、本来のブースト電圧が前記共通の制御端子に印加されて、前記プルダウンデバイスを構成するすべての前記MOSFETをオンし、それぞれの線に低電圧が印加される、デコーダ。」

(2)引用刊行物に記載された発明
(2-1)本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開昭64-37797号公報(以下、「引用例」という。)には、第1図及び第5図とともに次の記載がある(ここにおいて、下記k.に記載した数式については、特許庁における事務処理システムの都合により体裁を変えて記載している(数学的な意味は同じ。)。また、下線は当合議体にて付加したものである。以下同じ。)。
a.「(産業上の利用分野)
本発明は、MOSFET(絶縁ゲート型電界効果トランジスタ)として例えばFAMOS(フローティングゲート・アバランシュインジェクションMOSFET)等のような半導体素子を記憶素子(メモリセル)とするEPROM装置、特にそのワード線駆動回路に関するものである。」(1ページ右下欄20行?2ページ左上欄6行)

b.「(実施例)
第1図は本発明の実施例を示すEPROM装置の回路図である。
このEPROM装置は、メモリアレイ50を備えると共に、論理回路60、2個の駆動回路70,80、遅延回路90、ブースト用コンデンサ100、電圧昇圧回路110、選択回路120、及びプリデコーダ回路130を有するワード線駆動回路を備えている。
メモリアレイ50は、FAMOSのような半導体素子からなるメモリセル50-11,50-12?50-81,50-82を有し、それらの縦方向に配列されたメモリセル50-11,50-12及び50-81,50-82の各コントロールゲートが共通接続されてワード線51-1?51-8を形成している。さらに横方向に配列されたメモリセル50-11?50-81及び50-12?50-82の各ドレインが共通接続されてビット線52-1,52-2を形成している。各メモリセル50-11,50-12?50-81,50-82のソースはグランド(=0V)に共通接続されている。」(5ページ左上欄3行?右上欄1行)

c.「論理回路60は、データ読出し動作時においてワード線選択用の複数の第1の信号、例えば内部アドレス信号a0,a1が入力されるとHおよびLレベル信号を出力する回路であり、内部アドレス信号a0,a1の論理積をノードN10に出力するANDゲート61と、その内部アドレス信号a0,a1の否定論理積をノードN11に出力するナンドゲート(以下、NANDゲートという)62と、ゲートがノードN11に接続されたエンハンスメント形のNMOS63とを備えている。ANDゲート61は、電源電圧VccとノードN10の間に直列接続されたインクリメント形(審決注:「イントリシック型」の誤記)NMOS61-1,61-2で構成され、そのノードN10がNMOS63を介してグランドに接続されている。NANDゲート62は、電源VccとノードN11の間に接続されたデプレッション形NMOS62-11を有すると共に、そのノードN11とグランドの間に直列接続されたエンハンスメント形NMOS62-2,62-3を有している。」(5ページ右上欄2行?18行)

d.「2つの駆動回路70,80のうち、一方の駆動回路70は、ワード線選択時においてノードN10のHレベル信号を入力して電流供給能力のある制御用Hレベル信号をノードN12へ出力する回路であり、電源電圧Vccとグランドの間に直列接続されたイントリシック形NMOS71、及びエンハンスメント形NMOS72で構成されている。他方の駆動回路80は、ワード線選択時においてノードN11のLレベル信号を入力して電流供給能力のある制御用Lレベル信号をノードN13へ出力する回路であり、電源電圧Vccとグランドの間に直列接続されたイントリシック形NMOS81及びエンハンスメント形NMOS82で構成されている。」(5ページ右上欄19行?左下欄11行)

e.「遅延回路90は、ノードN12上の信号を所定時間遅延させ、かつノードN13上の信号により制御される回路であり、エンハンスメント形NMOS91,92,93,94、デプレッション形NMOS95,96,97、及びコンデンサ98を備えている。ノードN14とグランドの間にはNMOS91とコンデンサ98が並列に接続され、さらに電源電圧VccとノードN14の間にNMOS95,92が直列接続されている。電源電圧VccとノードN15の間にはNMOS96が、さらにそのノードN15とグランドの間にはNMOS93がそれぞれ接続されている。また、電源電圧Vccとグランドの間には、ノードN16を介してNMOS97,94が直列接続されている。この遅延回路90は、ノードN12がLからHレベルに変化すると、所定時間経過後にノードN16をLからHレベルに駆動し、またノードN13がLからHレベルに変化すると、ノードN16をHからLレベルへ高速に駆動する。ノードN12は、遅延回路90の出力、つまりノードN16上の電圧を昇圧するブースト用コンデンサ100を介してノードN16に接続されている。」(5ページ左下欄12行?右上11行)

f.「電圧昇圧回路110は、ブースト用コンデンサ100により昇圧された電位を保持する回路であり、書込み用電圧VppとノードN12との間に直列接続されたイントリシック形NMOS111,112を有し、そのNMOS111と112の接続点と発振信号との間にコンデンサ113が接続されている。」(5ページ右下欄12行?同17行)

g.「選択回路120は、ワード線51-1?51-8を選択する回路であり、ゲートがノードN12に共通接続された複数のエンハンスメント形NMOS121-1?121-8を有し、その各NMOS121-1?121-8のドレイン(第1の電極)に第2の信号として例えばプリデコード信号Pr11?Pr18がそれぞれ供給されると共に、その各NMOS121-1?121-8のソース(第2の電極)にワード線51-1?51-8及びエンハンスメント形NMOS122-1?122-8がそれぞれ接続されている。各NMOS122-1?122-8のゲートは、ノードN13に共通接続されている。プリデコーダ回路130は、例えば複数の内部アドレス信号の論理積をとってプリデコード信号Pr11?Pr18を出力する回路である。」(5ページ右下欄18行?6ページ左上欄11行)

h.「以上のように構成されるEPROMの動作を第5図を参照しつつ説明する。なお、第5図は基板電圧が0V、電源電圧Vccが5V、書込み用電圧Vppが5Vで、内部アドレス信号a0をLからHレベルに切換えてワード線51-1を選択する場合の主なノードの電圧動作波形図である。
読出し動作時、Vccが5V、Vppが5Vで、ワード線51-1を選択して駆動する動作を以下(i)、(ii)で説明するが、各MOSSトランジスタの閾値はバックバイアス効果が無い時、エンハンスメント形は、0.8V、デプレッション形は-2.0V、イントリシック形は0Vにそれぞれ設定されているとする。」(6ページ左上欄12行?右上欄4行)

i.「(i) プリデコード信号Pr11がHレベル、Pr12?Pr18がLレベルで、内部アドレス信号a1がHレベルで、a0がLレベルからHレベルに変化して、ワード線51-1を選択する場合の動作を説明する。
内部アドレス信号a0が第5図のようにLからHレベルに変化して2つの内部アドレスa0,a1がHレベルになると、論理回路60のNANDゲート62によリノードN11がLレベルとなり、NMOS63がオフ状態になる。NMOS61-1,61-2は、内部アドレス信号a0,a1がHレベルのためにオン状態となり、ノードN10が第5図のようにHレベルになる。NMOS61-1のバックバイアス効果を含む閾値0.2Vにより、ノードN10は4.8Vまで駆動される。」(6ページ右上欄5行?同17行)

j.「駆動回路70において、ノードN10はHレベル、N11はLレベルで、NMOS71はオン状態、NMOS72はオフ状態になり、第5図のようにノードN12がHレベルになる。NMOS71のバックバイアス効果を含む閾値0.2Vにより、ノードN10(審決注:「ノードN12」の誤記)は4.6Vまでいったん駆動される。NMOS62-2,62-3のオン状態になった時のコンダクタンスも、NMOS61-1,61-2のトランジスタ列と同様に、比較的小さく設定されているので、駆動回路80を用いて駆動能力を増す。この駆動回路80において、ノードN10はHレベル、N11はLレベルで、NMOS81はオフ状態、NMOS82はオン状態になり、第5図のようにノードN13がLレベルになる。ノードN12がHレベル、N13がLレベルになると、選択回路120において、NMOS121-1はオン状態、NMOS122-1はオフ状態になる。NMOS121-1のドレインは、Hレベル(=5V)のプリデコード信号Pr11が印加されているため、選択するワード線51-1は第5図のようにNMOS121-1でHレベルに駆動され始める。ノードN12が4.6Vまで駆動されると、ワード線51-1はNMOS121-1のバックバイアス効果を含む閾値1.0Vによって3.6Vまで駆動される。」(6ページ左下欄5行?右下欄6行)

k.「次に、遅延回路90において、非選択時にNMOS91によって0Vに駆動されていたノードN14は、ノードN12がHレベルになってNMOS92がオン状態になると、電圧が上昇する。この電圧の上昇速度は、コンデンサ98の容量と、NMOS95のコンダクタンスの設定によって決まる。電圧の上昇速度を遅く設定すると、ノードN14の電圧は徐々にHレベルとなる。ノードN14の電圧がNMOS93のバックバイアス効果の無い閾値0.8Vを越えると、ノードN15がHレベルからLレベルとなり、ノードN16がLレベルからHレベルとなる。すなわち、ノードN12がLからHレベルになって、所定時間経過後に第5図のようにノードN16がLからHレベルになる。ここで、第1図のNMOS92のゲートをノードN12ではなく、ノードN10に接続した場合でも、同様の動作になる。ノードN16の電圧が上昇すると、コンデンサ100により、ノードN12の電圧が昇圧される。ノードN12の電圧の増加分(ブースト電圧)ΔV12は、次式で表わされる。

ΔV12=C100/(C100+C12A)・ΔV16 …(1)

但し、C100;コンデンサ100の容量。
Cl2A;ノードN12に接続されたコンデンサ100以外のすべての容量(例えば、NMOS121-1?121-8のゲート容量等)。
ΔV16;ノードN16の電圧増加分。

ノードN12の電圧V12は、(1)式と昇圧前のノードN12の電圧V12_(0)を用いて次式のように表わされる。

V12=V12_(0)+=C100/(C100+C12A)・ΔV16…(2)(審決注:上記(2)式は次式の誤記)
V12=V12_(0)+C100/(C100+C12A)・ΔV16…(2)

今、C100/(C100+C12A)を0.6になるように回路素子を設定したとすると、(2)式より、ノードN12の昇圧後の電圧V12は

V12=4.6+0.6×5=7.6となる。」(6ページ右下欄7行?7ページ右上欄下から6行)

l.「その結果、選択されたワード線51-1の電圧は、高速に5VまでNMOS121-1によって駆動される。ノードN12の電圧V12は、電圧昇圧回路110によって徐々に昇圧され、その定常値は電圧昇圧回路110の構成によって決まる上限値(例えば、9V)になる。
以上、プリデコード信号Pr11がHレベル、Pr12がLレベルで、内部アドレス信号a1がHレベルで、a0がLからHレベルに変化して、ワード線51-1を選択する場合を説明したが、内部アドレスa0の代りにa1がLからHレベルに変化した場合、a0とa1が同時にLからHレベルに変化した場合も、前記と同様に動作をする。」(7ページ右上欄15行?左下欄7行)

m.「ここで、電圧昇圧回路110を設けた理由について説明する。
もし電圧昇圧回路110が無いと、コンデンサ100によって7.6Vまでいったん昇圧されたノードN12の電圧は、接合リーク電流で下降し、ある時間経過すると、駆動回路70で駆動される4.6Vになる。仮にノードN12が4.6Vになった後、プリデコード信号を切換えると、選択されたワード線は、3.6Vまでしか駆動されない。このような不具合が生じないように、電圧昇圧回路110を用いてノードN12の電圧を昇圧する必要がある。」(7ページ右下欄11行?8ページ左上欄1行)

(2-2)ここにおいて、摘記事項b.の「このEPROM装置は、メモリアレイ50を備えると共に、論理回路60、2個の駆動回路70,80、遅延回路90、ブースト用コンデンサ100、電圧昇圧回路110、選択回路120、及びプリデコーダ回路130を有するワード線駆動回路を備えている。メモリアレイ50は、FAMOSのような半導体素子からなるメモリセル50-11,50-12?50-81,50-82を有し、それらの縦方向に配列されたメモリセル50-11,50-12及び50-81,50-82の各コントロールゲートが共通接続されてワード線51-1?51-8を形成している。」という記載から、引用例の「メモリアレイ50」の「ワード線51-1?51-8」を駆動する「ワード線駆動回路」は、「論理回路60、2個の駆動回路70,80、遅延回路90、ブースト用コンデンサ100、電圧昇圧回路110、選択回路120、及びプリデコーダ回路130」から構成されていることが明らかである。

(2-3)摘記事項g.の「選択回路120は、ワード線51-1?51-8を選択する回路であり、ゲートがノードN12に共通接続された複数のエンハンスメント形NMOS121-1?121-8を有し、その各NMOS121-1?121-8のドレイン(第1の電極)に第2の信号として例えばプリデコード信号Pr11?Pr18がそれぞれ供給されると共に、その各NMOS121-1?121-8のソース(第2の電極)にワード線51-1?51-8及びエンハンスメント形NMOS122-1?122-8がそれぞれ接続されている。各NMOS122-1?122-8のゲートは、ノードN13に共通接続されている。プリデコーダ回路130は、例えば複数の内部アドレス信号の論理積をとってプリデコード信号Pr11?Pr18を出力する回路である。」という記載及び同j.の「ノードN12がHレベル、N13がLレベルになると、選択回路120において、NMOS121-1はオン状態、NMOS122-1はオフ状態になる。NMOS121-1のドレインは、Hレベル(=5V)のプリデコード信号Pr11が印加されているため、選択するワード線51-1は第5図のようにNMOS121-1でHレベルに駆動され始める。」という記載、並びに第1図及び第5図の記載から、引用例の「NMOS121-1?121-8」は、「選択回路120」内にあって、ゲートが「ノードN12」に共通接続され、「ノードN12」上の電圧を受けて導通状態となったときに、「プリデコーダ回路130」から出力される「プリデコード信号Pr11?Pr18」を「ワード線51-1?51-8」に印加する構成となっていることが明らかである。

(2-4)摘記事項d.の「2つの駆動回路70,80のうち、一方の駆動回路70は、ワード線選択時においてノードN10のHレベル信号を入力して電流供給能力のある制御用Hレベル信号をノードN12へ出力する回路であり、電源電圧Vccとグランドの間に直列接続されたイントリシック形NMOS71、及びエンハンスメント形NMOS72で構成されている。」という記載、並びに第1図及び第5図の記載から、引用例の「ワード線駆動回路」は、「ノードN12」において「NMOS121-1?121-8」に結合され、「NMOS121-1?121-8」を制御するための電圧を発生させる「駆動回路70」を備えていることが明らかである。

(2-5)摘記事項k.の「次に、遅延回路90において、非選択時にNMOS91によって0Vに駆動されていたノードN14は、ノードN12がHレベルになってNMOS92がオン状態になると、電圧が上昇する。・・・(2)式より、ノードN12の昇圧後の電圧V12は V12=4.6+0.6×5=7.6となる。」という記載及び同l.の「その結果、選択されたワード線51-1の電圧は、高速に5VまでNMOS121-1によって駆動される。ノードN12の電圧V12は、電圧昇圧回路110によって徐々に昇圧され、その定常値は電圧昇圧回路110の構成によって決まる上限値(例えば、9V)になる。」という記載、並びに第1図及び第5図の記載から、引用例の「ワード線駆動回路」は、「ノードN12」に連結された「コンデンサ100」及び「電圧昇圧回路110」を備え、「コンデンサ100」に蓄積された電荷により、「ノードN12」の電圧を「4.6V」から「7.6V」まで増大させ、さらに「電圧昇圧回路110」により、「ノードN12」の電圧を「9V」まで増大させる構成となっていることが明らかである。

(2-6)摘記事項i.の「NMOS61-1,61-2は、内部アドレス信号a0,a1がHレベルのためにオン状態となり、ノードN10が第5図のようにHレベルになる。NMOS61-1のバックバイアス効果を含む閾値0.2Vにより、ノードN10は4.8Vまで駆動される。」という記載、及び第1図及び第5図の記載から、引用例の「駆動回路70」内の「イントリシック形NMOS71」の「ゲート」に供給される「ノードN10」の電圧は、「ノードN12」の電圧が「4.6V」から「7.6V」まで増大され、さらに「9V」まで増大されるまでの間、「4.8V」に設定されていることは明らかである。
また、第1図及び第5図の記載から、「駆動回路70」内の「エンハンスメント形NMOS72」の「ゲート」に供給される「ノードN11」の電圧は、「ノードN12」の電圧が「4.6V」から「7.6V」まで増大され、さらに「9V」まで増大されるまでの間、グランド(0V)に設定されていることも明らかである。
したがって、「駆動回路70」には、「ノードN12」の電圧が「4.6V」から「7.6V」まで増大され、さらに「9V」まで増大されるまでの間、一定の電圧が印加されているものと認められる。

(2-7)第1図及び第5図の記載から、引用例の「選択回路120」内の「NMOS122-1?122-8」は、「ノードN13」の電圧がHレベルになったときに導通するものであり、「ソース」が「グランド」に接続され、「ドレイン」が「ワード線51-1?51-8」にそれぞれ結合され、「ゲート」が「ノードN13」に接続されたMOSFETであることが明らかである。
そして、第1図及び第5図の記載から、「NMOS122-1?122-8」は、「NMOS121-1?121-8」の各々が非導通にになったときに導通し、「ワード線51-1?51-8」を「グランド」に接続する構成となっていることも明らかである。
さらに、第1図の記載から、「電源電圧Vcc」(5V)が「イントリシック形NMOS81」を介して「ノードN13」に印加されて、「NMOS122-1?122-8」が導通され、「ワード線51-1?51-8」を「グランド」に接続する構成となっていることも明らかである。

(2-8)したがって、引用例には次の発明(以下「引用発明」という。)が記載されているものと認められる。

「論理回路60、2個の駆動回路70,80、遅延回路90、ブースト用コンデンサ100、電圧昇圧回路110、選択回路120、及びプリデコーダ回路130からなる、メモリアレイ50のワード線51-1?51-8を駆動するためのワード線駆動回路であって、
前記選択回路120内にあって、ゲートがノードN12に共通接続され、前記ノードN12上の電圧を受けて導通状態となったときに、前記プリデコーダ回路130から出力されるプリデコード信号Pr11?Pr18を前記ワード線51-1?51-8に印加するNMOS121-1?121-8と、
前記ノードN12において前記NMOS121-1?121-8に結合され、前記NMOS121-1?121-8を制御するための電圧を発生させる駆動回路70と、
前記ノードN12に連結された前記コンデンサ100及び前記電圧昇圧回路110を備え、前記コンデンサ100に蓄積した電荷により、前記ノードN12の電圧を4.6Vから7.6Vまで増大させ、さらに前記電圧昇圧回路110により、前記ノードN12の電圧を9Vまで増大させ、
前記駆動回路70は、前記ノードN12の電圧が4.6Vから7.6Vまで増大され、さらに9Vまで増大されるまでの間、一定の電圧が印加されるものであり、
前記選択回路120には、NMOS122-1?122-8がさらに備えられ、前記NMOS122-1?122-8の各々は、前記NMOS121-1?121-8が非導通になったときに導通し、前記ワード線51-1?51-8をグランドに接続するものであり、前記NMOS122-1?122-8の各々は、ソースが前記グランドに接続され、ドレインが前記ワード線51-1?51-8にそれぞれ結合され、ゲートがノードN13に接続されたMOSFETであり、
電源電圧Vccがイントリシック形NMOS81を介して前記ノードN13に印加されて、前記NMOS122-1?122-8が導通され、前記ワード線51-1?51-8を前記グランドに接続する、ワード線駆動回路。」

(3)補正発明と引用発明との対比
(3-1)引用発明の「論理回路60、2個の駆動回路70,80、遅延回路90、ブースト用コンデンサ100、電圧昇圧回路110、選択回路120、及びプリデコーダ回路130からなる、メモリアレイ50のワード線51-1?51-8を駆動するためのワード線駆動回路」は、補正発明の「メモリデバイス用デコーダ(106B)」に相当する。

(3-2)引用発明の「ワード線51-1?51-8」は、補正発明の「前記メモリデバイスのそれぞれの線」に相当し、引用発明の「導通状態となったとき」は、補正発明の「オンになったとき」に相当する。
また、引用発明の「前記プリデコーダ回路130から出力されるプリデコード信号Pr11?Pr18」のそれぞれの電圧が、補正発明の「それぞれの線電圧」に相当する。
そして、引用発明は、「NMOS121-1?121-8」が「導通状態となったとき」に、「前記プリデコーダ回路130から出力されるプリデコード信号Pr11?Pr18」のそれぞれの電圧を「ワード線51-1?51-8」のそれぞれに印加する構成となっているから、引用発明の「前記選択回路120内にあって、ゲートがノードN12に共通接続され、前記ノードN12上の電圧を受けて導通状態となったときに、前記プリデコーダ回路130から出力されるプリデコード信号Pr11?Pr18を前記ワード線51-1?51-8に印加するNMOS121-1?121-8」は、補正発明の「オンになったときに各々がそれぞれの線電圧を前記メモリデバイスのそれぞれの線に印加する複数の駆動デバイス(212)」に相当する。

(3-3)引用発明の「ノードN12」は、「NMOS121-1?121-8」が共通に接続されるノードであるから、補正発明の「共通のノード(216)」に相当する。
そして、引用発明において、「前記NMOS121-1?121-8を制御するための電圧を発生させる」とは、「前記NMOS121-1?121-8」をオン又はオフにするように、「前記NMOS121-1?121-8」を制御するための電圧を発生させることにほかならないから、引用発明の「前記ノードN12において前記NMOS121-1?121-8に結合され、前記NMOS121-1?121-8を制御するための電圧を発生させる駆動回路70」は、補正発明の「共通のノード(216)において前記複数の駆動デバイスに結合され、オンまたはオフにするように前記駆動デバイスを制御するための電圧を前記共通のノードにおいて発生させるための制御デバイス(220)」に相当する。

(3-4)引用発明の「前記ノードN12に連結された前記コンデンサ100」は、補正発明の「前記共通のノードに結合されたキャパシタ(222)」に相当する。
また、引用発明の「4.6V」は、「前記コンデンサ100」によって昇圧(ブースト)が行われる前の初期の電圧であるから、引用発明の「4.6V」と補正発明の「初期ブースト電圧」とは、「『初期』『電圧』」である点で一致する。
したがって、引用発明の「前記ノードN12に連結された前記コンデンサ100及び前記電圧昇圧回路110を備え、前記コンデンサ100に蓄積した電荷により、前記ノードN12の電圧を4.6Vから7.6Vまで増大させ、さらに前記電圧昇圧回路110により、前記ノードN12の電圧を9Vまで増大させ」る構成と、補正発明の「前記共通のノードに結合されたキャパシタ(222)をさらに備え、前記キャパシタに蓄積した電荷は前記共通のノードにおける前記電圧を初期ブースト電圧から最終ブースト電圧に増大させ」る構成とは、「『前記共通のノードに結合されたキャパシタ(222)をさらに備え、前記キャパシタに蓄積した電荷は前記共通のノードにおける前記電圧を初期』『電圧から』、より高い『ブースト電圧に増大させ』」る構成である点で一致する。

(3-5)引用発明は、「前記ノードN12の電圧」が最終的に「9V」まで昇圧(ブースト)されているから、引用発明の「9V」は、補正発明の「最終ブースト電圧」に相当する。
したがって、引用発明の「前記駆動回路70は、前記ノードN12の電圧が4.6Vから7.6Vまで増大され、さらに9Vまで増大されるまでの間、一定の電圧が印加される」構成と、補正発明の「前記制御デバイスは、前記共通のノードにおける前記初期ブースト電圧および前記最終ブースト電圧の両方の生成の間、同一の定制御電圧が印加され」る構成とは、「『前記制御デバイスは、前記共通のノードにおける前記初期』『電圧および』『最終ブースト電圧の両方の生成の間、同一の定制御電圧が印加され』」る構成である点で一致する。

(3-6)引用発明の「NMOS122-1?122-8」は、導通状態になると「前記ワード線51-1?51-8をグランドに接続するもの」であるから、補正発明の「複数のプルダウンデバイス」に相当する。
したがって、引用発明の「前記選択回路120には、NMOS122-1?122-8がさらに備えられ」という構成は、補正発明の「複数のプルダウンデバイスをさらに備え」という構成に相当する。
また、引用発明の「前記NMOS121-1?121-8が非導通になったとき」は、補正発明の「前記駆動デバイスがオフになったとき」に相当する。
そして、引用発明の「グランド」の電圧が低電圧であることは当業者の技術常識であるから、引用発明の「前記NMOS121-1?121-8が非導通になったときに導通し、前記ワード線51-1?51-8をグランドに接続する」という構成は、補正発明の「前記駆動デバイスがオフになったときに各々が低電圧を前記メモリデバイスのそれぞれの線に印加し」という構成に相当する。

(3-7)引用発明の「ノードN13」は、補正発明の「共通の制御端子」に相当する。
したがって、引用発明の「前記NMOS122-1?122-8の各々は、ソースが前記グランドに接続され、ドレインが前記ワード線51-1?51-8にそれぞれ結合され、ゲートがノードN13に接続されたMOSFETであり」という構成は、補正発明の「前記プルダウンデバイスの各々は、ソースに低電圧が印加され、ドレインがそれぞれの線に結合され、ゲートが共通の制御端子に結合されたMOSFETであり」という構成に相当する。

(3-8)引用発明においては、「NMOS122-1?122-8」のすべてのゲートが「ノードN13」に結合されていることが明らかであるから、補正発明と引用発明とは、「前記プルダウンデバイスを構成するすべての前記MOSFETのゲートは、前記共通の制御端子に結合され」るものである点で一致する。
また、引用発明においては、「イントリシック形NMOS81を介し」た「電源電圧Vcc」、換言すれば「電源電圧Vcc」が入力される「イントリシック形NMOS81」の出力電圧が「前記ノードN13に印加されて」いるから、補正発明と引用発明とは、「正の電圧『が前記共通の制御端子に印加され』」ている点で一致する。
そして、引用発明の「前記NMOS122-1?122-8が導通され、前記ワード線51-1?51-8を前記グランドに接続する」という構成は、補正発明の「前記プルダウンデバイスを構成するすべての前記MOSFETをオンし、それぞれの線に低電圧が印加される」という構成に相当するから、補正発明と引用発明とは、「『前記プルダウンデバイスを構成するすべての前記MOSFETのゲートは、前記共通の制御端子に結合され、』駆動電圧『が前記共通の制御端子に印加されて、前記プルダウンデバイスを構成するすべての前記MOSFETをオンし、それぞれの線に低電圧が印加される』」ものである点で一致する。

(3-9)以上を総合すると、補正発明と引用発明とは、

「メモリデバイス用デコーダ(106B)であって、
オンになったときに各々がそれぞれの線電圧を前記メモリデバイスのそれぞれの線に印加する複数の駆動デバイス(212)と、
共通のノード(216)において前記複数の駆動デバイスに結合され、オンまたはオフにするように前記駆動デバイスを制御するための電圧を前記共通のノードにおいて発生させるための制御デバイス(220)と、
前記共通のノードに結合されたキャパシタ(222)をさらに備え、前記キャパシタに蓄積した電荷は前記共通のノードにおける前記電圧を初期電圧から、より高いブースト電圧に増大させ、
前記制御デバイスは、前記共通のノードにおける前記初期電圧および最終ブースト電圧の両方の生成の間、同一の定制御電圧が印加され、
複数のプルダウンデバイスをさらに備え、前記駆動デバイスがオフになったときに各々が低電圧を前記メモリデバイスのそれぞれの線に印加し、前記プルダウンデバイスの各々は、ソースに低電圧が印加され、ドレインがそれぞれの線に結合され、ゲートが共通の制御端子に結合されたMOSFETであり、
前記プルダウンデバイスを構成するすべての前記MOSFETのゲートは、前記共通の制御端子に結合され、駆動電圧が前記共通の制御端子に印加されて、前記プルダウンデバイスを構成するすべての前記MOSFETをオンし、それぞれの線に低電圧が印加される、デコーダ。」

である点で一致し、次の点で相違する。

(相違点1)
補正発明は、「初期電圧」が「ブースト電圧」であり、「より高いブースト電圧」が「最終ブースト電圧」であるのに対して、引用発明は、「初期電圧」が「4.6V」であって「ブースト電圧」であることは特定されておらず、また、「より高いブースト電圧」が「7.6V」であって、補正発明の「最終ブースト電圧」に相当する「9V」ではない点。

(相違点2)
「前記共通の制御端子に印加され」る「駆動電圧」が、補正発明では「本来のブースト電圧」であるのに対して、引用発明では、「イントリシック形NMOS81を介し」た「電源電圧Vcc」、換言すれば「電源電圧Vcc」が入力される「イントリシック形NMOS81」の出力電圧である点。

(4)相違点についての当審の判断
(4-1)相違点1について
(4-1-1)相違点の整理
相違点1は、補正発明は、「初期電圧」が「ブースト電圧」であるのに対して、引用発明は、「初期電圧」が「4.6V」であって「ブースト電圧」であることが特定されていないという相違点(以下「相違点1-1」という。)と、補正発明は、「より高いブースト電圧」が「最終ブースト電圧」であるのに対して、引用発明は、「より高いブースト電圧」が「7.6V」であって、補正発明の「最終ブースト電圧」に相当する「9V」ではないという相違点(以下「相違点1-2」という。)に分けて考えることができるので、以下その各々について検討する。

(4-1-2)相違点1-1について
(4-1-2-1)一般に、半導体メモリにおいて、外部から供給される電圧の低電圧化に対応するなどの目的で、デコーダ等の駆動電源として、外部から供給される電圧を昇圧した電圧、すなわちブースト電圧を用いることは、例えば、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である下記周知例にも記載されているように、当業者における周知技術である。

a.周知例:特開2003-16793号公報
上記周知例には、図1?3及び5とともに、次の記載がある。

「【0001】
【発明の属する技術分野】本発明は、フラッシュメモリのような半導体記憶装置用のデコーダに係り、特に、効率的なブースト動作を保証するため時間遅延系と組み合わされたNMOSドライバ回路を使用する高速Xデコーダに関する。」
「【0003】従来、フラッシュメモリ用のワード線ドライバ回路は、CMOS構造で製作されている。CMOS構造は通常の5V以上のV_(CC)電源を巧く取り扱い、寄生セル容量は重要な考慮事項ではなかった。しかし、近年では、電子機器の全般における小型化、特に、フラッシュメモリの小型化の進行に伴って、3V程度のより小さいV_(CC)電源が出現している。
【0004】
【発明が解決しようとする課題】V_(CC)がこのように低くなると、ブースト電圧V_(BST)を制御ゲートへ供給するため電圧ブースト回路を使用する必要がある。このような回路は、寄生容量負荷の影響を強く受ける。その理由は、グローバルXデコーダ用のCMOSドライバには、選択するセルに対しては、グローバルワード線をロー状態にしなければならないという特性があり、選択しない全てのセルに対しては、グローバルワード線をハイ状態にする必要がある。よって、ブースト回路に負荷をかけ、ブースト回路の動きを遅くさせる。このため、高速動作のためには、ブースト回路に負荷をかけることなく、ブースト動作を強める方法を提供することが望ましい。」
「【0006】
【発明の実施の形態】図1は、典型的なフラッシュメモリ10を示す図である。フラッシュメモリ10は、通常、たとえば、8×8個のコアセル又は浮遊ゲートトランジスタ14のアレイを収容するブロック12の形に配置される。各ブロック12は、ローカルXデコーダ16を含む。ローカルXデコーダ16の入力は、正側グローバルワード線PGWと、負側グローバルワード線NGWと、(図1では8本の)垂直ワード線AVW_(0)?AVW_(7)である。ローカルXデコーダ16の出力は、ワード線WL_(0)?WL_(7)であり、各出力は、ブロック12内の各行のコアセル14に対するワード線として利用される。各行における個別のコアセル14は、ビット線トランジスタY_(0)?Y_(7)の中で選択された一つのビット線トランジスタをターンオンすることによりアドレス指定される。
【0007】図2には、本発明によるローカルXデコーダ16の詳細が示されている。図1の8×8形のブロックの場合、ワード線信号WL_(0)?WL_(7)を生成する8個のドライバ20_(0)?20_(7)が存在する。各ドライバは、直列接続されたN型トランジスタ22及び24のペアと、ワード線ゲートn型トランジスタ26とを含む。トランジスタ26の制御ゲートは、ワード線ゲート信号WLGに結合される。ワード線ゲート信号WLGの生成については、図5を参照して説明する。
【0008】WL_(0)のような1本のローカルワード線を選択すべき場合、PGW及びWLGはハイ状態になり、NGWはロー状態になる。このような条件で、AVW_(0)がロー状態からハイ状態に移る場合、WL_(0)はAVW_(0)のレベルまで上昇する。AVW_(0)、WLG及びPGWは、図3に示されるようなブースト電圧源V_(BST)から供給するのが一番よい。ブースト電圧発生器30は、ノード38でブーストキャパシタ34と直列に接続され、nチャネルトランジスタ36のゲート-ソース回路と並列に接続されたインバータ32により構成される。
「【0014】このように、ATDパルスの間に、NGWはハイ状態にさせられ、同時にPGWが選択される。この期間中に、ローカルワード線WLは、図2に示されたトランジスタ24によってロー状態にさせられる。ATDパルスの終わりで、1本のNGW線が選択され、ロー状態に変化し、図3に示されたV_(BST)発生器は、昇圧されたV_(BST)電圧を生ずる。これにより、図2に示されたローカルデコーダは、ローカルワード線WLを駆動する準備が完了する。」

したがって、上記周知例には、外部から供給される電圧が低電圧化することに対応するために、ローカルXデコーダ16の駆動電源として、ブースト回路30で生成したブースト電圧V_(BST)を用いることが記載されているものと認められる。

(4-1-2-2)そして、半導体メモリに限らず半導体集積回路装置全般において、省エネルギーに資する低電圧化への対応は、当業者が当然に念頭に置いている技術課題であるから、引用発明において、低電圧化に対応するために、駆動電源として、外部から供給される電圧を昇圧したブースト電圧を用いることは、当業者が容易になし得たことである。
そして、そのようにした場合においては、引用発明の「初期電圧」である「4.6V」も、ブーストされた電圧となることは自明であるから、引用発明において、補正発明のように、「初期電圧」を「ブースト電圧」とすることは、当業者が容易になし得たことである。
したがって、相違点1-1は、当業者が容易になし得た範囲に含まれる程度のものである。

(4-1-3)相違点1-2について
相違点1-2は、引用発明が「電圧昇圧回路110」を備えているのに対して、補正発明は「電圧昇圧回路110」に相当するものを備えていないことに起因するものである。
そして、当該「電圧昇圧回路110」について、引用例には次の記載がある。

「ここで、電圧昇圧回路110を設けた理由について説明する。
もし電圧昇圧回路110が無いと、コンデンサ100によって7.6Vまでいったん昇圧されたノードN12の電圧は、接合リーク電流で下降し、ある時間経過すると、駆動回路70で駆動される4.6Vになる。仮にノードN12が4.6Vになった後、プリデコード信号を切換えると、選択されたワード線は、3.6Vまでしか駆動されない。このような不具合が生じないように、電圧昇圧回路110を用いてノードN12の電圧を昇圧する必要がある。」(7ページ右下欄11行?8ページ左上欄1行)

上記記載から、引用発明の「電圧昇圧回路110」は、ある程度の時間が経過した際におけるリーク電流による電圧降下を補償するために設けられたものであることが明らかである。
したがって、当該記載を参酌すれば、引用発明において「電圧昇圧回路110」を省いたとしても、ある程度の時間が経過した際に昇圧電圧のリーク電流による電圧降下が生じ、信頼性は低下するものの、適用するメモリによっては支障なく動作するであろうこと(例えば、スペース的な制限がなく「コンデンサ100」を大容量にできる場合には、「電圧昇圧回路110」を省いても支障なく動作するであろうこと)は、当業者であれば直ちに察知し得たことである。
したがって、引用発明において、「電圧昇圧回路110」を省く構成とすることは、当業者が容易になし得たことである。
そして、そのようにした場合においては、「より高いブースト電圧」が、補正発明のように「最終ブースト電圧」となることは自明である。
よって、相違点1-2は、当業者が容易になし得た範囲に含まれる程度のものである。

(4-1-4)相違点1についてのまとめ
以上、検討したとおりであるから、相違点1は、当業者が容易になし得た範囲に含まれる程度のものである。

(4-2)相違点2について
上記(4-1-2)において検討したとおり、引用発明において、駆動電圧として、外部から供給される電圧をブーストした電圧、すなわち、補正発明の「本来のブースト電圧」に相当する電圧を用いることは、当業者が容易になし得たことである。
そして、そのようにした場合においては、「前記共通の制御端子に印加され」る「駆動電圧」が、「イントリシック形NMOS81を介し」た「本来のブースト電圧」、換言すれば「本来のブースト電圧」が入力される「イントリシック形NMOS81」の出力電圧となることは自明である。
ここにおいて、引用例の第5図における「N13」の電圧が、時間=0のときにほぼ5V(電源電圧Vccの値)となっていることからみて、「本来のブースト電圧」が入力される「イントリシック形NMOS81」の出力電圧は、「本来のブースト電圧」と同一か、完全に同一ではないとしてもほぼ等しい(しきい値による電圧降下があるとしても、せいぜい0.2V程度)ことが明らかである。
そして、本願明細書及び図面を参照しても、補正発明において、「前記共通の制御端子に印加され」る電圧を「本来のブースト電圧」と完全に同一とすることによる格別の効果は見いだせない。
したがって、引用発明において、「前記共通の制御端子に印加され」る「駆動電圧」を、補正発明のように「本来のブースト電圧」とすることは、当業者が容易になし得たことであるから、相違点2は、当業者が容易になし得た範囲に含まれる程度のものである。

(4-3)判断についてのまとめ
相違点1及び2については、以上のとおりであるから、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
したがって、補正発明は、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができない。

(5)独立特許要件についてのまとめ
本件補正は、補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しない。

5.補正の却下の決定のむすび
以上検討したとおり、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3.本願発明について
平成23年6月7日に提出された手続補正書による補正は前記のとおり却下されたので、本願の請求項1?8に係る発明は、平成22年5月7日に提出された手続補正書により補正された明細書、特許請求に範囲及び図面の記載からみて、その特許請求の範囲の請求項1?8に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される、前記第2.1.に補正前の請求項1として記載したとおりのものである。
一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開昭64-37797号公報(「引用例」)には、前記第2.4.(2)に記載したとおりの事項及び発明(引用発明)が記載されているものと認められる。
そして、本願発明に対して技術的事項を付加した発明である補正発明は、上記第2.4.において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。
したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。

第4.むすび
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2012-08-13 
結審通知日 2012-08-21 
審決日 2012-09-05 
出願番号 特願2007-558345(P2007-558345)
審決分類 P 1 8・ 121- Z (G11C)
P 1 8・ 575- Z (G11C)
最終処分 不成立  
前審関与審査官 園田 康弘  
特許庁審判長 北島 健次
特許庁審判官 近藤 幸浩
早川 朋一
発明の名称 メモリデバイス用デコーダ  
代理人 大貫 敏史  
代理人 酒井 將行  
代理人 野田 久登  
代理人 堀井 豊  
代理人 仲村 義平  
代理人 稲葉 良幸  
代理人 深見 久郎  
代理人 荒川 伸夫  
代理人 森田 俊雄  

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