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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G11C
審判 査定不服 5項独立特許用件 特許、登録しない。 G11C
管理番号 1281235
審判番号 不服2012-11944  
総通号数 168 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2013-12-27 
種別 拒絶査定不服の審決 
審判請求日 2012-06-26 
確定日 2013-11-06 
事件の表示 特願2005-366796「向上した動作性能を有するフラッシュメモリ装置のページバッファ回路とその読み出し及びプログラム動作制御方法」拒絶査定不服審判事件〔平成18年10月19日出願公開,特開2006-286167〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 第1 手続の経緯
本願は,平成17年12月20日(パリ条約による優先権主張2005年3月30日,大韓民国)の出願であって,平成23年4月14日付けで拒絶理由が通知され,同年7月12日に手続補正がされ,平成24年2月29日付けで拒絶査定がされ,これに対して,同年6月26日に審判請求がされるとともに,手続補正がされたものである。
その後,平成24年9月19日付けで審尋がされたが,これに対する回答はなかった。

第2 補正の却下の決定

[補正の却下の決定の結論]
平成24年6月26日にされた手続補正(以下「本件補正」という。)を却下する。

[理由]
1 本件補正の内容
本件補正は,特許請求の範囲及び明細書の段落【0007】?【0009】を補正するものであり,特許請求の範囲については補正の前後で以下のとおりである。

〈補正前〉
「【請求項1】
4本のビットラインを含むビットライングループと,
ビットライン制御信号に応答して4本のビットラインそれぞれにビットライン電圧を印加するための4個のスイッチを含む第1選択スイッチグループと,
各ビットライングループに連結されるセンシングノードと,
ビットライン選択信号に応答して前記4本のビットラインそれぞれを前記センシングノードにそれぞれ連結するための4個のスイッチを含む第2選択スイッチグループと,
前記各ビットライングループと,Y-ゲート回路間に連結され,制御信号に応答して前記4本のビットラインの中で選択される一つのビットラインに連結されたメモリセルに対する読み出し動作またはプログラム動作を行うページバッファを含み,
前記複数のページバッファそれぞれは,前記読み出し動作の際に前記設定された数のビットラインのいずれか1本から受信される読み出しデータに対応するセンシングデータを格納し,その格納されたセンシングデータを前記Yゲート回路に出力し,前記プログラム動作の際に前記Yゲート回路から受信されるプログラムデータを格納し,その格納されたプログラムデータを前記設定された数のビットラインのいずれか1本に出力することを特徴とするフラッシュメモリ装置のページバッファ回路。
【請求項2】
前記読み出し動作において,前記第1選択スイッチグループで前記ビットライン制御信号に応答して4個のスイッチのうち一つのみターンオンされ,残りのスイッチはターンオフされることを特徴とする請求項1に記載のフラッシュメモリ装置のページバッファ回路。
【請求項3】
前記第2選択スイッチグループで,前記ビットライン選択信号に応答して4個のスイッチのいずれか一つのみターンオンされ,残りのスイッチはターンオフされることを特徴とする請求項1に記載のフラッシュメモリ装置のページバッファ回路。
【請求項4】
前記複数のページバッファそれぞれは,
前記制御信号に応答して,前記読み出し動作の際に前記センシングノードに連結されたビットラインから受信される前記読み出しデータをセンシングし,前記センシングデータを格納し,前記プログラム動作の際に前記Yゲート回路のYゲートのいずれか一つから受信される前記プログラムデータを格納し,その格納されたプログラムデータを前記センシングノードに連結されたビットラインに出力するレジスタ回路とを含むことを特徴とする請求項1に記載のフラッシュメモリ装置のページバッファ回路。
【請求項5】
前記制御信号は,プリチャージ制御信号,ラッチ制御信号,プログラム制御信号,入出力制御信号およびリセット制御信号を含み,
前記レジスタ回路は,
前記プリチャージ制御信号に応答して,前記センシングノードを設定された電圧レベルにプリチャージするプリチャージ回路と,
前記読み出し動作の際,前記ラッチ制御信号に応答して,前記読み出しデータをセンシングし,前記センシングデータを発生するセンシング回路と,
前記読み出し動作の際に前記センシングデータをラッチし,前記プログラム動作の際に前記プログラムデータをラッチするラッチ回路と,
前記ラッチ回路と前記センシングノードとの間に連結され,前記プログラム動作の際,前記プログラム制御信号に応答して,前記ラッチ回路から受信される前記プログラムデータを前記センシングノードに出力する第1パス回路と,
前記ラッチ回路と前記Yゲートのいずれか一つとの間に連結され,前記読み出し動作の際,前記入出力制御信号に応答して,前記ラッチ回路から受信される前記センシングデータの反転されたデータを前記Yゲートのいずれか一つに出力し,前記プログラム動作の際,前記入出力制御信号に応答して前記プログラムデータを前記ラッチ回路に出力する第2パス回路と,
前記リセット制御信号に応答して前記ラッチ回路を初期化させるラッチリセット回路とを含むことを特徴とする請求項4に記載のフラッシュメモリ装置のページバッファ回路。
【請求項6】
ビットラインごとに一つずつ対応するように連結され,Yゲートにそれぞれさらに連結される複数のページバッファそれぞれのビットライン選択回路によって,前記ビットラインのいずれか1本を選択し,その選択されたビットラインをセンシングノードに連結する段階と,
前記ビットライン選択回路によって,前記選択されたビットラインを除いた残りのビットラインを前記センシングノードから分離し,前記残りのビットラインにビットラインバイアス電圧を供給する段階と,
前記複数のページバッファそれぞれのセンシング回路によって,前記選択されたビットラインからの読み出しデータに対応する前記センシングノードの電圧をセンシングし,そのセンシングデータを発生する段階と,
前記複数のページバッファそれぞれのラッチ回路によって,前記センシングデータをラッチし,その反転されたデータを出力する段階と,
入出力制御信号に応答して,前記複数のページバッファそれぞれのスイッチによって前記反転されたデータを前記Yゲートのいずれか一つに出力する段階とを含むことを特徴とするページバッファ回路の読み出し動作制御方法。
【請求項7】
前記連結段階に先立ち,プリチャージ制御信号に応答して,前記複数のページバッファそれぞれのプリチャージ回路によって,前記センシングノードを設定された電圧レベルにプリチャージする段階と,
前記複数のページバッファにビットライン制御信号とビットライン選択信号を印加する段階とをさらに含み,
前記連結段階で,前記ビットライン選択信号のうちイネーブルされる一つに応答して,前記ビットライン選択回路が前記ビットラインのいずれか1本を前記センシングノードに連結し,
前記供給段階で,前記ビットライン制御信号のいずれか一つがイネーブルされ,残りのビットライン制御信号がディスエーブルされるとき,前記残りのビットライン制御信号に応答して,前記ビットライン選択回路が前記残りのビットラインに前記ビットラインバイアス電圧を供給することを特徴とする請求項6に記載のページバッファ回路の読み出し動作制御方法。
【請求項8】
入出力制御信号に応答して,ビットラインごとに一つずつ対応するように連結され,Yゲートにそれぞれさらに連結される複数のページバッファそれぞれの第1スイッチによって,前記Yゲートのいずれか一つからプログラムデータを受信して出力する段階と,
前記複数のページバッファそれぞれのラッチ回路によって,前記第1スイッチから受信される前記プログラムデータをラッチする段階と,
前記複数のページバッファそれぞれのビットライン選択回路によって,前記ビットラインのいずれか1本を選択し,その選択されたビットラインをセンシングノードに連結する段階と,
前記ビットライン選択回路によって,前記選択されたビットラインを除いた残りのビットラインを前記センシングノードから分離し,前記残りのビットラインにビットラインバイアス電圧を供給する段階と,
プログラム制御信号に応答して,前記複数のページバッファそれぞれの第2スイッチによって,前記ラッチ回路にラッチされた前記プログラムデータを前記センシングノードを介して前記選択されたビットラインに出力する段階0007とを含むことを特徴とするページバッファ回路のプログラム動作制御方法。
【請求項9】
前記複数のページバッファにビットライン制御信号とビットライン選択信号を印加する段階をさらに含み,
前記連結段階で,前記ビットライン選択信号のうちイネーブルされる一つに応答して,前記ビットライン選択回路が前記設定された数のビットラインのいずれか1本を前記センシングノードに連結し,
前記供給段階で,前記ビットライン制御信号のいずれか一つがイネーブルされ,残りのビットライン制御信号がディスエーブルされるとき,前記残りのビットライン制御信号に応答して,前記ビットライン選択回路が前記残りのビットラインに前記ビットラインバイアス電圧を供給することを特徴とする請求項8に記載のページバッファ回路のプログラム動作制御方法。」

〈補正後〉
「【請求項1】
4本のビットラインを含むビットライングループと,
ビットライン制御信号に応答して4本のビットラインそれぞれにビットライン電圧を印加するための4個のスイッチを含む第1選択スイッチグループと,
前記4本のビットラインに連結されるセンシングノードと,
ビットライン選択信号に応答して前記4本のビットラインそれぞれを前記センシングノードにそれぞれ連結するための4個のスイッチを含む第2選択スイッチグループと,
前記センシングノードと,Y-ゲート回路間に連結され,制御信号に応答して前記4本のビットラインの中で選択される一つのビットラインに連結されたメモリセルに対する読み出し動作またはプログラム動作を行うページバッファを含み,
前記ページバッファは,前記読み出し動作の際に選択された前記ビットラインから受信される読み出しデータに対応するセンシングデータを格納し,その格納されたセンシングデータを前記Yゲート回路に出力し,前記プログラム動作の際に前記Yゲート回路から受信されるプログラムデータを格納し,その格納されたプログラムデータを前記選択されたビットラインに出力し,
前記第1選択スイッチグループで前記ビットライン制御信号に応答して4個のスイッチのうち一つのみターンオンされ,残りのスイッチはターンオフされることを特徴とすることを特徴とするフラッシュメモリ装置のページバッファ回路。
【請求項2】
前記第2選択スイッチグループで,前記ビットライン選択信号に応答して4個のスイッチのいずれか一つのみターンオンされ,残りのスイッチはターンオフされることを特徴とする請求項1に記載のフラッシュメモリ装置のページバッファ回路。
【請求項3】
前記ページバッファは,
前記制御信号に応答して,前記読み出し動作の際に前記センシングノードに連結されたビットラインから受信される前記読み出しデータをセンシングし,前記センシングデータを格納し,前記プログラム動作の際に前記Yゲート回路のYゲートのいずれか一つから受信される前記プログラムデータを格納し,その格納されたプログラムデータを前記センシングノードに連結されたビットラインに出力するレジスタ回路とを含むことを特徴とする請求項1に記載のフラッシュメモリ装置のページバッファ回路。
【請求項4】
前記制御信号は,プリチャージ制御信号,ラッチ制御信号,プログラム制御信号,入出力制御信号およびリセット制御信号を含み,
前記レジスタ回路は,
前記プリチャージ制御信号に応答して,前記センシングノードを設定された電圧レベルにプリチャージするプリチャージ回路と,
前記読み出し動作の際,前記ラッチ制御信号に応答して,前記読み出しデータをセンシングし,前記センシングデータを発生するセンシング回路と,
前記読み出し動作の際に前記センシングデータをラッチし,前記プログラム動作の際に前記プログラムデータをラッチするラッチ回路と,
前記ラッチ回路と前記センシングノードとの間に連結され,前記プログラム動作の際,前記プログラム制御信号に応答して,前記ラッチ回路から受信される前記プログラムデータを前記センシングノードに出力する第1パス回路と,
前記ラッチ回路と前記Yゲートのいずれか一つとの間に連結され,前記読み出し動作の際,前記入出力制御信号に応答して,前記ラッチ回路から受信される前記センシングデータの反転されたデータを前記Yゲートのいずれか一つに出力し,前記プログラム動作の際,前記入出力制御信号に応答して前記プログラムデータを前記ラッチ回路に出力する第2パス回路と,
前記リセット制御信号に応答して前記ラッチ回路を初期化させるラッチリセット回路とを含むことを特徴とする請求項3に記載のフラッシュメモリ装置のページバッファ回路。
【請求項5】
4本のビットラインごとに一つずつ対応するように連結され,Yゲートにそれぞれさらに連結される複数のページバッファそれぞれのビットライン選択回路によって,前記ビットラインのいずれか1本を選択し,その選択されたビットラインをセンシングノードに連結する段階と,
前記ビットライン選択回路によって,前記選択されたビットラインを除いた残りのビットラインを前記センシングノードから分離し,前記残りのビットラインにビットラインバイアス電圧を供給する段階と,
前記複数のページバッファそれぞれのセンシング回路によって,前記選択されたビットラインからの読み出しデータに対応する前記センシングノードの電圧をセンシングし,そのセンシングデータを発生する段階と,
前記複数のページバッファそれぞれのラッチ回路によって,前記センシングデータをラッチし,その反転されたデータを出力する段階と,
入出力制御信号に応答して,前記複数のページバッファそれぞれのスイッチによって前記反転されたデータを前記Yゲートのいずれか一つに出力する段階とを含むが,前記ビットラインは前記ビットライン選択回路を介して前記センシングノードに連結されることを特徴とするページバッファ回路の読み出し動作制御方法。
【請求項6】
前記連結段階に先立ち,プリチャージ制御信号に応答して,前記複数のページバッファそれぞれのプリチャージ回路によって,前記センシングノードを設定された電圧レベルにプリチャージする段階と,
前記複数のページバッファにビットライン制御信号とビットライン選択信号を印加する段階とをさらに含み,
前記連結段階で,前記ビットライン選択信号のうちイネーブルされる一つに応答して,前記ビットライン選択回路が前記ビットラインのいずれか1本を前記センシングノードに連結し,
前記供給段階で,前記ビットライン制御信号のいずれか一つがイネーブルされ,残りのビットライン制御信号がディスエーブルされるとき,前記残りのビットライン制御信号に応答して,前記ビットライン選択回路が前記残りのビットラインに前記ビットラインバイアス電圧を供給することを特徴とする請求項5に記載のページバッファ回路の読み出し動作制御方法。
【請求項7】
入出力制御信号に応答して,4本のビットラインごとに一つずつ対応するように連結され,Yゲートにそれぞれさらに連結される複数のページバッファそれぞれの第1スイッチによって,前記Yゲートのいずれか一つからプログラムデータを受信して出力する段階と,
前記複数のページバッファそれぞれのラッチ回路によって,前記第1スイッチから受信される前記プログラムデータをラッチする段階と,
前記複数のページバッファそれぞれのビットライン選択回路によって,前記ビットラインのいずれか1本を選択し,その選択されたビットラインをセンシングノードに連結する段階と,
前記ビットライン選択回路によって,前記選択されたビットラインを除いた残りのビットラインを前記センシングノードから分離し,前記残りのビットラインにビットラインバイアス電圧を供給する段階と,
プログラム制御信号に応答して,前記複数のページバッファそれぞれの第2スイッチによって,前記ラッチ回路にラッチされた前記プログラムデータを前記センシングノードを介して前記選択されたビットラインに出力する段階と,を含むが,前記ビットラインは前記第2スイッチを介して前記センシングノードに共通に連結されることを特徴とするページバッファ回路のプログラム動作制御方法。
【請求項8】
前記複数のページバッファにビットライン制御信号とビットライン選択信号を印加する段階をさらに含み,
前記連結段階で,前記ビットライン選択信号のうちイネーブルされる一つに応答して,前記ビットライン選択回路が前記ビットラインを前記センシングノードに連結し,
前記供給段階で,前記ビットライン制御信号のいずれか一つがイネーブルされ,残りのビットライン制御信号がディスエーブルされるとき,前記残りのビットライン制御信号に応答して,前記ビットライン選択回路が前記残りのビットラインに前記ビットラインバイアス電圧を供給することを特徴とする請求項7に記載のページバッファ回路のプログラム動作制御方法。」

2 補正事項の整理
補正前の請求項1及び2に関して,本件補正を整理すると以下のとおりとなる。
〈補正事項1〉
補正前の請求項1の「各ビットライングループに連結されるセンシングノードと」を,補正後の請求項1の「前記4本のビットラインに連結されるセンシングノードと」と補正すること。

〈補正事項2〉
補正前の請求項1の「前記各ビットライングループと,Y-ゲート回路間に連結され,制御信号に応答して前記4本のビットラインの中で選択される一つのビットラインに連結されたメモリセルに対する読み出し動作またはプログラム動作を行うページバッファを含み」を,補正後の請求項1の「前記センシングノードと,Y-ゲート回路間に連結され,制御信号に応答して前記4本のビットラインの中で選択される一つのビットラインに連結されたメモリセルに対する読み出し動作またはプログラム動作を行うページバッファを含み」と補正すること。

〈補正事項3〉
補正前の請求項1の「前記複数のページバッファそれぞれは,前記読み出し動作の際に前記設定された数のビットラインのいずれか1本から受信される読み出しデータに対応するセンシングデータを格納し,その格納されたセンシングデータを前記Yゲート回路に出力し,前記プログラム動作の際に前記Yゲート回路から受信されるプログラムデータを格納し,その格納されたプログラムデータを前記設定された数のビットラインのいずれか1本に出力する」を,補正後の請求項1の「前記ページバッファは,前記読み出し動作の際に選択された前記ビットラインから受信される読み出しデータに対応するセンシングデータを格納し,その格納されたセンシングデータを前記Yゲート回路に出力し,前記プログラム動作の際に前記Yゲート回路から受信されるプログラムデータを格納し,その格納されたプログラムデータを前記選択されたビットラインに出力し」と補正すること。

〈補正事項4〉
補正前の請求項1に対して,補正後の請求項1の「前記第1選択スイッチグループで前記ビットライン制御信号に応答して4個のスイッチのうち一つのみターンオンされ,残りのスイッチはターンオフされることを特徴とすること」を加入すること。

〈補正事項5〉
補正前の請求項2を削除すること。

3 補正の目的の適否及び新規事項の追加の有無についての検討
(1)本件補正前の請求項2及び本件補正後の請求項1における誤記について
本件補正前の請求項2においては「前記第1選択スイッチグループで前記ビットライン制御信号に応答して4個のスイッチのうち一つのみターンオンされ,残りのスイッチはターンオフされることを特徴とする」と記載され,本件補正後の請求項1においては,「前記第1選択スイッチグループで前記ビットライン制御信号に応答して4個のスイッチのうち一つのみターンオンされ,残りのスイッチはターンオフされることを特徴とすることを特徴とする」と記載されているが,本願明細書及び図面の記載からみて,当該各記載は,「前記第1選択スイッチグループで前記ビットライン制御信号に応答して4個のスイッチのうち一つのみターンオフされ,残りのスイッチはターンオンされることを特徴とする」(下線は当審において付加。以下同様。)の誤記であることが明らかであるから,以下においては,そのように読み替えて検討を進める。

(2)各補正事項についての検討
〈補正事項1について〉
補正事項1は,「センシングノード」に「連結される」ものについて,補正前の「各ビットライングループ」を,補正後の「前記4本のビットライン」として,技術的に限定したものであるから,特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものである。
また,「前記4本のビットラインに連結されるセンシングノード」は,本願の願書に最初に添付した明細書,特許請求の範囲又は図面(以下「当初明細書等」という。)の段落【0014】に記載されているから,補正事項1は,特許法第17条の2第3項に規定する要件を満たすものである。

〈補正事項2について〉
補正事項2は,「ページバッファ」が連結される箇所について,補正前の「前記各ビットライングループと,Y-ゲート回路間」を,補正後の「前記センシングノードと,Y-ゲート回路間」として,技術的に限定したものであるから,特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものである。
また,「前記センシングノードと,Y-ゲート回路間に連結され」る「ページバッファ」は,当初明細書等の段落【0012】?【0018】に記載されているから,補正事項2は,特許法第17条の2第3項に規定する要件を満たすものである。

〈補正事項3について〉
補正事項3は,「ページバッファ」について,「読み出しデータ」が「選択された前記ビットラインから受信され」,また,「プログラムデータ」を「前記選択されたビットラインに出力」することを明らかにしたものであるから,特許法第17条の2第4項第4号に掲げる明りょうでない記載の釈明を目的とするものである。
また,当該事項は,当初明細書等の段落【0021】?【0025】に記載されているから,補正事項3は,特許法第17条の2第3項に規定する要件を満たすものである。

〈補正事項4について〉
上記3「(1)本件補正前の請求項2及び本件補正後の請求項1における誤記について」において述べたとおり,補正事項4については,補正前の請求項1に対して,補正後の請求項1の「前記第1選択スイッチグループで前記ビットライン制御信号に応答して4個のスイッチのうち一つのみターンオフされ,残りのスイッチはターンオンされることを特徴とする」を加入することであると読み替える。
そうすると,補正事項4は,「第1選択スイッチグループ」について,「前記ビットライン制御信号に応答して4個のスイッチのうち一つのみターンオフされ,残りのスイッチはターンオンされること」として,その動作を技術的に限定するものであるから,特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものである。
また,当該事項は,当初明細書等の段落【0013】に記載されているから,補正事項4は,特許法第17条の2第3項に規定する要件を満たすものである。

〈補正事項5について〉
補正事項5は,特許法第17条の2第4項第1号に掲げる請求項の削除を目的とするものである。
また,補正事項5が,特許法第17条の2第3項に規定する要件を満たすことは明らかである。

上記のとおり,本件補正は,特許請求の範囲の減縮を目的とするものを含むから,以下,本件補正後の特許請求の範囲に記載されている事項により特定される発明が,特許出願の際独立して特許を受けることができるものか(平成18年法律第55号改正附則3条1項によりなお従前の例によるとされる同法による改正前の特許法17条の2第5項において準用する同法126条5項に規定する独立特許要件を満たすか)どうかを,補正後の請求項1に係る発明について検討する。

4 独立特許要件についての検討
(1)本願補正発明
前記第2 3「(1)本件補正前の請求項2及び本件補正後の請求項1における誤記について」において述べた事項,本件補正により補正された明細書,特許請求の範囲及び図面の記載から見て,本件補正後の請求項1に係る発明は,その請求項1に記載された事項において,「前記第1選択スイッチグループで前記ビットライン制御信号に応答して4個のスイッチのうち一つのみターンオンされ,残りのスイッチはターンオフされることを特徴とすることを特徴とする」を「前記第1選択スイッチグループで前記ビットライン制御信号に応答して4個のスイッチのうち一つのみターンオフされ,残りのスイッチはターンオンされるされることを特徴とする」と読み替えたものにより特定される以下のとおりのものである。(以下「本願補正発明」という。)
「【請求項1】
4本のビットラインを含むビットライングループと,
ビットライン制御信号に応答して4本のビットラインそれぞれにビットライン電圧を印加するための4個のスイッチを含む第1選択スイッチグループと,
前記4本のビットラインに連結されるセンシングノードと,
ビットライン選択信号に応答して前記4本のビットラインそれぞれを前記センシングノードにそれぞれ連結するための4個のスイッチを含む第2選択スイッチグループと,
前記センシングノードと,Y-ゲート回路間に連結され,制御信号に応答して前記4本のビットラインの中で選択される一つのビットラインに連結されたメモリセルに対する読み出し動作またはプログラム動作を行うページバッファを含み,
前記ページバッファは,前記読み出し動作の際に選択された前記ビットラインから受信される読み出しデータに対応するセンシングデータを格納し,その格納されたセンシングデータを前記Yゲート回路に出力し,前記プログラム動作の際に前記Yゲート回路から受信されるプログラムデータを格納し,その格納されたプログラムデータを前記選択されたビットラインに出力し,
前記第1選択スイッチグループで前記ビットライン制御信号に応答して4個のスイッチのうち一つのみターンオフされ,残りのスイッチはターンオンされることを特徴とするフラッシュメモリ装置のページバッファ回路。」

(2)刊行物に記載された発明
引用例: 特開2003-257193号公報
原査定の拒絶の理由に引用され,本願の優先権主張の日前に日本国内において頒布された刊行物である,特開2003-257193号公報(以下「引用例」という。)には,図1?6とともに,以下の記載がある。

ア 発明の属する技術分野
「【0001】
【発明の属する技術分野】本発明は半導体メモリ装置に関するものであり,さらに具体的には,電源電圧より高い内部電圧を使用する低電圧不揮発性半導体メモリ装置に関するものである。」

イ 発明が解決しようとする課題
「【0003】
【発明が解決しようとする課題】本発明の目的は,低い電源電圧の動作条件下で,読み出し時間を短縮させることができる低電圧半導体メモリ装置を提供することである。」

ウ 発明の実施の形態(不揮発性半導体メモリ装置)
「【0006】
【発明の実施の形態】以下,添付した図を参照して,本発明の望ましい実施形態を詳細に説明する。
【0007】図1は本発明の望ましい実施形態による不揮発性半導体メモリ装置のブロック図である。図1を参照すると,不揮発性半導体メモリ装置100は,NANDフラッシュメモリ装置である。しかし,本実施形態の技術的思想がNANDフラッシュメモリ装置に限定されないことは,当業者に自明である。本実施形態の不揮発性半導体メモリ装置100は,データ情報を貯蔵するためのメモリセルアレイ110を含み,メモリセルアレイ110には,図示しないが,複数のメモリセルが行(またはワードライン)と列(またはビットライン)のマトリックス形態に配列される。各列(またはビットライン)はセルストリングに連結され,セルストリングは,図示しないが,ストリング選択トランジスタ,接地選択トランジスタ及びこれらの選択トランジスタの間に直列連結された複数のメモリセルトランジスタを含む。メモリセルアレイ110に配列される列はビットライン選択及びバイアス回路120に連結されている。説明の便宜上,図1には二つのビットラインBLe,BLｏとこれらに関連した構成要素とが図示されている。ビットライン選択及びバイアス回路120はビットラインBLe,BLｏのうちいずれか一つを選択し,選択されたビットラインをページバッファ回路130に電気的に連結する。
【0008】ビットライン選択及びバイアス回路120は四つのNMOSトランジスタ10?13を含む。NMOSトランジスタ10はビットラインBLeとページバッファ回路130との間に連結され,制御信号BL_SHUTOFF_eによって制御される。NMOSトランジスタ11はビットラインBLｏとページバッファ回路130との間に連結され,制御信号BL_SHUTOFF_ｏによって制御される。NMOSトランジスタ12はビットラインBLeと電圧供給ラインViｒｔｕal_Pｏｗeｒとの間に連結され,制御信号VBLeによって制御される。NMOSトランジスタ13はビットラインBLｏと電圧供給ラインViｒｔｕal_Pｏｗeｒとの間に連結され,制御信号VBLｏによって制御される。
【0009】制御信号BL_SHUTOFF_ｏ,BL_SHUOFF_eはスイッチ回路(SW)140から出力され,スイッチ回路140はバイアス回路150から出力される電圧を制御信号ラインBL_SHUTOFF_e及びBL_SHUTOFF_ｏのうちいずれか一つに伝達する。例えば,ビットラインBLeが選択された場合には,スイッチ回路140は読み出し動作のプリチャージ区間の間に,バイアス回路150から出力される電圧を信号ラインBL_SHUTOFF_eに伝達し,読み出し動作の感知区間の間に,バイアス回路150から出力される電圧を信号ラインBL_SHUTOFF_eに伝達する。スイッチ回路140は読み出し動作のディベロップ区間の間に,信号ラインBL_SHUTOFF_e,BL_SHUTOFF_ｏが接地電圧のローレベルに維持されるようにする。
【0010】ビットライン選択及びバイアス回路120によって選択されるビットラインはページバッファ回路130の感知ノードSOに連結される。ページバッファ回路130は読み出し動作時に,選択されたビットラインを通じてメモリセルのデータを感知する感知回路として動作し,書き込み動作時に,ロードされたデータに従って前記選択されたビットラインにプログラム電圧(例えば,接地電圧)またはプログラム禁止電圧(例えば,電源電圧)を供給する書き込みドライバとして動作する。ページバッファ回路130は三つのNMOSトランジスタ14,15,16,PMOSトランジスタ17及びインバーター18,19で構成されるラッチLATを含む。
【0011】図1に示したように,PMOSトランジスタ17は,電源電圧Vddと感知ノードSOとの間に連結され,制御信号SO_PREによって制御される。第1ラッチノードND1と接地電圧GNDとの間にはNMOSトランジスタ14,15が直列連結されている。NMOSトランジスタ14のゲートは感知ノードSOに連結され,NMOSトランジスタ15のゲートは制御信号PB_LATを受け入れるように連結されている。NMOSトランジスタ16は感知ノードSOと第2ラッチノードND2との間に連結され,制御信号SELECTによって制御される。第2ラッチノードND2は列ゲート回路160を構成するNMOSトランジスタ20,21を通じてデータラインDLに連結される。
【0012】続けて,図1を参照すると,バイアス回路150は読み出し動作時に,選択されたビットラインに連結されるNMOSトランジスタ10または11のゲートに印加される電圧を発生する。読み出し動作は,ビットラインプリチャージ区間,ビットラインディベロップ区間,及び感知区間に分けられる。バイアス回路150は読み出し動作の各区間で電源電圧Vddより高い電圧,またはそれより低い電圧を生成するが,これは以下に詳細に説明される。
・・・(中略)・・・
【0019】ビットラインプリチャージ区間では,NMOSトランジスタ10または11のゲート電圧が電源電圧Vddより高いので,選択されたビットラインは短時間で相対的に高い電圧にプリチャージされうる。これはメモリセルのドレイン-ソース電圧が相対的に増加するからである。メモリセルのドレイン-ソース電圧が増加することによって,メモリセルを通じて流れるセル電流が増加する。これはビットラインの電圧がディベロップされるのにかかる時間が相対的に短縮されることを意味する。その結果,動作電圧が低くなることによって,読み出し時間が増加することを防止することができる。」

(エ)発明の実施の形態(不揮発性半導体メモリ装置の動作)
「【0020】図6は本発明による不揮発性半導体メモリ装置の読み出し動作を説明するための動作タイミング図である。本実施形態に係る不揮発性半導体メモリ装置の読み出し動作について参照図面に基づいて,以下,詳細に説明される。説明の便宜上,ビットラインBLeが選択され,ビットラインBLｏが選択されないと仮定して,信号ラインBL_SHUTOFF_eがスイッチ回路140を通じてバイアス回路150の出力電圧から供給され,信号ラインBL_SHUTOFF_ｏがスイッチ回路140を通じて接地されると仮定する。
【0021】読み出し動作を知らせる制御信号RD_ENがローレベルからハイレベルに遷移すると同時に,基準電圧発生回路151を活性化させるために制御信号REF_ENがローレベルからハイレベルに遷移する。基準電圧発生回路151は制御信号REF_ENのローからハイへの遷移に応答して基準電圧Vｒef(この実施形態では,約0.9V)を発生する。電荷ポンプ152は制御信号RD_ENのローからハイへの遷移時に,発振信号PUMP_OSCに応答して高電圧Vｐｕmｐ(この実施形態では,約5V)を発生する。これと同時に,ビットラインBLe,BLｏは共に0Vに放電される。すなわち,電圧供給ラインViｒｔｕal_Pｏｗeｒには0Vの電圧が供給され,信号ラインVBLe,VBLｏには電源電圧Vddが供給されることによって,ビットラインBLe,BLｏは0Vの電圧供給ラインViｒｔｕal_Pｏｗeｒに電気的に連結される。したがって,ビットラインBLe,BLｏは共に0Vに放電される。
【0022】この実施形態において,図6に示したように,NMOSトランジスタ12のゲートに印加されるVBLe信号は所定の時間の間ハイに維持される一方,NMOSトランジスタ13のゲートに印加されるVBLｏ信号は続けてハイに維持される。これは選択されなかったビットラインBLｏが読み出し動作の間では,接地電圧GNDを有することを意味する。以後,読み出されるデータを貯蔵するために,ページバッファ回路130のラッチLATの第1ラッチノードND1がハイレベルの電源電圧Vddを有するように,第2ラッチノードND2が0Vに放電される。例えば,データラインDLを0Vに維持した状態で列選択信号YAi,YBiをハイに活性化させることによって,第2ラッチノードND2が0Vに放電される。
【0023】上述の動作が完了すると,次の段階を通じて選択されたメモリセルのデータが読み出される。第1段階は,選択されたビットラインBLeを充電するプリチャージ段階であり,第2段階は,選択されたビットラインBLeの電圧レベルがメモリセルの状態に従って減少,またはそのまま維持されるディベロップ段階であり,第3段階は,選択されたビットラインBLeの電圧を感知する感知段階である。
・・・(中略)・・・
【0028】前者の場合に,感知ノードSOが電源電圧Vddに維持されるので,NMOSトランジスタ14がターンオンされる。制御信号PB_LATがパルス形態で活性化されることによって,第1ラッチノードND1はターンオンされたトランジスタ14,15を通じて接地電圧GNDと連結される。後者の場合に,感知ノードSOがトランジスタ14のしきい値電圧より低くなるので,NMOSトランジスタ14はターンオフされる。制御信号PB_LATがパルス形態で活性化されても,第1ラッチノードND1は初期に設定された電圧Vddに維持される。このような過程を通じてメモリセルに貯蔵されたデータが感知及びラッチされる。そのように感知及びラッチされたデータは,最終的に,列ゲート回路160を通じてデータラインDLに伝達される。」

ここにおいて,「ページバッファ回路130は三つのNMOSトランジスタ14,15,16,PMOSトランジスタ17及びインバーター18,19で構成されるラッチLATを含む」(段落【0010】)ところ,「このような過程を通じてメモリセルに貯蔵されたデータが感知及びラッチされ」,「そのように感知及びラッチされたデータは,最終的に,列ゲート回路160を通じてデータラインDLに伝達される」(段落【0028】)のであるから,ページバッファ回路130は,メモリセルに貯蔵されたデータを感知し,ページバッファ回路130内のラッチLATによって当該データを保持するものであることは明らかである。
また,「第2ラッチノードND2は列ゲート回路160を構成するNMOSトランジスタ20,21を通じてデータラインDLに連結される」(段落【0011】)から,「ページバッファ回路130」が「列ゲート回路160」に接続されることは明らかである。
また,「ページバッファ回路130は」「書き込み動作時に,ロードされたデータに従って前記選択されたビットラインにプログラム電圧(例えば,接地電圧)またはプログラム禁止電圧(例えば,電源電圧)を供給する書き込みドライバとして動作する」(段落【0010】)ところ,当該ロードされるデータが,列ゲート回路160を通じてページバッファ回路130に伝達されることは明らかである。
また,「図6に示したように,NMOSトランジスタ12のゲートに印加されるVBLe信号は所定の時間の間ハイに維持される一方,NMOSトランジスタ13のゲートに印加されるVBLｏ信号は続けてハイに維持される。これは選択されなかったビットラインBLｏが読み出し動作の間では,接地電圧GNDを有することを意味する」(段落【0022】)との記載から,読み出し動作においては,選択されなかったビットラインについては,電圧供給ラインViｒｔｕal_Pｏｗeｒとの間に接続されるNMOSトランジスタがターンオンで維持され,選択されたビットラインについては,電圧供給ラインViｒｔｕal_Pｏｗeｒとの間に接続されるNMOSトランジスタはターンオフされることがわかる。

以上を総合すると,引用例には,以下の発明が記載されているものと認められる。(以下「引用発明」という。)

「NANDフラッシュメモリ装置100であって,
メモリセルアレイ110のビットラインBLe,BLｏが,ビットライン選択及びバイアス回路120に連結され,
ビットライン選択及びバイアス回路120はビットラインBLe,BLｏのうちいずれか一つを選択し,選択されたビットラインをページバッファ回路130に電気的に連結するものであって,
ビットライン選択及びバイアス回路120は四つのNMOSトランジスタ10?13を含み,
NMOSトランジスタ10はビットラインBLeとページバッファ回路130との間に連結され,制御信号BL_SHUTOFF_eによって制御され,
NMOSトランジスタ11はビットラインBLｏとページバッファ回路130との間に連結され,制御信号BL_SHUTOFF_ｏによって制御され,
NMOSトランジスタ12はビットラインBLeと電圧供給ラインViｒｔｕal_Pｏｗeｒとの間に連結され,制御信号VBLeによって制御され,
NMOSトランジスタ13はビットラインBLｏと電圧供給ラインViｒｔｕal_Pｏｗeｒとの間に連結され,制御信号VBLｏによって制御されるものであり,
ビットライン選択及びバイアス回路120によって選択されるビットラインはページバッファ回路130の感知ノードSOに連結され,さらに,ページバッファ回路130は列ゲート回路160に接続され,
ページバッファ回路130は,読み出し動作時に,選択されたビットラインを通じてメモリセルのデータを感知し,ページバッファ回路130内のラッチLATによって当該データを保持し,書き込み動作時に,列ゲート回路160を通じてページバッファ回路130に伝達されロードされたデータに従って前記選択されたビットラインにプログラム電圧(例えば,接地電圧)またはプログラム禁止電圧(例えば,電源電圧)を供給する書き込みドライバとして動作するものであり,
読み出し動作は,ビットラインプリチャージ区間,ビットラインディベロップ区間,及び感知区間に分けられて,
NMOSトランジスタ12及び13は,読み出し動作においては,選択されなかったビットラインについては,電圧供給ラインViｒｔｕal_Pｏｗeｒとの間に接続されるNMOSトランジスタがターンオンで維持され,選択されたビットラインについては,電圧供給ラインViｒｔｕal_Pｏｗeｒとの間に接続されるNMOSトランジスタはターンオフされるものであり,
前記ビットラインプリチャージ区間では,NMOSトランジスタ10または11のゲート電圧が電源電圧Vddより高いので,選択されたビットラインは短時間で相対的に高い電圧にプリチャージされ,
感知され,ページバッファ回路130内のラッチLATによって保持されたデータは,最終的に,列ゲート回路160を通じてデータラインDLに伝達されることを特徴とする,
NANDフラッシュメモリ装置100。」

(3)対比
本願補正発明と引用発明とを比較する。

・引用発明の「メモリセルアレイ110のビットラインBLe,BLｏ」は,ともに共通の「ビットライン選択及びバイアス回路120に連結され」るものであり,グループとしてとらえることができるから,本願補正発明の「4本のビットラインを含むビットライングループ」とは,「複数ビットラインを含むビットライングループ」である点で一致する。

・引用発明は「ビットライン選択及びバイアス回路120は四つのNMOSトランジスタ10?13を含」むところ,このうち「NMOSトランジスタ12はビットラインBLeと電圧供給ラインViｒｔｕal_Pｏｗeｒとの間に連結され,制御信号VBLeによって制御され,」「NMOSトランジスタ13はビットラインBLｏと電圧供給ラインViｒｔｕal_Pｏｗeｒとの間に連結され,制御信号VBLｏによって制御されるもの」と,本願補正発明の「ビットライン制御信号に応答して4本のビットラインそれぞれにビットライン電圧を印加するための4個のスイッチを含む第1選択スイッチグループ」とは,「ビットライン制御信号に応答して複数のビットラインそれぞれにビットライン電圧を印加するための複数のスイッチを含む第1選択スイッチグループ」である点で一致する。

・引用発明の「ビットライン選択及びバイアス回路120はビットラインBLe,BLｏのうちいずれか一つを選択し,選択されたビットラインをページバッファ回路130に電気的に連結するものであ」るところ,「ビットライン選択及びバイアス回路120によって選択されるビットラインはページバッファ回路130の感知ノードSOに連結され」るものである。したがって,引用発明は「ビットライン選択及びバイアス回路120は四つのNMOSトランジスタ10?13を含」むところ,このうち「NMOSトランジスタ10はビットラインBLeとページバッファ回路130との間に連結され,制御信号BL_SHUTOFF_eによって制御され, NMOSトランジスタ11はビットラインBLｏとページバッファ回路130との間に連結され,制御信号BL_SHUTOFF_ｏによって制御され」るものと,本願補正発明の「ビットライン選択信号に応答して前記4本のビットラインそれぞれを前記センシングノードにそれぞれ連結するための4個のスイッチを含む第2選択スイッチグループ」とは,「ビットライン選択信号に応答して前記複数のビットラインそれぞれを前記センシングノードにそれぞれ連結するための複数のスイッチを含む第2選択スイッチグループ」である点で一致する。

・引用発明の「列ゲート回路160」は,本願補正発明の「Yゲート回路」に相当する。

・引用発明においては,「ページバッファ回路130」は,「ビットライン選択及びバイアス回路120」の出力である「感知ノードSO」と,「列ゲート回路160」の間に連結されていることが明らかである。また,「ページバッファ回路130は,読み出し動作時に,選択されたビットラインを通じてメモリセルのデータを感知し,ページバッファ回路130内のラッチLATによって当該データを保持し,書き込み動作時に,列ゲート回路160を通じてページバッファ回路130に伝達されロードされたデータに従って前記選択されたビットラインにプログラム電圧(例えば,接地電圧)またはプログラム禁止電圧(例えば,電源電圧)を供給する書き込みドライバとして動作するものであ」り,また,「感知され,ページバッファ回路130内のラッチLATによって保持されたデータは,最終的に,列ゲート回路160を通じてデータラインDLに伝達される」から,引用発明の当該構成と,本願補正発明の「前記センシングノードと,Y-ゲート回路間に連結され,制御信号に応答して前記4本のビットラインの中で選択される一つのビットラインに連結されたメモリセルに対する読み出し動作またはプログラム動作を行うページバッファを含み, 前記ページバッファは,前記読み出し動作の際に選択された前記ビットラインから受信される読み出しデータに対応するセンシングデータを格納し,その格納されたセンシングデータを前記Yゲート回路に出力し,前記プログラム動作の際に前記Yゲート回路から受信されるプログラムデータを格納し,その格納されたプログラムデータを前記選択されたビットラインに出力し」,という構成とは,「前記センシングノードと,Y-ゲート回路間に連結され,制御信号に応答して前記複数のビットラインの中で選択される一つのビットラインに連結されたメモリセルに対する読み出し動作またはプログラム動作を行うページバッファを含み, 前記ページバッファは,前記読み出し動作の際に選択された前記ビットラインから受信される読み出しデータに対応するセンシングデータを格納し,その格納されたセンシングデータを前記Yゲート回路に出力し,前記プログラム動作の際に前記Yゲート回路から受信されるプログラムデータを格納し,その格納されたプログラムデータを前記選択されたビットラインに出力」する点で一致する。

・引用発明の「ページバッファ回路130」は「NANDフラッシュメモリ装置100」を構成するから,本願補正発明の「フラッシュメモリ装置のページバッファ回路」に相当する。

以上から,引用発明と本願補正発明とは,
「複数のビットラインを含むビットライングループと,
ビットライン制御信号に応答して複数のビットラインそれぞれにビットライン電圧を印加するための複数のスイッチを含む第1選択スイッチグループと,
前記複数のビットラインに連結されるセンシングノードと,
ビットライン選択信号に応答して前記複数のビットラインそれぞれを前記センシングノードにそれぞれ連結するための複数のスイッチを含む第2選択スイッチグループと,
前記センシングノードと,Y-ゲート回路間に連結され,制御信号に応答して前記複数のビットラインの中で選択される一つのビットラインに連結されたメモリセルに対する読み出し動作またはプログラム動作を行うページバッファを含み,
前記ページバッファは,前記読み出し動作の際に選択された前記ビットラインから受信される読み出しデータに対応するセンシングデータを格納し,その格納されたセンシングデータを前記Yゲート回路に出力し,前記プログラム動作の際に前記Yゲート回路から受信されるプログラムデータを格納し,その格納されたプログラムデータを前記選択されたビットラインに出力することを特徴とするフラッシュメモリ装置のページバッファ回路。」
である点で一致する。

一方,両者は,以下の各点で相違する。
《相違点1》
本願補正発明においては,「4本のビットラインを含むビットライングループ」を備え,それに伴い,「4個のスイッチを含む第1選択スイッチグループ」及び「4個のスイッチを含む第2選択スイッチグループ」を備えるのに対し,引用発明は「ビットラインBLe,BLｏ」の2本ビットラインを備えるものであり,「4本のビットライン」を備えるものではなく,また,それに伴い,「4個のスイッチを含む第1選択スイッチグループ」及び「4個のスイッチを含む第2選択スイッチグループ」に対応する構成も備えない点。

《相違点2》
本願補正発明においては,「前記第1選択スイッチグループで前記ビットライン制御信号に応答して4個のスイッチのうち一つのみターンオフされ,残りのスイッチはターンオンされる」構成を備えるが,引用発明においては,「NMOSトランジスタ12及び13に関して,読み出し動作においては,選択されなかったビットラインについては,電圧供給ラインViｒｔｕal_Pｏｗeｒとの間に接続されるNMOSトランジスタがターンオンで維持され,選択されたビットラインについては,電圧供給ラインViｒｔｕal_Pｏｗeｒとの間に接続されるNMOSトランジスタはターンオフされるものであ」る構成を備えるものの,本願補正発明に係る前記構成は備えない点。

(4)判断
上記各相違点について検討する。
《相違点1について》
半導体メモリ装置において,メモリセルに記憶されたデータを読み出す回路に対して,ビットラインを選択する回路を介して2本よりも多い複数のビットラインを接続することは,以下の周知例1及び2にも示されているように,従来より周知の技術である。

周知例1: 特開2001-266585号公報
本願の優先権主張の日前に日本国内において頒布された特開2001-266585号公報(以下「周知例1」という。)には,図1,4とともに,以下の記載がある。
・「【0005】図4に従来のMROMの回路構成を示す。図4のMROM回路のメモリセル群は,8個のメモリセルトランジスタからなる各2列のNAND型セルのアレイ状の配列からなり,そのドレイン側のセレクタトランジスタを介して,ビット線BL1?BL8に接続され,そのソース側のセレクタトランジスタを介して接地される。
【0006】ビット線BL1?BL8は,各ビット線に接続されたカラムライントランジスタTCL0?TCL7を介して前記ビット線BL1?BL8に共通なプリビット線PREBITに接続される。このプリビット線PREBITはプリチャージトランジスタTPRを介してプリチャージ電源VDDに接続され,このプリチャージトランジスタTPRによるプリチャージ動作は,そのゲートに接続された2入力NANDゲートにより制御される。
【0007】図4に示す従来のMROM回路におけるROMデータの読み出し部は,前記プリチャージトランジスタTPR及びその動作を制御する2入力のNANDゲートと,前記ビット線BL1乃至BL7に接続されるプリビット線PREBITに読み出されたROMデータを入力するクロックドインバータC2INVと,その出力ROMINVをラッチするラッチ回路“LD”と,その出力ROMO7を読み出しデータとして例えば7番目のメモリバスMBUS7に出力するクロックドバッファから構成される。」
・「【0034】
【発明の実施の形態】以下,図面を参照して本発明の実施の形態を詳細に説明する。図1は,本発明の一実施形態に係るMROMの回路構成の一例を示す図である。図4に示す従来のMROMとの回路構成上の主な相異点は,ROMデータの読み出し部に設けられたデータ“1”のホールド回路からなるA部と,カラムライントランジスタとメモリセル群との間に設けられた非選択のビット線をスタティックに“0”に固定するディスチャージトランジスタからなるB部と,このディスチャージトランジスタを制御する機能を備えたデコード回路2A(カラムデコーダ)を有することである。」

周知例2: 特開昭63-197099号公報
本願の優先権主張の日前に日本国内において頒布された特開昭63-197099号公報(以下「周知例2」という。)には,第1図とともに,以下の記載がある。
・「第1図には,本発明に係るマスクROMの一実施例が示されている。
この実施例のメモリセルアレイM-ARYは,各々が一つのメモリセルを構成するMOSトランジスタMCがm個直列に接続されたメモリセル列が複数偏集まって構成されている。そして,各メモリセル列の一端は回路の接地点に接続され,他端はカラムスイッチQｙを介してセンスアンプSAに接続されている。しかも,センスアンプSAは,n個のメモリセル列に対して共通に設けられており,列デコーダC-DECによって択一的に導通状態にされるカラムスイッチQｙによりn個のメモリセル列のうち一つが選択的にセンスアンプSAに接続されるようになっている。」(2ページ右下欄6?19行)

ところで,前記第2 4(2)ウに摘記したとおり,引用例においては「説明の便宜上,図1には二つのビットラインBLe,BLｏとこれらに関連した構成要素とが図示されている」(段落【0007】)と記載されているから,引用例に記載されたものにおいて,2本よりも多いビットラインから選択したビットラインをビットライン選択及びバイアス回路120を介してページバッファ回路130に接続することは排除されていないといえる。また,2本よりも多いビットラインから選択するようにするに際し,具体的に何本のビットラインから選択するようにするかは,設計的事項といえるものである。
それゆえ,引用発明において,上記周知技術も勘案して,4本のビットラインから選択したビットラインをビットライン選択及びバイアス回路120を介してページバッファ回路130に接続するようにし,これに伴い,各ビットラインと電圧供給ラインViｒｔｕal_Pｏｗeｒとの間に連結されるNMOSトランジスタを4個設け,さらに,各ビットラインとページバッファ回路130との間に連結されるNMOSトランジスタを4個設けることにより,相違点1に係る,「4本のビットラインを含むビットライングループ」,「4個のスイッチを含む第1選択スイッチグループ」及び「4個のスイッチを含む第2選択スイッチグループ」を備えるようにすることは,当業者が適宜になし得たことである。
そして,より多くのビットラインから選択したビットラインをビットライン選択及びバイアス回路120を介してページバッファ回路130に接続することにより,「NANDフラッシュメモリ装置100」におけるページバッファ回路の数が減少し,回路間の干渉等の影響が少なくなることは,当業者に明らかなことである。
よって,相違点1は,当業者が適宜になし得た範囲に含まれる程度のものである。

《相違点2について》
上記《相違点1について》において述べたとおり,引用発明において「4本のビットラインを含むビットライングループ」を備え,それに伴い,各ビットラインBLeと電圧供給ラインViｒｔｕal_Pｏｗeｒとの間に連結されるNMOSトランジスタを4個設けて「4個のスイッチを含む第1選択スイッチグループ」を備えることは,当業者が適宜になし得たことである。ここで,引用発明においては,「NMOSトランジスタ12及び13に関して,読み出し動作においては,選択されなかったビットラインについては,電圧供給ラインViｒｔｕal_Pｏｗeｒとの間に接続されるNMOSトランジスタがターンオンで維持され,選択されたビットラインについては,電圧供給ラインViｒｔｕal_Pｏｗeｒとの間に接続されるNMOSトランジスタはターンオフされるものであ」るから,上記のとおり,各ビットラインBLeと電圧供給ラインViｒｔｕal_Pｏｗeｒとの間に連結されるNMOSトランジスタを4個設けたときにおいても,「読み出し動作においては,選択されなかったビットラインについては,電圧供給ラインViｒｔｕal_Pｏｗeｒとの間に接続されるNMOSトランジスタがターンオンで維持され,選択されたビットラインについては,電圧供給ラインViｒｔｕal_Pｏｗeｒとの間に接続されるNMOSトランジスタはターンオフされる」ことにより,相違点2に係る,「前記第1選択スイッチグループで前記ビットライン制御信号に応答して4個のスイッチのうち一つのみターンオフされ,残りのスイッチはターンオンされる」構成を備えることは当然になされることといえる。
よって,相違点2は,相違点1に係る構成を備えることに伴い,当業者が当然になし得たことである。

(5)小括
以上のとおり,本願補正発明は,周知技術を勘案して,引用発明に基づいて当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により,特許を受けることができない。
よって,本願補正発明は,特許出願の際独立して特許を受けることができない。

5 むすび
したがって,本件補正は,平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する特許法第126条第5項の規定に違反するので,同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明について
1 本願発明
平成24年6月26日にされた手続補正は,上記のとおり却下されたので,本願の請求項1に係る発明は,平成23年7月12日にされた手続補正により補正された明細書,特許請求の範囲及び図面の記載から見て,その請求項1に記載された事項により特定される以下のとおりのものである。(以下「本願発明」という。)

「【請求項1】
4本のビットラインを含むビットライングループと,
ビットライン制御信号に応答して4本のビットラインそれぞれにビットライン電圧を印加するための4個のスイッチを含む第1選択スイッチグループと,
各ビットライングループに連結されるセンシングノードと,
ビットライン選択信号に応答して前記4本のビットラインそれぞれを前記センシングノードにそれぞれ連結するための4個のスイッチを含む第2選択スイッチグループと,
前記各ビットライングループと,Y-ゲート回路間に連結され,制御信号に応答して前記4本のビットラインの中で選択される一つのビットラインに連結されたメモリセルに対する読み出し動作またはプログラム動作を行うページバッファを含み,
前記複数のページバッファそれぞれは,前記読み出し動作の際に前記設定された数のビットラインのいずれか1本から受信される読み出しデータに対応するセンシングデータを格納し,その格納されたセンシングデータを前記Yゲート回路に出力し,前記プログラム動作の際に前記Yゲート回路から受信されるプログラムデータを格納し,その格納されたプログラムデータを前記設定された数のビットラインのいずれか1本に出力することを特徴とするフラッシュメモリ装置のページバッファ回路。」

2 刊行物に記載された発明
原査定の拒絶の理由に引用され,本願の優先権主張の日前に日本国内において頒布された刊行物である,特開2003-257193号公報(引用例)には,前記第2の4「(2)刊行物に記載された発明」に記載したとおりの事項及び発明(引用発明)が記載されているものと認められる。

3 対比・判断
前記第2「1 本件補正の内容」?第2「3 補正の目的の適否及び新規事項の追加の有無についての検討」において記したように,本願補正発明は,本件補正前の請求項1の「センシングノード」に「連結される」ものについて,補正前の「各ビットライングループ」を,補正後の「前記4本のビットライン」として技術的に限定し,また,本件補正前の請求項1の「ページバッファ」が連結される箇所について,補正前の「前記各ビットライングループと,Y-ゲート回路間」を,補正後の「前記センシングノードと,Y-ゲート回路間」とし,さらに,本件補正前の請求項1の「第1選択スイッチグループ」について,「前記ビットライン制御信号に応答して4個のスイッチのうち一つのみターンオフされ,残りのスイッチはターンオンされること」として,その動作を技術的に限定したものである。言い換えると,本願発明は,本願補正発明から前記各限定を除いたものである。
そうすると,本願発明の構成要件をすべて含み,これをより限定したものである本願補正発明が,前記第2 4「(3)対比」?第2 4「(5)小括」において検討したとおり,周知技術を勘案して,引用発明に基づいて,当業者が容易に発明をすることができたものであるから,本願発明も同様の理由により,当業者が容易に発明をすることができたものである。
よって,本願発明は特許法第29条第2項の規定により特許を受けることができない。

第4 むすび
以上のとおりであるから,本願は,他の請求項に係る発明について検討するまでもなく,拒絶すべきものである。
よって,結論のとおり審決する。
 
審理終結日 2013-06-10 
結審通知日 2013-06-11 
審決日 2013-06-24 
出願番号 特願2005-366796(P2005-366796)
審決分類 P 1 8・ 575- Z (G11C)
P 1 8・ 121- Z (G11C)
最終処分 不成立  
前審関与審査官 園田 康弘  
特許庁審判長 北島 健次
特許庁審判官 近藤 幸浩
恩田 春香
発明の名称 向上した動作性能を有するフラッシュメモリ装置のページバッファ回路とその読み出し及びプログラム動作制御方法  
代理人 中川 裕幸  

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