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審決分類 審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 1項3号刊行物記載 特許、登録しない。 H01L
管理番号 1304309
審判番号 不服2014-6146  
総通号数 190 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2015-10-30 
種別 拒絶査定不服の審決 
審判請求日 2014-04-03 
確定日 2015-08-12 
事件の表示 特願2011-500158「基板貫通バイアの作製方法」拒絶査定不服審判事件〔平成21年 9月24日国際公開、WO2009/115449、平成23年 5月19日国内公表、特表2011-515843〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本願は、2009年3月12日(パリ条約による優先権主張外国庁受理2008年3月19日、アメリカ合衆国)を国際出願日とする出願であって、平成25年5月31日付けの拒絶理由通知に対して、同年10月4日に手続補正がなされるとともに、同日に意見書が提出され、同年11月28日付けで拒絶査定がなされ、それに対して、平成26年4月3日に拒絶査定に対する審判請求がなされるとともに、同日に手続補正がなされたものである。

2.補正の却下の決定
【補正の却下の決定の結論】
平成26年4月3日になされた手続補正を却下する。

【理由】
(1)補正の内容
平成26年4月3日になされた手続補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1ないし14を、補正後の特許請求の範囲の請求項1ないし13に補正するものであり、そのうちの補正前後の請求項は、以下のとおりである。

(補正前)
「 【請求項1】
半導体チップ中に基板貫通バイアを作製する方法であって、
基板を含む半導体チップを提供し、基板上にFEOLプロセスを行う工程であって、FEOLプロセスは、少なくとも1つのFEOLデバイスを形成する工程を含む工程と、
その後に行われるBEOLプロセス工程であって、
少なくとも1つのFEOLデバイスとBEOLの金属1層との間に電気的接続を形成するために少なくとも1つの第1コンタクトを形成する工程と、
基板とBEOLの金属1層との間にプレメタル誘電体を通る少なくとも1つの第2コンタクトプラグを形成する工程であって、少なくとも1つの第2コンタクトプラグは金属1層と電気的に接続する工程と、を含むBEOLプロセス工程と、
その後に、BEOLの金属1層まで延びない、基板貫通バイア(TSV)ホールを形成する工程と、
導電性材料でTSVホールを完全に埋め込み、これにより金属1層との電気的接続が、プレメタル誘電体中の少なくとも1つの第2コンタクトプラグを介して実現される工程と、を含む方法。
【請求項2】
更に、プレメタル誘電体と例えばシャロートレンチ分離(STI)のような下層の分離領域とを通って、少なくとも1つの第2コンタクトプラグを形成する工程を含む請求項1に記載の方法。
【請求項3】
少なくとも1つの第2コンタクトプラグを形成する工程は、少なくとも1つのFEOLデバイスに少なくとも1つの第1コンタクトを形成する工程と同時に行われる請求項1に記載の方法。
【請求項4】
少なくとも1つの第2コンタクトプラグを形成する工程は、後にその上にTSVが載せられる位置に、少なくとも1つの第2コンタクトプラグを形成する工程を含む請求項1または2のいずれかに記載の方法。
【請求項5】
更に、少なくとも1つの第2コンタクトプラグの下方に、これと電気的に接続するように、基板中にシリサイド化された領域を形成する工程を含む請求項1?3のいずれかに記載の方法。
【請求項6】
更に、シリサイド化された領域を含むダイオードを、シリサイド化された領域の位置に形成する工程を含む請求項5に記載の方法。
【請求項7】
TSVを作製する工程は、TSVホールを形成する工程と、他のチップ上にチップを積層する前にTSVホールを充填する工程とを含む請求項1?6のいずれかに記載の方法。
【請求項8】
更に、TSVホールを形成する前に、基板を薄膜化する工程を含む請求項1?7のいずれかに記載の方法。
【請求項9】
少なくとも1つのFEOLデバイスを有する基板、
金属パッドを含むBEOL、
少なくとも1つのFEOLデバイスと接続する少なくとも1つの第1コンタクト、および、
金属パッドの下方にあり、それと電気的に接続する少なくとも1つの第2コンタクトプラグ、を含む半導体チップであって、
少なくとも1つの第2コンタクトプラグが一端において金属パッドに接続し、他端でFEOLデバイスの一部でない材料に接続する半導体チップ。
【請求項10】
少なくとも第2コンタクトプラグの他端がシリサイド化された領域に接続され、
半導体チップは、更に、シリサイド化された領域の位置にダイオードを含む請求項9に記載の半導体チップ。
【請求項11】
更に、少なくとも1つの第2コンタクトプラグと電気的に接続されたTSVを含む請求項9に記載の半導体チップ。
【請求項12】
半導体チップが、更にFEOLとBEOLとの間にプレメタル誘電体層を有し、
TSVは、プレメタル誘電体層を貫通しない請求項11に記載の半導体チップ。
【請求項13】
更に、基板とプレメタル誘電体(PMD)との間に例えばシャロートレンチ分離(STI)領域のような下層の分離領域を有し、TSVは、基板の一部のみを通り、下層の分離領域の上で停止する請求項11または12に記載の半導体チップ。
【請求項14】
更に、少なくとも1つの第2コンタクトプラグの下方のシリサイド化された領域を含み、シリサイド化された領域は、少なくとも1つの第2コンタクトプラグとTSVとに電気的に接続する請求項11または12に記載の半導体チップ。」

(補正後)
「 【請求項1】
3次元スタッキングのために半導体チップ中に基板貫通バイアを作製する方法であって、
基板を含む半導体チップを提供し、基板上にFEOLプロセスを行う工程であって、FOLプロセスは、少なくとも1つのFEOLデバイスを形成する工程を含む工程と、
その後に行われるBEOLプロセス工程であって、
少なくとも1つのFEOLデバイスとBEOLの金属1層との間に電気的接続を形成するために少なくとも1つの第1コンタクトを形成する工程と、
基板とBEOLの金属1層との間にプレメタル誘電体を通る少なくとも1つの第2コンタクトプラグを形成する工程であって、少なくとも1つの第2コンタクトプラグは金属1層と電気的に接続する工程と、を含むBEOLプロセス工程と、
その後に、基板の裏面から基板の中を通って、BEOLの金属1層まで延びない、基板貫通バイア(TSV)ホールを形成する工程と、
導電性材料でTSVホールを完全に埋め込み、これにより金属1層との電気的接続が、プレメタル誘電体中の少なくとも1つの第2コンタクトプラグを介して実現される工程と、を含む方法。
【請求項2】
更に、プレメタル誘電体と例えばシャロートレンチ分離(STI)のような下層の分離領域とを通って、少なくとも1つの第2コンタクトプラグを形成する工程を含む請求項1に記載の方法。
【請求項3】
少なくとも1つの第2コンタクトプラグを形成する工程は、少なくとも1つのFEOLデバイスに少なくとも1つの第1コンタクトを形成する工程と同時に行われる請求項1に記載の方法。
【請求項4】
少なくとも1つの第2コンタクトプラグを形成する工程は、後にその上にTSVが載せられる位置に、少なくとも1つの第2コンタクトプラグを形成する工程を含む請求項1または2のいずれかに記載の方法。
【請求項5】
更に、少なくとも1つの第2コンタクトプラグの下方に、これと電気的に接続するように、基板中にシリサイド化された領域を形成する工程を含む請求項1?3のいずれかに記載の方法。
【請求項6】
更に、シリサイド化された領域を含むダイオードを、シリサイド化された領域の位置に形成する工程を含む請求項5に記載の方法。
【請求項7】
TSVを作製する工程は、TSVホールを形成する工程と、他のチップ上にチップを積層する前にTSVホールを充填する工程とを含む請求項1?6のいずれかに記載の方法。
【請求項8】
更に、TSVホールを形成する前に、基板を薄膜化する工程を含む請求項1?7のいずれかに記載の方法。
【請求項9】
少なくとも1つのFEOLデバイスを有する基板、
金属パッドを含むBEOL、
少なくとも1つのFEOLデバイスと接続する少なくとも1つの第1コンタクト、および、
金属パッドの下方にあり、それと電気的に接続する少なくとも1つの第2コンタクトプラグ、を含む半導体チップであって、
少なくとも1つの第2コンタクトプラグは、一端において金属パッドに接続し、他端で、導電性材料で完全に充填された基板貫通バイア(TSV)に電気的に接続する3次元スタッキングのための半導体チップ。
【請求項10】
少なくとも1つのFEOLデバイスを有する基板、
金属パッドを含むBEOL、
少なくとも1つのFEOLデバイスと接続する少なくとも1つの第1コンタクト、および、
金属パッドの下方にあり、それと電気的に接続する少なくとも1つの第2コンタクトプラグ、を含む半導体ウエハの半導体集積回路であって、
少なくとも1つの第2コンタクトプラグは、一端において金属パッドに接続し、他端でシリサイド化された領域に接続され、
更に、シリサイド化された領域の位置に逆バイアスされたダイオードを含む半導体集積回路。
【請求項11】
半導体チップが、更にFEOLとBEOLとの間にプレメタル誘電体層を有し、
TSVは、プレメタル誘電体層を貫通しない請求項9に記載の半導体チップ。
【請求項12】
更に、基板とプレメタル誘電体(PMD)との間に例えばシャロートレンチ分離(STI)領域のような下層の分離領域を有し、TSVは、基板の一部のみを通り、下層の分離領域の上で停止する請求項9または11に記載の半導体チップ。
【請求項13】
更に、少なくとも1つの第2コンタクトプラグの下方のシリサイド化された領域を含み、シリサイド化された領域は、少なくとも1つの第2コンタクトプラグとTSVとに電気的に接続する請求項9または11に記載の半導体チップ。」

(2)補正事項の整理
(補正事項a)
(補正事項a-1)補正前の請求項1の「半導体チップ中に基板貫通バイアを作製する方法であって、」を、補正後の請求項1の「3次元スタッキングのために半導体チップ中に基板貫通バイアを作製する方法であって、」と補正すること。

(補正事項a-2)補正前の請求項1の「その後に、BEOLの金属1層まで延びない、基板貫通バイア(TSV)ホールを形成する工程と、」を、補正後の請求項1の「その後に、基板の裏面から基板の中を通って、BEOLの金属1層まで延びない、基板貫通バイア(TSV)ホールを形成する工程と、」と補正すること。

(補正事項b)補正前の請求項9の「少なくとも1つの第2コンタクトプラグが一端において金属パッドに接続し、他端でFEOLデバイスの一部でない材料に接続する半導体チップ。」を、補正後の請求項9の「少なくとも1つの第2コンタクトプラグは、一端において金属パッドに接続し、他端で、導電性材料で完全に充填された基板貫通バイア(TSV)に電気的に接続する3次元スタッキングのための半導体チップ。」と補正すること。

(補正事項c)補正前の請求項10の「少なくとも第2コンタクトプラグの他端がシリサイド化された領域に接続され、 半導体チップは、更に、シリサイド化された領域の位置にダイオードを含む請求項9に記載の半導体チップ。」を、補正後の請求項10の「少なくとも1つのFEOLデバイスを有する基板、 金属パッドを含むBEOL、 少なくとも1つのFEOLデバイスと接続する少なくとも1つの第1コンタクト、および、 金属パッドの下方にあり、それと電気的に接続する少なくとも1つの第2コンタクトプラグ、を含む半導体ウエハの半導体集積回路であって、 少なくとも1つの第2コンタクトプラグは、一端において金属パッドに接続し、他端でシリサイド化された領域に接続され、 更に、シリサイド化された領域の位置に逆バイアスされたダイオードを含む半導体集積回路。」と補正すること。

(補正事項d)補正前の請求項11を削除するとともに、当該削除に伴って、請求項の番号及び引用する請求項の番号を修正すること。

(3)補正の適法性についての検討
(3-1)補正事項aについて
(3-1-1)補正事項a-1について
補正事項a-1は、補正前の請求項1に係る発明の発明特定事項である「半導体チップ中に基板貫通バイアを作製する方法であって、」について、「3次元スタッキングのために」と限定的に減縮する補正であり、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
そして、この補正が、特許法第17条の2第3項に規定する要件及び同法同条第4項に規定する要件を満たしていることは明らかである。

(3-1-2)補正事項a-2について
補正事項a-2は、補正前の請求項1に係る発明の発明特定事項である「基板貫通バイア(TSV)ホールを形成する工程」について、「基板の裏面から基板の中を通って、」と限定的に減縮する補正であり、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
そして、この補正が、特許法第17条の2第3項に規定する要件及び同法同条第4項に規定する要件を満たしていることは明らかである。

(3-2)補正事項bについて
補正事項bは、補正前の請求項9に係る発明の発明特定事項である「第2コンタクトプラグが」、「他端でFEOLデバイスの一部でない材料に接続する」ことについて、「他端で、導電性材料で完全に充填された基板貫通バイア(TSV)に電気的に接続する」と限定的に減縮するとともに、同じく「半導体チップ」について、「3次元スタッキングのための」と限定的に減縮する補正であり、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
そして、この補正が、特許法第17条の2第3項に規定する要件及び同法同条第4項に規定する要件を満たしていることは明らかである。

(3-3)補正事項cについて
補正事項cは、補正前の請求項9を引用する補正前の請求項10に補正前の請求項9に係る発明の発明特定事項を盛り込んで独立請求項にするとともに、補正前の請求項9に係る発明の発明特定事項である「半導体チップ」を「半導体ウエハの半導体集積回路」と補正し、「第2コンタクトプラグが」「他端でFEOLデバイスの一部でない材料に接続する」ことについて、「他端でシリサイド化された領域に接続され」ると補正するとともに、補正前の請求項10に係る発明の発明特定事項である「ダイオード」を「逆バイアスされたダイオード」と補正し、「半導体チップ」を「半導体集積回路」と補正するものであるところ、前記「第2コンタクトプラグが」「他端でFEOLデバイスの一部でない材料に接続する」ことについて、「他端でシリサイド化された領域に接続され」ると補正すること及び前記「ダイオード」を「逆バイアスされたダイオード」と補正することは、補正前の発明の発明特定事項を限定的に減縮する補正であると認められるが、前記「半導体チップ」を「半導体ウエハの半導体集積回路」と補正すること及び前記「半導体チップ」を「半導体集積回路」と補正することは、「半導体チップ」が「半導体ウエハ」から切り出されたチップ形状のものを意味し、「半導体集積回路」が「半導体ウエハ」、「半導体チップ」など半導体材料の上に形成された「集積回路」を意味するものであることから、ともに「半導体チップ」を限定的に減縮する補正であるとは認められないので、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当しない。
また、前記「半導体チップ」を「半導体ウエハの半導体集積回路」と補正すること及び前記「半導体チップ」を「半導体集積回路」と補正することが、特許法第17条の2第5項のその他のいずれの号に掲げる事項を目的とするものにも該当しないことは明らかである。
したがって、補正事項cは、特許法第17条の2第5項に規定する要件を満たしていない。

(3-4)補正事項dについて
補正事項dは、特許法第17条の2第5項第1号に掲げる請求項の削除を目的とするものである。

(3-5)新規事項追加の有無及び補正の目的の適否についてのまとめ
以上、検討したとおり、本件補正のうちの補正事項cは、特許法第17条の2第5項に規定する要件を満たしていないから、本件補正は、同法同条同項に規定する要件を満たしていない。

(4)独立特許要件について
(4-1)検討の前提
上記(3)において検討したとおり、本件補正は特許法第17条の2第5項に規定する要件を満たしていないが、仮に本件補正が当該要件を満たすものであるとした場合には、上記(3)において検討したとおり、本件補正は、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものを含むものであるから、本件補正が、特許法第17条の2第6項において準用する同法第126条第7項の規定に適合するか否かについて、一応検討する。

(4-2)補正後の請求項9に係る発明
本件補正による補正後の請求項1ないし13に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その請求項1ないし13に記載されている事項により特定されるとおりのものであって、そのうちの補正後の請求項9に係る発明(以下「補正後の発明」という。)は、その請求項9に記載されている事項により特定される上記2.(1)の補正後の請求項9として記載したとおりのものである。

(4-3)引用刊行物
(4-3-1)原査定の拒絶の理由に引用され、本願の優先日前である平成19年5月17日に日本国内で頒布された刊行物である特開2007-123857号公報(以下「引用刊行物」という。)には、図1、9?15とともに、以下の事項が記載されている。なお、下線は、当合議体において付加したものである(以下同様。)。

「【背景技術】
【0002】
近年、半導体装置の軽薄短小化と高性能化が要求されており、マルチチップパッケージなどの半導体装置において、配線の高密度化、論理素子の微細化およびメモリの大容量化が進められている。
【0003】
こうした要請に対応する一つの手段として、半導体基板に貫通電極を設け、配線の高密度化等を図ることが試みられている。従来の貫通電極としては、特許文献1に記載されたものがある。同文献には、多結晶シリコン膜からなる貫通電極の下部において基板に開口部を設け、開口部内に、貫通電極に接する裏面バンプが設けられた装置が記載されている。
【特許文献1】特開昭60-140850号公報」

「【発明の効果】
【0012】
以上説明したように本発明によれば、半導体基板の裏面近傍に、貫通電極に接する張出部を設けることにより、貫通電極を有する半導体装置の性能や信頼性を損なうことなく、貫通電極の脱落を抑制することができる。」

「【0014】
(第一の実施形態)
図1は、本実施形態の半導体装置の構成を示す断面図である。
図1に示した半導体装置100は、半導体基板(シリコン基板101)と、シリコン基板101を貫通する貫通電極129と、貫通電極129の側面外周に設けられるとともに、シリコン基板101を貫通する環筒状絶縁膜(第一絶縁リング130)と、シリコン基板101の少なくとも素子形成面の裏面の近傍に設けられるともに貫通電極129に接して設けられ、シリコン基板101の面内方向に貫通電極129の内部に向かって張り出した張出部146と、を含む。また、半導体装置100は、シリコン基板101の裏面に接して設けられた裏面絶縁膜139をさらに含む。
張出部146は、素子形成面の裏面側において、貫通電極129を取り囲むように設けられた環状の部分である。張出部146は、シリコン基板残存部127および裏面絶縁膜139の一部により構成される。張出部146は、テーパ面145およびテーパ面128を有し、半導体装置100の裏面からシリコン基板101内部に向かって拡径した形状である。
裏面絶縁膜139は、張出部146の少なくとも一部を構成している。つまり、張出部146の一部が絶縁材料により構成されている。裏面絶縁膜139は、第一絶縁リング130の内側面から貫通電極129の内側に張り出すように設けられており、この部分が張出部146を構成している。また、裏面絶縁膜139は、貫通電極129の直径よりも小さい径の開口部を有し、開口部の側面がテーパ面145となっている。
半導体装置100において、シリコン基板101の所定の領域が除去されて、当該所定の領域に第一絶縁リング130および貫通電極129が設けられているとともに、第一絶縁リング130の形成領域と貫通電極129の形成領域との間に、シリコン基板101が残存した領域が設けられている。半導体装置100は、シリコン基板101が残存した領域として、具体的にはシリコン基板残存部127とシリコン基板残存部147とを有する。つまり、シリコン基板残存部127は、シリコン基板101と同種の材料からなる。
半導体装置100において、シリコン基板残存部127の形成領域およびシリコン基板残存部147の形成領域を除く領域において、貫通電極129の側面と第一絶縁リング130の内側面とが接している。
シリコン基板残存部127は、シリコン基板101の裏面側から素子形成面側に向かって内径が拡径した円環状の領域であり、テーパ面128を有する。張出部146の少なくとも一部が、シリコン基板101が残存した領域であるシリコン基板残存部127により構成されている。
シリコン基板残存部147は、素子形成面から裏面側に向かって内径が拡径した形状を有し、テーパ面148を有する。シリコン基板残存部147は、シリコン基板101の裏面側に設けられた張出部146とは別の張出部となっている。
シリコン基板101の素子形成面の近傍において、貫通電極129が、素子形成面に向かって狭径している。また、シリコン基板101の裏面の近傍において、貫通電極129が素子形成面に向かって拡径している。
第一絶縁リング130は、同心円状に積層された複数の絶縁膜(SiN膜131、SiO_(2)膜133およびSiN膜135)を含む。絶縁膜の最もシンプルな構成は、SiO_(2)膜133による二層構造であるが、さらにSiNやSiCNなどの金属拡散を防止するバリア膜が含まれると、金属汚染によるデバイス性能劣化を防ぐことができ、なおよい。
また、第一絶縁リング130は、少なくともリングの内側(貫通電極129側)および外側(シリコン基板101側)に絶縁膜が配置されていればよく、たとえば第八の実施形態に例示するように、内部に一部導電膜が含まれていてもよい。
基板面内方向における第一絶縁リング130全体の膜厚は、たとえば2?5μm程度とする。こうすることにより、第一絶縁リング130形成時の埋め込み特性をさらに向上させることができる。
また、半導体装置100において、シリコン基板101の素子形成面に、SiN膜103、層間絶縁膜105および層間絶縁膜137がこの順に設けられている。貫通電極129は、層間絶縁膜105およびSiN膜103を貫通する複数の貫通電極接続プラグ117と接続する。
素子形成面の裏面において、貫通電極129に接して裏面バンプ142が設けられている。裏面バンプ142は、第一絶縁リング130の外側面よりも内側つまり貫通電極129の側に収まるように構成されている。
【0015】
また、シリコン基板101の素子形成面には、拡散層107とゲート電極111とを含むトランジスタ等の所定の素子が形成されている。トランジスタの側方に素子分離領域109が設けられ、他の素子との間が離隔されている。
【0016】
また、SiN膜103中および層間絶縁膜105中を、トランジスタ接続プラグ113および貫通電極接続プラグ117が貫通している。トランジスタ接続プラグ113は、拡散層107と層間絶縁膜105上に設けられた配線115とを接続する。また、貫通電極接続プラグ117は、貫通電極129と層間絶縁膜105上の配線119とを接続する。
配線115および配線119は同一水準に位置し、図1においては、ともに第一配線である。配線115および配線119は、層間絶縁膜137中に埋設されている。
【0017】
配線119上に、接続プラグ121、電極パッド123およびバンプ125がこの順に設けられている。一つの貫通電極129に複数の貫通電極接続プラグ117が接して設けられている。裏面バンプ142とバンプ125とが、貫通電極129および複数の貫通電極接続プラグ117を介して接続される。これにより、シリコン基板101両面をさらに確実に導通させることができる。」

「【0019】
以下、図9?図15を参照して、半導体装置100の製造方法をさらに詳細に説明する。図9および図11?図15は、半導体装置100の製造工程を示す断面図である。また、図10は、第一絶縁リング130の形状を説明する図である。
【0020】
まず、図9(a)に示すように、リソグラフィー技術を用いて、シリコン基板101の素子形成面となる面に、第一絶縁リング130の形状に対応する円筒環形状の開口部を有するレジストパターン(不図示)を形成する。このレジスト膜をマスクとして、シリコン基板101をドライエッチングし、第一絶縁リング130の形状に対応する環状の凹部を形成する。このとき、凹部の深さは適宜選択されるが、たとえば20μm以上200μm以下とする。
【0021】
レジスト膜を除去した後、シリコン基板101上に、SiN膜161およびSiO_(2)膜133をこの順に成膜する(図9(a))。SiN膜161の膜厚は、たとえば100nmとする。また、SiO_(2)膜133は、たとえば、CVD(Chemical Vapor Deposition)法により得られるBPSG(Boro-Phospho Silicate Glass)膜とする。そして、円筒環状の凹部以外の領域に成膜されたSiO2膜133をCMP(Chemical Mechanical Polishing)法により除去する(図9(b))。なお、図9(b)では、凹部以外の領域に成膜されたSiN膜161をさらに除去した様子を示している。
【0022】
図10は、図9(b)のA-A’面を示す上面図である。図10は、第一絶縁リング130の平面形状に対応する。図9および図10に示したように、SiO_(2)膜133はSiO_(2)膜165およびSiO_(2)膜167の積層膜である。また、図10中のSiN膜131およびSiN膜135とをあわせたものが図9(b)中のSiN膜161である。
【0023】
次に、図11(a)に示したように、シリコン基板101の素子形成面に、素子分離領域109、拡散層107、ゲート電極111をそれぞれ形成する。素子分離領域109は、たとえばSTI(シャロートレンチアイソレーション)とする。また、シリコン基板101上に、SiN膜103および層間絶縁膜105をこの順に設ける。
【0024】
つづいて、層間絶縁膜105およびSiN膜103を選択的に除去してこれらの絶縁膜を貫通する孔を形成する。孔の内部に導電膜を埋設した後、孔の外部に形成された膜を除去することにより、トランジスタ接続プラグ113および貫通電極接続プラグ117を形成する。トランジスタ接続プラグ113および貫通電極接続プラグ117の材料は、たとえばタングステン(W)とする。
【0025】
さらに、図11(b)に示したように、層間絶縁膜105上に、トランジスタ接続プラグ113に接続する配線115および貫通電極接続プラグ117に接続する配線119をそれぞれ形成する。
【0026】
そして、配線115および配線119上に層間絶縁膜137を形成する。さらに、配線119に接続する電極パッド123およびバンプ125をこの順に形成する。電極パッド123の材料は、たとえばAl、Cｕ、NiまたはTiNとする。また、バンプ125の材料は、たとえばAｕまたはハンダとする。
【0027】
なお、本実施形態および以下の実施形態において、配線119の上部にさらに所定の数の配線層等の上層を形成した後、電極パッド123およびバンプ125を形成することもできる。つまり、層間絶縁膜137中に多層配線構造を形成してもよい。
【0028】
次いで、素子形成面の上部に粘着剤層179を形成し、支持体181を貼付する。粘着剤層179として、たとえば粘着テープを用いる。粘着テープは基材とその両面に形成された粘着層から構成されている。粘着テープを構成する基材としては、たとえば、ポリオレフィン系樹脂、ポリエステル系樹脂などが用いられる。また、粘着テープを構成する粘着剤としては、たとえば、アクリル系エマルジョン型粘着剤、アクリル系溶剤型粘着剤、ウレタン系粘着剤などが用いられる。また、支持体181の材料は、たとえば、石英やパイレックス(登録商標)等のガラスとすることができる。こうすれば、後述する裏面研削によるシリコン基板101の薄化加工等のプロセスにおける、熱、薬剤、外力などに対する耐性を充分に確保することができる。また、こうした耐性を有する材料であれば、ガラス以外の材料としてもよい。たとえば、アクリル樹脂などのプラスチックス等を用いてもよい。
【0029】
そして、シリコン基板101の裏面研削を行う。裏面研削は、機械的研磨により行う。研削後のシリコン基板101の厚さは、たとえば、50?500μm程度とすることができる。これにより、裏面からSiO_(2)膜133の底面が露出するとともに、SiN膜161がSiN膜131とSiN膜135とに分割される。これにより、第一絶縁リング130が得られる。
【0030】
次に、図12(a)に示すように、貫通電極129の形成領域において、シリコン基板101を除去する。このとき、貫通電極129の形成領域、つまり第一絶縁リング130の内側の領域において、シリコン基板101の裏面近傍にシリコン基板残存部127を形成するとともに、素子形成面の近傍にシリコン基板残存部147を形成する。以下、図12(a)の工程をさらに詳細に説明する。
【0031】
図13(a)および図13(b)は、図12(a)の工程をさらに詳細に説明する断面図である。
まず、図13(a)に示したように、シリコン基板101の裏面に、SiN膜183および感光性エポキシ樹脂膜185をこの順に形成する。SiN膜183および感光性エポキシ樹脂膜185の積層膜が、図1における裏面絶縁膜139に対応する。第一絶縁リング130の内側の領域の一部において、SiN膜183および感光性エポキシ樹脂膜185を選択的に除去して開口部187を設けるとともに、これらの絶縁膜にテーパ面145を形成する。感光性エポキシ樹脂膜185を用いることにより、成膜時の焼成温度を充分に低い温度とすることができるため、素子形成後の成膜に好適である。また、焼成温度が比較的低い膜として、感光性エポキシ樹脂膜185に代えて、BT(ビスマレイミド-トリアジン)レジン膜等を用いてもよい。
【0032】
そして、図13(b)に示したように、裏面絶縁膜139をマスクとして、第一絶縁リング130の内側に残存するシリコン基板101をエッチング除去し、開口部187よりも拡径した領域を有する貫通孔193を形成する。このとき、エッチングを複数のステップにより行うことにより、シリコン基板残存部127およびシリコン基板残存部147を形成する。また、裏面絶縁膜139の一部を、貫通孔193の側壁よりも基板面内方向において貫通孔193の内側に張り出した張出部146(図1)とする。
【0033】
貫通孔193は、多段階のステップを含むエッチングにより形成される。具体的には、まず、裏面近傍において裏面側に向かってすぼまっている形状(逆テーパ形状)になるようにシリコン基板101を裏面からドライエッチングして、テーパ面128を有するシリコン基板残存部127を形成する。
【0034】
次に、エッチングガスとデポガスを組み合わせて、デポガスによって側壁に保護膜を形成しながらエッチングを進める。これにより、シリコン基板101の法線方向にエッチングを行い、エッチング面に対して垂直な形状を得ることができる。このときのエッチングガスとデポガスとの組み合わせは、たとえばエッチングガスをSF_(6)とし、デポガスをたとえばC_(4)F_(8)、HBｒまたはSiF_(4)などとする。
【0035】
その後、上述した条件から、デポガスの割合を減らすことにより、横方向へのエッチングを進める。これにより、逆テーパ形状が得られ、テーパ面148を有するシリコン基板残存部147が形成される。
【0036】
次に、図12(b)に示すように、貫通孔193中に貫通電極129を形成し、さらに、裏面側で貫通電極129に接する裏面バンプ142を形成する。以下、図12(b)の工程をさらに詳細に説明する。図14(a)、図14(b)、図15(a)および図15(b)は、図12(b)の工程をさらに詳細に説明する断面図である。
【0037】
まず、図14(a)に示したように、裏面側からTiおよびCｕのスパッタリングをこの順に行い、Cｕ/Tiシード189を形成する。なお、本明細書においては、積層構造を示す際に、「上層/下層(基板側)」のように表す。Cｕ/Tiシード189は、裏面絶縁膜139上および貫通孔193の底部に形成される。
【0038】
そして、Cｕ/Tiシード189上に、感光性レジスト膜191を形成する。感光性レジスト膜191は、裏面絶縁膜139の上部および貫通孔193の内部に形成される。
【0039】
続いて、図14(b)に示したように、裏面側からシリコン基板101の法線方向に対して斜めに光照射することにより、貫通孔193の底部に選択的に感光性レジスト膜191を残存させる。貫通孔193の深さが充分であれば、斜め露光を用いずにウェハ面に垂直に光照射を行っても、貫通孔193の底部に選択的に感光性レジスト膜191を残存させることができる。なお、図14(b)では、残存する感光性レジスト膜191は不図示となっている。残存する感光性レジスト膜191をマスクとして、Cｕ/Tiシード189を除去することにより、貫通孔193の底部にCｕ/Tiシード189を選択的に残すことができる。貫通孔193内に残存していた感光性レジスト膜191を除去した後、Cｕ膜195を無電解めっき法により成長させる。無電解めっき法を用いることにより、貫通孔193内全体にCｕ膜195をボトムアップで確実に成長させることができる。このため、貫通電極129中にボイドが生じることを抑制できる。Cｕ膜195は、貫通孔193の内部から外部にわたって形成される(図15(a))。
【0040】
さらに、図15(b)に示したように、裏面研削を行う。これにより、Cｕ膜195の表面を平坦化するとともに感光性エポキシ樹脂膜185をたとえば20μm程度まで薄化する。これにより、裏面近傍においてテーパ面145およびテーパ面128に接し、張出部146によって係止された貫通電極129が得られる。この工程において、裏面研削の代わりに、裏面に対して化学機械研磨(CMP)を行ってもよい。この場合は、主に裏面において樹脂面から突出したCｕ膜195が除去され、感光性エポキシ樹脂膜185の除去量は小さくなり、バンプ部のシリコン基板101に対する容量を低減できる。
【0041】
その後、図12(b)に戻り、裏面にレジスト膜(不図示)を形成する。貫通電極129に対応する位置において、レジスト膜に開口部を設け、貫通電極129を露出させる。そして、たとえば無電解めっき法等を用いてNi膜141およびAｕ膜143を順次形成し、裏面バンプ142を得る。以上の手順により、図1に示した半導体装置100が得られる。」

(4-3-2)そうすると、引用刊行物には、以下の発明(以下「刊行物発明」という。)が記載されているものと認められる。

「シリコン基板101と、前記シリコン基板101を貫通する貫通電極129と、前記貫通電極129の側面外周に設けられるとともに、前記シリコン基板101を貫通する第一絶縁リング130と、前記シリコン基板101の少なくとも素子形成面の裏面の近傍に設けられるともに前記貫通電極129に接して設けられ、前記シリコン基板101の面内方向に前記貫通電極129の内部に向かって張り出した張出部146と、前記シリコン基板101の裏面に接して設けられた裏面絶縁膜139を含み、
前記シリコン基板101の素子形成面には、拡散層107とゲート電極111とを含むトランジスタ等の所定の素子が形成されるとともに、SiN膜103、層間絶縁膜105および層間絶縁膜137がこの順に設けられ、
前記SiN膜103中および前記層間絶縁膜105中を、トランジスタ接続プラグ113および貫通電極接続プラグ117が貫通し、
前記トランジスタ接続プラグ113は、前記拡散層107と前記層間絶縁膜105上に設けられた配線115とを接続し、
一つの前記貫通電極129に複数の前記貫通電極接続プラグ117が接して設けられ、
前記貫通電極接続プラグ117は、前記貫通電極129と前記層間絶縁膜105上の配線119とを接続し、
素子形成面の裏面において、前記貫通電極129に接して裏面バンプ142が設けられ、
前記配線119上に、接続プラグ121、電極パッド123およびバンプ125がこの順に設けられた
半導体装置。」

(4-4)対比
(4-4-1)刊行物発明の「シリコン基板101の素子形成面に」「形成され」た「拡散層107とゲート電極111とを含むトランジスタ等の所定の素子」が、FEOL(フロントエンドオブライン)デバイスであることは明らかであるから、刊行物発明の「素子形成面に」「拡散層107とゲート電極111とを含むトランジスタ等の所定の素子が形成され」た「シリコン基板101」は、補正後の発明の「少なくとも1つのFEOLデバイスを有する基板」に相当する。

(4-4-2)刊行物発明の「SiN膜103中および」「層間絶縁膜105中を、」「貫通」する「トランジスタ接続プラグ113および貫通電極接続プラグ117」、「層間絶縁膜105上に設けられた配線115」、「層間絶縁膜105上の配線119」は、BEOL(バックエンドオブライン)であることは明らかである。そして、刊行物発明の「配線119」と補正後の発明の「金属パッド」は、「導電体」という点で共通するから、刊行物発明の「SiN膜103中および」「層間絶縁膜105中を、」「貫通」する「トランジスタ接続プラグ113および貫通電極接続プラグ117」、「層間絶縁膜105上に設けられた配線115」、「層間絶縁膜105上の配線119」と補正後の発明の「金属パッドを含むBEOL」は、「導電体を含むBEOL」という点で共通する。

(4-4-3)刊行物発明において、「トランジスタ接続プラグ113」は、補正後の発明の「FEOLデバイス」に相当する「拡散層107とゲート電極111とを含むトランジスタ等の所定の素子」に接続しているといえるから、刊行物発明の「トランジスタ接続プラグ113」は、補正後の発明の「第1コンタクト」に相当する。

(4-4-4)刊行物発明の「貫通電極接続プラグ117」は、補正後の発明の「第2コンタクトプラグ」に相当する。そして、刊行物発明において、「貫通電極接続プラグ117」は、補正後の発明の「金属パッド」と「導電体」という点で共通する「配線119」の下にあって、それと電気的に接続していることは明らかである。

(4-4-5)刊行物発明の「貫通電極129」は、補正後の発明の「基板貫通バイア(TSV)」に相当する。そして、刊行物発明において、「貫通電極接続プラグ117」は、一端において、補正後の発明の「金属パッド」と「導電体」という点で共通する「配線119」に接続し、他端で、「貫通電極129」に電気的に接続していることは明らかである。

(4-4-6)刊行物発明の「半導体装置」と補正後の発明の「半導体チップ」とは、「半導体装置」という点で共通する。

(4-4-7)そうすると、補正後の発明と刊行物発明とは、
「少なくとも1つのFEOLデバイスを有する基板、
導電体を含むBEOL、
少なくとも1つのFEOLデバイスと接続する少なくとも1つの第1コンタクト、および、
前記導電体の下方にあり、それと電気的に接続する少なくとも1つの第2コンタクトプラグ、を含む半導体装置であって、
少なくとも1つの第2コンタクトプラグは、一端において前記導電体に接続し、他端で、基板貫通バイア(TSV)に電気的に接続する半導体装置。」
である点で一致し、次の3点で相違する。

(相違点1)補正後の発明では、「BEOL」が「金属パッドを含む」のに対し、刊行物発明では、「配線119」について、そのような特定がされていない点。

(相違点2)補正後の発明では、「基板貫通バイア(TSV)」が「導電性材料で完全に充填され」ているのに対し、刊行物発明では、「貫通電極129」について、そのような特定がなされていない点。

(相違点3)補正後の発明は、「3次元スタッキングのための半導体チップ」であるのに対し、刊行物発明では、「半導体装置」について、そのような特定がなされていない点。

(4-5)判断
(4-5-1)相違点1について
一般に、半導体集積回路技術分野において、「パッド」とは、半導体集積回路内の入出力信号および電源を外部とのインタフェースを取る部分の総称であって、通常は、集積回路が形成された半導体チップの表面あるいは裏面に設けられた外部電極を指すものと認められるところ、本願明細書においては、「金属パッド55」の用途が必ずしも明らかでなく、また、「金属パッド55」が「第2コンタクトプラグ50」の他に、回路中のどこに接続されているのかも明らかでなく、さらに、例えば、本願の図5aによると、多層配線構造における第1層金属配線層である「金属レベルM1」に形成されており、半導体チップの表面や裏面に露出されていないと認められることから、補正後の発明の「金属パッド」が、通常の意味における「電極パッド」を指すことものでないことは明らかであり、単に「金属レベルM1」に形成された単なる「配線」にすぎないものと認められる。そうすると、刊行物発明の「配線119」は、補正後の発明の「金属パッド」に相当するものと認められる。
また、仮に、補正後の発明の「金属パッド」が単なる「配線」ではなく、「配線」よりも幅広の領域を有するものと解しても、刊行物発明においても、「配線119」と「貫通電極接続プラグ117」の接続を確実に行うために、「配線119」を他の配線よりも幅広の領域を有する構成とすることは、当業者が必要に応じて、適宜なし得たことである。
したがって、相違点1は、実質的なものでないか、当業者が容易になし得た範囲に含まれる程度のものである。

(4-5-2)相違点2について
貫通電極129の製造工程に関する、引用刊行物の段落【0039】の「図14(b)に示したように、 ・・・ 無電解めっき法を用いることにより、貫通孔193内全体にCｕ膜195をボトムアップで確実に成長させることができる。このため、貫通電極129中にボイドが生じることを抑制できる。・・・」という記載から、刊行物発明の貫通電極129は、貫通孔193内に導電材料であるCｕ膜195が完全に充填されているものと認められる。
したがって、相違点2は、実質的なものでない。

(4-5-3)相違点3について
引用刊行物が従来技術として掲げる特許文献1(特開昭60-140850号公報)には、「〔発明の利用分野〕
本発明は半導体集積回路チップを積層して成る積層集積型半導体回路装置を構成する好適なチップ構造の製法に係り、特に積層構成の基本となる配線用貫通孔の製法に関する。」(第1頁右下欄第11?15行)
「〔発明の目的〕
本発明は、かかる絶縁膜で被覆された貫通孔を有する半導体チップを、積層集積により適した構造で提供するための新規な製造方法を与えることを目的とする。」(第3頁右上欄第10?14行)と記載されており、ここで「積層集積型半導体回路装置を構成する好適なチップ構造」とは、補正後の発明の「3次元スタッキングのための半導体チップ」に相当し、引用刊行物には、上記特許文献1に記載された「積層集積型半導体回路装置を構成する好適なチップ構造」における課題を解決するための発明が記載されているものと認められるから、刊行物発明の「半導体装置」は、補正後の発明の「3次元スタッキングのための半導体チップ」に相当すると認められ、仮にそうでないとしても、刊行物発明の「半導体装置」を「3次元スタッキングのための半導体チップ」とすることは、当業者が容易になし得たことである。
よって、上記相違点3は、実質的なものでないか、当業者が容易になし得た範囲に含まれる程度のものである。

(4-6)独立特許要件についてのまとめ
以上検討したとおり、補正後の発明と刊行物発明との相違点は、いずれも、実質的なものでないか、当業者が、容易に想到し得た範囲に含まれる程度のものにすぎず、補正後の発明は、引用刊行物に記載された発明であり、特許法第29条第1項第3号に該当し、仮にそうでないとしても、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際、独立して特許を受けることができない。

(5)補正の却下についてのむすび
本件補正は、特許法第17条の2第5項の規定に違反するものであり、また、仮に、そのような違反がなく、本件補正が特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものを含むとした場合においても、本件補正は、特許法第17条の2第6項において準用する同法第126条第7項の規定に適合しないものである。
したがって、本件補正は、特許法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

3.本願発明
平成26年4月3日になされた手続補正は上記のとおり却下されたので、本願の請求項1ないし14に係る発明は、平成25年10月4日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その請求項1ないし14に記載されている事項により特定されるとおりのものであって、そのうちの請求項9に係る発明(以下「本願発明」という。)は、その請求項9に記載されている事項により特定される上記2.(1)の補正前の請求項9として記載したとおりのものである。

4.刊行物に記載された発明
これに対して、原査定の拒絶の理由に引用された刊行物には、上記2.(4-3-1)及び(4-3-2)に記載したとおりの事項及び発明(刊行物発明)が記載されているものと認められる。

5.判断
補正後の請求項9は、補正前の請求項9に係る発明の発明特定事項である「第2コンタクトプラグが」、「他端でFEOLデバイスの一部でない材料に接続する」ことについて、「他端で、導電性材料で完全に充填された基板貫通バイア(TSV)に電気的に接続する」と限定的に減縮するとともに、同じく「半導体チップ」について、「3次元スタッキングのための」と限定的に減縮したものである。逆に言えば本件補正前の請求項9に係る発明(本願発明)は,補正後の発明から上記限定事項をなくしたものである。
そうすると、上記2.(4)において検討したように、補正後の発明は、引用刊行物に記載された発明であり、仮にそうでないとしても、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、当然に、引用刊行物に記載された発明であり、仮にそうでないとしても、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものである。
したがって、本願発明は、特許法第29条第1項第3号に該当し、仮にそうでないとしても、特許法第29条第2項の規定により特許を受けることができない。

6.むすび
以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2015-03-13 
結審通知日 2015-03-17 
審決日 2015-03-30 
出願番号 特願2011-500158(P2011-500158)
審決分類 P 1 8・ 121- Z (H01L)
P 1 8・ 113- Z (H01L)
P 1 8・ 537- Z (H01L)
最終処分 不成立  
前審関与審査官 長谷川 直也  
特許庁審判長 飯田 清司
特許庁審判官 小野田 誠
加藤 浩一
発明の名称 基板貫通バイアの作製方法  
代理人 中野 晴夫  
代理人 山田 卓二  
代理人 竹内 三喜夫  
代理人 田中 光雄  

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