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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
管理番号 1313654
審判番号 不服2015-6391  
総通号数 198 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2016-06-24 
種別 拒絶査定不服の審決 
審判請求日 2015-04-06 
確定日 2016-04-21 
事件の表示 特願2013-230353「半導体装置」拒絶査定不服審判事件〔平成26年 4月10日出願公開、特開2014- 64015〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成21年3月13日に出願した特願2009-61276号の一部を平成25年11月6日に新たな特許出願としたものであって、平成25年11月6日に上申書が提出され、平成26年7月11日付けで拒絶理由が通知され、同年8月29日に意見書及び手続補正書が提出されたが、平成27年1月13日付けで拒絶査定がなされ、これに対して、同年4月6日に審判請求がなされるとともに手続補正書が提出されたものである。


第2 補正却下の決定
[補正却下の決定の結論]
平成27年4月6日に提出された手続補正書によりなされた手続補正を却下する。

[理由]
1 本件補正の内容
平成27年4月6日に提出された手続補正書による補正(以下「本件補正」という。)は、本願の特許請求の範囲を補正するものであって、補正の内容は、請求項1を補正するとともに、本件補正前の請求項3を削除し、当該削除に伴って、本件補正前の請求項4を請求項3に繰り上げるものである。
そして、本件補正前の請求項1及び請求項3、本件補正後の請求項1の記載は以下のとおりである。
＜本件補正前＞
【請求項1】
「基板と、
前記基板上に形成された多層配線層と、
前記多層配線層に形成されたインダクタと、
を備え、
平面視において、前記インダクタは、前記基板に形成された全ての回路を内側に含んでおり、
前記インダクタの両端は、前記多層配線層を介して前記基板に形成された第1回路に接続されている半導体装置。」
【請求項3】
「請求項1に記載の半導体装置において、
前記多層配線層に形成された外部接続用のパッドを複数の備え、
前記複数のパッドの全ては、平面視において前記インダクタの内側に位置している半導体装置。」

＜本件補正後＞
【請求項1】
「基板と、
前記基板上に形成された多層配線層と、
前記多層配線層に形成された外部接続用の複数のパッドと、
前記多層配線層に形成され、前記複数のパッドよりも下層に位置するインダクタと、
を備え、
平面視において、前記インダクタは、前記複数のパッドの全て及び前記基板に形成された全ての回路を内側に含んでおり、
前記インダクタの両端は、前記多層配線層を介して前記基板に形成された第1回路に接続されている半導体装置。」

2 補正事項
本件補正の内容は以下のとおりである。
(1)補正事項1
請求項1に、「前記多層配線層に形成された外部接続用の複数のパッドと、」との記載を追加する。

(2)補正事項2
請求項1において、本件補正前の「前記多層配線層に形成されたインダクタ」との記載を、本件補正後は「前記多層配線層に形成され、前記複数のパッドよりも下層に位置するインダクタ」と補正する。

(3)補正事項3
請求項1において、本件補正前の「平面視において、前記インダクタは、前記基板に形成された全ての回路を内側に含んでおり」との記載を、本件補正後は「平面視において、前記インダクタは、前記複数のパッドの全て及び前記基板に形成された全ての回路を内側に含んでおり」と補正する。

(4)補正事項4
本件補正前の請求項1を引用する請求項3を削除し、当該削除に伴って、本件補正前の請求項1を引用する請求項4を請求項3に繰り上げるものである。

3 新規事項の追加の有無及び補正目的の適否
補正事項1?4について、新規事項の追加の有無及び補正目的の適否を検討する。
(1)補正事項1について
ア 補正事項1は、本願の願書に最初に添付された明細書、特許請求の範囲及び図面(以下「当初明細書等」という。)における明細書の段落【0025】の「配線層412,422,432,442に位置する配線は、ダマシン法により形成されたCｕ配線であり、それぞれ配線層412,422,432,442に形成された溝に埋め込まれている。最上層の配線には、パッド(図示せず)が形成されている。」という記載及び図1に基づくものと認められる。

イ したがって、補正事項1は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。よって、補正事項1は特許法第17条の2第3項の規定に適合する。

ウ また、補正事項1は、本件補正前の請求項1を引用する同請求項3の「前記多層配線層に形成された外部接続用のパッドを複数の備え」との発明特定事項を本件補正後の請求項1に組み込むことで、「多層配線層」をより限定するものである。

エ したがって、補正事項1は、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。

(2)補正事項2について
ア 補正事項2は、当初明細書等における明細書の段落【0022】の「第1インダクタ310は、例えば最下層の配線層412に位置しており」という記載、段落【0025】の「最上層の配線には、パッド(図示せず)が形成されている。」という記載に基づくものと認められる。
したがって、補正事項2は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。よって、補正事項1は、特許法第17条の2第3項の規定に適合する。

イ また、補正事項2は、「前記多層配線層に形成されたインダクタ」が、さらに、「複数のパッドよりも下層に位置する」ことを限定するものである。
したがって、補正事項2は、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。

(3)補正事項3について
ア 補正事項3は、当初明細書等における明細書の段落【0023】の「平面視において、第1回路100の全てが第1インダクタ310及び第2インダクタ320の内側に位置している。」という記載、同段落【0031】の「平面視において第1半導体チップ10の外部接続端子(例えばパッド)12が、第1インダクタ310及び第2インダクタ320の内側に位置している。なお、これ以外の構成については、第1の実施形態と同様である。」という記載、及び、図3に基づくものと認められる。
したがって、補正事項3は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。よって、補正事項1は、特許法第17条の2第3項の規定に適合する。

イ また、補正事項3は、本件補正前の請求項1の「平面視において、前記インダクタは、前記基板に形成された全ての回路を内側に含んでおり」との発明特定事項に、本件補正前の請求項3の「前記複数のパッドの全ては、平面視において前記インダクタの内側に位置している」との発明特定事項を組み込むことで、「インダクタ」をより限定するものである。
したがって、補正事項3は、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。

(4)補正事項4について
ア 補正事項4が、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないことは明らかである。よって、補正事項1は、特許法第17条の2第3項の規定に適合する。

イ また、補正事項4は、特許法第17条の2第5項第1号に掲げる請求項の削除を目的とするものに該当する。

(5)検討のまとめ
以上検討したとおりであるから、本件補正は、特許法第17条の2第3項及び第5項に規定する要件を満たす。

4 独立特許要件
以上のとおり、請求項1についてする本件補正は、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的としている。
そこで、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正が、いわゆる独立特許要件を満たすものであるか否かを、請求項1に係る発明について検討する。

(1)補正発明
本件補正後の請求項1?3に係る発明は、本件補正により補正された特許請求の範囲の記載からみて、その特許請求の範囲の請求項1?3に記載されている事項により特定されるとおりのものであり、そのうち、本件補正後の請求項1に係る発明(以下「補正発明」という。)は、再掲すると次のとおりである。

「基板と、
前記基板上に形成された多層配線層と、
前記多層配線層に形成された外部接続用の複数のパッドと、
前記多層配線層に形成され、前記複数のパッドよりも下層に位置するインダクタと、
を備え、
平面視において、前記インダクタは、前記複数のパッドの全て及び前記基板に形成された全ての回路を内側に含んでおり、
前記インダクタの両端は、前記多層配線層を介して前記基板に形成された第1回路に接続されている半導体装置。」

(2)引用例及び引用発明
ア 引用例の記載事項
原査定の根拠となった拒絶理由通知において引用され、本願の原出願の出願前に頒布された刊行物である、国際公開第96/42110号(以下「引用例」という。)には、「半導体装置」(発明の名称)について、図1?図6とともに、次の事項が記載されている(下線は当審で付加。以下同じ。)。

a 「技術分野
本発明は、インダクタ等として用いられる導体を集積回路の一部に形成した半導体装置に関する。

背景技術
一般に、インダクタは重要な回路構成部品であり、構成する回路によっては必要不可欠な部品といえる。例えば、LC共振を利用した発振回路や送受信機に含まれる同調回路は、インダクタを使用して初めて実現できる。」(明細書の第1頁第5?12行)

b 「発明の開示
本発明は、このような点に鑑みて創作されたものであり、その目的はインダクタンスの大きいインダクタをチップ上に形成し、インダクタを含む回路全体を集積化することができる半導体装置を提供することにある。」(明細書の第1頁第22?25行)

c 「発明を実施するための最良の形態
以下、本発明の半導体装置を適用した一実施形態について、図面を参照しながら具体的に説明する。
第1図は、一実施形態のチップの平面構造図である。同図において、チップ10には不図示の集積回路が形成されており、この集積回路の外側のチップ10上にはボンディング・パッド12が複数設けられている。ボンディング・パッド12の外側、すなわちボンディング・パッド12とチップ10の外縁との間のチップ10上には、所定ターン数のインダクタ導体14が渦巻き形状に、すなわちボンディング・パッド12の周囲を周回するように形成されている。
上述したチップ10の材料としては、例えばn型シリコン基板やその他の半導体材料(例えばゲルマニウムやアモルファスシリコン等の非晶質材料)が用いられ、インダクタ導体14の材料としては、アルミニウムや金等の金属薄膜、あるいはポリシリコン等の半導体材料が用いられる。インダクタ導体14は、マスクパターンが異なる他は従来の各種の半導体製造手法により形成することができる。
なお、インダクタ導体14は、チップ10上に形成された集積回路の一部を構成しており、インダクタ導体14と集積回路とはボンディンワイヤ等で所定の結線がなされている。
第2図および第3図は、第1図に示したチップ10をパッケージに収めた状態を示す図であり、第2図は上面図、第3図は側面図である。
第2図および第3図に示すように、チップ10上のボンディング・パッド12とパッケージ内に設けられるパッケージ端子16とはボンディング・ワイヤ18により結線される。ボンディング・ワイヤ18は一般に、第3図に示すように凸形状に曲げられた状態で取り付けられるため、ボンディング・ワイヤ18とインダクタ導体14とが接触するおそれはない。したがって、第1図のようにボンディング・パッド12の外側にインダクタ導体14を形成した場合であっても、従来と同様の手法でボンディングを行うことができる。
このように、本実施形態の半導体装置においては、チップ表面の外縁近傍に渦巻き形状のインダクタ導体14を形成するため、インダクタ導体14の直径を長くすることができ、十分な大きさのインダクタンスを得ることができる。また、チップ10上に集積回路を形成する際には、各種の能動素子や受動素子の配置等を検討する必要があるが、本実施形態ではチップ表面の外縁近傍にインダクタ導体14を形成するため、インダクタ導体14を形成しても他の集積回路の配置に影響を与えることがない。したがって、インダクタ導体14と他の集積回路との物理的な干渉等を考慮する必要がなく、設計および製造工程が簡易化する。
また、ボンディング・パッド12とパッケージ端子16とは凸形状に曲げられたボンディング・ワイヤ18によって結線されるため、ボンディング・ワイヤ18がインダクタ導体14に接触するおそれがなく、従来の製造工程をそのまま利用してボンディングを行える。」(明細書の第2頁第6行?第3頁第14行)

d 「なお、本発明は上記実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形が可能である。
例えば、上述した実施形態の半導体装置は、ボンディング・パッド12とチップ10の外縁との間のチップ10上にインダクタ導体14を形成したが、チップ10の内層面内にインダクタ導体14を形成することもできる。」(明細書の第3頁第15?19行)

e 「また、上述した実施形態では、ボンディング・パッド12の外側に1本のインダクタ導体14を形成しているが、2本以上のインダクタ導体14を形成してもよい。この場合には、複数本のインダクタ導体14を同心状に形成することにより、各インダクタ導体14をトランス結合させることができるため、トランスを含む回路の全体を集積化することが可能となる。また、この場合には複数本のインダクタ導体14を2層あるいはそれ以上の多層構造としてもよい。
また、2層構造とする場合は、トランス結合させる場合の他に分布定数型素子の一部として使用することもできる。すなわち、第5図にインダクタ導体14付近の部分的な断面構造を示すように、渦巻き形状に形成された第1のインダクタ導体14と全部あるいは一部が対向するように絶縁層を挟んで第2のインダクタ導体14aを形成することにより、2つのインダクタ導体14、14a間に分布定数的なキャパシタが形成された複合素子を構成することができる。このような複合素子の一部を構成するインダクタ導体14として、ボンディング・パッド12とチップ10の外縁との間、あるいはチップ内層面に形成されたインダクタ導体14等を用いることもできる。
また、上述した実施形態は、インダクタ導体14の全体を複数のボンディング・パッド12とチップ10の外縁との間に形成しているが、インダクタ導体14の一部をボンディング・パッド12の内側に形成してもよい。」(明細書の第4頁第4?21行)

f 「また、上述した実施形態では、チップ10上のインダクタ導体14を、チップ10に形成された集積回路の一部を構成するインダクタとして使用する例を説明したが、電波を送受信する送受信回路を集積化した場合には、インダクタ導体14をアンテナコイルとして使用することができる。また、インダクタ導体14を電磁誘導コイルとして使用し、インダクタ導体14の両端に誘導起電力を発生させることにより、チップ10に形成した集積回路に動作電圧を供給することもできる。
このように、インダクタ導体14をアンテナコイルや電磁誘導コイルとして使用した場合であっても、例えば第1図に示すようにインダクタ導体14をボンディング・ワイヤ18とチップ10の外縁との間に形成すれば、十分な大きさのインダクタンスを得ることができる。」(明細書の第4頁末行?第5頁第10行)

g 「産業上の利用可能性
本発明は、チップ表面の外縁に沿って、具体的にはチップ表面に形成されたパッドとチップ外縁との間のチップ表面上、あるいは集積回路の形成領域の外側領域に対向するチップの内層面内に周回した導体を形成するため、導体の全長を長くすることができ、チップ上に形成するコイルあるいはインダクタのインダクタンスを十分に大きくすることができる。」(明細書の第5頁第12?17行)

h 「請 求 の 範 囲
1.集積回路が形成されたチップ表面の外縁に沿って周回した導体を形成することを特徴とする半導体装置。
2.集積回路が形成されたチップ表面に設けられた複数のパッドと前記チップの外縁との間の前記チップ表面上に周回した導体を形成することを特徴とする半導体装置。」(明細書の第6頁第1?6行)

i 第5図には、チップ10の上面にインダクタ導体14aが形成され、前記チップ10の上面に設けられた層20の上面に、前記インダクタ導体14aと対向してインダクタ導体14が形成されていることが図示されている。

イ 引用発明
(ア)第1の実施形態
第2の4(2)アcの「本発明の半導体装置を適用した一実施形態」、「第1図は、一実施形態のチップの平面構造図である。同図において、チップ10には不図示の集積回路が形成されており、この集積回路の外側のチップ10上にはボンディング・パッド12が複数設けられている。ボンディング・パッド12の外側、すなわちボンディング・パッド12とチップ10の外縁との間のチップ10上には、所定ターン数のインダクタ導体14が渦巻き形状に、すなわちボンディング・パッド12の周囲を周回するように形成されている。」という記載から、引用例には、「集積回路」が「形成され」た「チップ10」と、前記「チップ10」上に設けられた、「複数」の「ボンディング・パッド12」及び「渦巻き形状のインダクタ導体14」を有する「半導体装置」が記載されている。
そして、前記「第1図は、一実施形態のチップの平面構造図である」との記載、及び、第2の4(2)アcの「本実施形態の半導体装置においては、チップ表面の外縁近傍に渦巻き形状のインダクタ導体14を形成する」という記載から、引用例には、前記「チップ10」を「平面」視すると、前記「インダクタ導体14」は、「ボンディング・パッド12の外側」であって「チップ表面の外縁近傍に」形成されることが記載されている。

ここで、第2の4(2)アcの「チップ10上のボンディング・パッド12とパッケージ内に設けられるパッケージ端子16とはボンディング・ワイヤ18により結線される。」という記載から、前記「複数」の「ボンディング・パッド12」は外部接続用である。
そして、前記「複数」の「ボンディング・パッド12」が、前記の「チップ10」に「形成され」た「集積回路」に電気的に接続されていることは、自明である。

また、第2の4(2)アaの「インダクタは重要な回路構成部品であり、構成する回路によっては必要不可欠な部品といえる。例えば、LC共振を利用した発振回路や送受信機に含まれる同調回路は、インダクタを使用して初めて実現できる。」、同cの「インダクタ導体14は、チップ10上に形成された集積回路の一部を構成しており」という記載から、前記の「チップ10」上に設けられた「渦巻き形状のインダクタ導体14」も、これを利用する前記「集積回路」に電気的に接続されていると認められる。

さらに、第2の4(2)アcの「上述したチップ10の材料としては、例えばn型シリコン基板やその他の半導体材料(例えばゲルマニウムやアモルファスシリコン等の非晶質材料)が用いられ」という記載から、引用例には、前記「チップ10」は「n型シリコン基板」等の「半導体材料」を用いて形成されることが記載されている。

(イ)インダクタ導体を2層構造とする実施形態
第2の4(2)アeの「2層構造とする場合は、トランス結合させる場合の他に分布定数型素子の一部として使用することもできる。すなわち、第5図にインダクタ導体14付近の部分的な断面構造を示すように、渦巻き形状に形成された第1のインダクタ導体14と全部あるいは一部が対向するように絶縁層を挟んで第2のインダクタ導体14aを形成することにより、2つのインダクタ導体14、14a間に分布定数的なキャパシタが形成された複合素子を構成することができる。」及び同iで指摘した第5図の記載から、引用例には、チップ10の上に「第2のインダクタ導体14a」を、「渦巻き形状」の「第1のインダクタ導体14と全部」が「対向する」ように形成し、前記チップ10の上面に設けられた絶縁層20上に前記「第1のインダクタ導体14」を形成することで、インダクタ導体を「2層構造」とし、「トランス結合させる」こと、あるいは、「2つのインダクタ導体14、14a間に分布定数的なキャパシタが形成された複合素子」として「使用する」ことが記載されている。

ここで、第2の4(2)アbで摘記したように、引用例には「発明の開示」として「インダクタを含む回路全体を集積化する」ことが記載されているから、前記「(ア)第1の実施形態」と同様に、「インダクタ」は「チップ10」に形成された「集積回路」の一部である。
したがって、上記のように、インダクタ導体を「2層構造」として「トランス結合させる」場合は、「チップ10」に形成される前記「集積回路」は、その一部である「インダクタ導体14」または「インダクタ導体14a」の少なくとも一方に誘導される信号ないし起電力を利用または供給するものと認められる。また、インダクタ導体を「2層構造」として「2つのインダクタ導体14、14a間に分布定数的なキャパシタが形成された複合素子」として「使用する」場合は、「チップ10」に形成される前記「集積回路」には、「分布定数的なキャパシタ」で結合された「2つのインダクタ導体14、14a」の少なくとも一方からの信号ないし電流が入力または出力されるものと認められる。すなわち、「インダクタ導体14」または「インダクタ導体14a」の少なくとも一方は、「チップ10」に形成される「集積回路」と電気的に接続されるものである。
このとき、前記「(ア)第1の実施形態」においては「チップ10」上に設けられた「渦巻き形状のインダクタ導体14」は前記「チップ10」に形成された「集積回路」に電気的に接続されているから、インダクタ導体を「2層構造」とする場合は、少なくとも、チップ10の上に形成された「第2のインダクタ導体14a」が前記「集積回路」に電気的に接続されると認められる。
そして、同fの「インダクタ導体14を電磁誘導コイルとして使用し、インダクタ導体14の両端に誘導起電力を発生させることにより、チップ10に形成した集積回路に動作電圧を供給することもできる。」との記載と同様に、インダクタ導体を「2層構造」とし、「トランス結合させる」あるいは「2つのインダクタ導体14、14a間に分布定数的なキャパシタが形成された複合素子」として「使用する」場合、少なくとも、前記「インダクタ導体14a」の両端はチップ10に形成した「集積回路」に接続されることは明らかである。

また、第2の4(2)アeの「このような複合素子の一部を構成するインダクタ導体14として、ボンディング・パッド12とチップ10の外縁との間」に「形成されたインダクタ導体14等を用いることもできる。」及び「上述した実施形態は、インダクタ導体14の全体を複数のボンディング・パッド12とチップ10の外縁との間に形成している」という記載から、引用例には、前記「第1のインダクタ導体14」の「全体」を「複数のボンディング・パッド12とチップ10の外縁との間に形成」することが記載されている。

ところで、インダクタ導体を2層構造とする実施形態においても、上記のように「複数のボンディング・パッド12」が設けされている。
ここで、引用例に記載の「ボンディング・パッド12」は、同cに「ボンディング・パッド12とパッケージ内に設けられるパッケージ端子16とはボンディング・ワイヤ18により結線される。」と記載されるように、「ボンディング・ワイヤ18により結線される」ものであるから、表面に露出している必要があると認められる。
したがって、インダクタ導体を2層構造とするために、チップ10の上に「第2のインダクタ導体14a」を形成し、前記チップ10の上面に設けられた絶縁層20上に「第1のインダクタ導体14」を形成する構造においては、「複数のボンディング・パッド12」は最上層の絶縁層20上に形成されることは明らかである。
そして、前記「複数のボンディング・パッド12」が、「チップ10」に「形成され」た「集積回路」に電気的に接続されていることは、自明である。

(ウ)引用例の「発明の要旨」について
第2の4(2)アdには、「本発明は上記実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形が可能である。」と記載されている。
そして、同bの「本発明は、このような点に鑑みて創作されたものであり、その目的はインダクタンスの大きいインダクタをチップ上に形成し、インダクタを含む回路全体を集積化することができる半導体装置を提供することにある。」、及び、同cの「このように、本実施形態の半導体装置においては、チップ表面の外縁近傍に渦巻き形状のインダクタ導体14を形成するため、インダクタ導体14の直径を長くすることができ、十分な大きさのインダクタンスを得ることができる。」という記載を参酌すれば、前記「本発明の要旨」とは、同hに「請求の範囲」として記載された「集積回路が形成されたチップ表面の外縁に沿って周回した導体を形成すること」あるいは「集積回路が形成されたチップ表面に設けられた複数のパッドと前記チップの外縁との間の前記チップ表面上に周回した導体を形成すること」であると認められる。
そうすると、「第1のインダクタ導体14」の「全体」を「複数のボンディング・パッド12とチップ10の外縁との間に形成」することが記載されている「インダクタ導体を2層構造とする実施形態」においても、「チップ10」を上面から見ると、「第1のインダクタ導体14」は「集積回路が形成されたチップ表面の外縁に沿って周回」して形成されている、すなわち、「チップ表面の外縁近傍」を「周回」するように形成されていると認められる。

(エ)引用発明
以上(ア)?(ウ)を総合すると、引用例1には(イ)に記載された「インダクタ導体を2層構造とする実施形態」に係る発明として、次の発明(以下「引用発明」という。)が記載されているものと認められる。

「n型シリコン基板等の半導体材料を用い、集積回路が形成されたチップ10と、
前記チップ10の上に、渦巻き形状の第1のインダクタ導体14と全部が対向するように形成された第2のインダクタ導体14aと、
前記チップ10の上面に設けられた絶縁層20と、
前記絶縁層20上に設けられ、前記チップ10に形成した集積回路に電気的に接続された外部接続用の複数のボンディング・パッド12と、
前記絶縁層20上に形成された前記第1のインダクタ導体14と、
を有し、2層構造の前記インダクタ導体14及び前記インダクタ導体14aを、トランス結合させる、あるいは、2つの前記インダクタ導体14、14a間に分布定数的なキャパシタが形成された複合素子として使用する半導体装置であって、
前記インダクタ導体14、14aのうち、少なくとも前記インダクタ導体14aの両端は前記チップ10に形成した集積回路に接続され、
前記チップ10を平面視すると、前記第1のインダクタ導体14の全体は、前記複数のボンディング・パッド12と前記チップ10の外縁との間の、前記チップ10表面の外縁近傍を周回するように形成されていることを特徴とする半導体装置。」

(3)対比
ア 補正発明と引用発明との対比
補正発明と引用発明とを対比する。
(ア)引用発明の「チップ10」は、「n型シリコン基板等」を用いているから、補正発明の「基板」に相当する。

(イ)引用発明の「前記絶縁層20上に設けられ、前記チップ10に形成した集積回路に電気的に接続された外部接続用の複数のボンディング・パッド12」と、補正発明の「前記多層配線層に形成された外部接続用の複数のパッド」ととは、「外部接続用の複数のパッド」である点で共通する。

(ウ)引用発明において「第2のインダクタ導体14aは、「前記チップ10の上」に「形成され」ているから、「前記チップ10の上面に設けられた絶縁層20」の「上」に設けられた「外部接続用の複数のボンディング・パッド12」より下層に位置しているといえる。
したがって、引用発明の「前記チップ10の上に、渦巻き形状の第1のインダクタ導体14と全部が対向するように形成された第2のインダクタ導体14a」と、補正発明の「前記多層配線層に形成され、前記複数のパッドよりも下層に位置するインダクタ」とは、「前記複数のパッドよりも下層に位置するインダクタ」である点で共通する。

(エ)本願明細書には、「インダクタ」が「基板に形成された全ての回路を内側に含」むことについては、段落【0023】に「 平面視において、第1回路100の全てが第1インダクタ310及び第2インダクタ320の内側に位置している。」と、段落【0029】に「第1回路100の全てが第1インダクタ310及び第2インダクタ320の内側に位置している」と、段落【0037】に「この第1インダクタ310と誘導結合する第2インダクタ320の内側に、第2回路200の少なくとも一部、好ましくは全部が位置している。」と記載されている。
そして、段落【0015】には「第1回路100は、図2に示すように、デジタル信号を送信用の信号に変調する変調処理部155と、変調された信号を第1インダクタ310に出力する送信側ドライバ回路150を含んでいる。第2回路200は、第2インダクタ320に接続されている受信回路260、及び受信側ドライバ回路250(例えばゲートドライバ)を含んでいる。」と記載されている。
そうすると、補正発明の「前記インダクタ」が「前記基板に形成された全ての回路を内側に含んで」いるとは、「前記基板に形成された全ての回路」がまとまって形成されている1つの「回路」のすべてを、「前記インダクタ」が「内側に含んで」いることを意味すると認められる。

一方、引用発明の「第2のインダクタ導体14a」は、「渦巻き形状の第1のインダクタ導体14」と「全部が対向する」ように形成されている。
したがって、「前記第1のインダクタ導体14の全体」は「前記チップ10を平面視する」と「前記複数のボンディング・パッド12と前記チップ10の外縁との間の、前記チップ10表面の外縁近傍を周回するように形成されている」のであるから、前記「第2のインダクタ導体14a」も「渦巻き形状」であるとともに「前記チップ10を平面視する」と「前記複数のボンディング・パッド12と前記チップ10の外縁との間の、前記チップ10表面の外縁近傍を周回するように形成されている」と認められる。
したがって、引用発明においては、「前記チップ10を平面視する」と前記「第2のインダクタ導体14a」はその内側に「複数のボンディング・パッド12」のすべてを含んでいると認められる。しかし、前記内側に「集積回路」のすべてが含まれるかどうかは不明である。

以上から、引用発明において、上記の「第2のインダクタ導体14a」が「前記チップ10を平面視する」と「前記複数のボンディング・パッド12と前記チップ10の外縁との間の、前記チップ10表面の外縁近傍を周回するように形成されている」ことと、補正発明が「平面視において、前記インダクタは、前記複数のパッドの全て及び前記基板に形成された全ての回路を内側に含んで」いることとは、「平面視において、前記インダクタは、前記複数のパッドの全て」を「内側に含んで」いる点で共通する。

(オ)本願明細書には、段落【0012】に「第1半導体チップ10は、第1基板102、第1回路100、多層配線層400、第1インダクタ310(送信側インダクタ)、及び第2インダクタ320(受信側インダクタ)を備える。第1基板102は、例えばシリコン基板などの半導体基板である。第1回路100は、第1基板102に形成されている。……第1インダクタ310は、多層配線層400に形成され、第1基板102と平行な面内で巻かれている。第2インダクタ320は、多層配線層400に形成され、第1基板102と平行な面内で巻かれており、平面視において第1インダクタ310と重なっている。第1回路100は、第1インダクタ310及び第2インダクタ320の一方に接続されている。」と、段落【0015】に「第1回路100は、図2に示すように、デジタル信号を送信用の信号に変調する変調処理部155と、変調された信号を第1インダクタ310に出力する送信側ドライバ回路150を含んでいる。」と記載され、図1及び図2には、下層に位置する「第1インダクタ310」の両端が、「変調処理部155」と「送信側ドライバ回路150」を含んでいる「第1回路100」に接続されることが示されている。
すなわち、本願明細書には、第1半導体チップ10が備え、変調処理部155や送信側ドライバ回路150を含んでいる「第1回路100」に、下層に位置する「第1インダクタ310」の両端が接続されることが記載されている。

したがって、引用発明の「n型シリコン基板等の半導体材料を用い」る「チップ10」に形成された「集積回路」は、補正発明の「前記基板に形成された第1回路」に相当する。
そして、引用発明の「前記インダクタ導体14、14aのうち、少なくとも前記インダクタ導体14aの両端は前記チップ10に形成した集積回路に接続され」ていることと、補正発明の「前記インダクタの両端は、前記多層配線層を介して前記基板に形成された第1回路に接続されている」こととは、「前記インダクタの両端」は「前記基板に形成された第1回路に接続されている」点で共通する。

イ 一致点と相違点
以上を総合すると、補正発明と引用発明とは、
(一致点)
「基板と、
外部接続用の複数のパッドと、
前記複数のパッドよりも下層に位置するインダクタと、
を備え、
平面視において、前記インダクタは、前記複数のパッドの全てを内側に含んでおり、
前記インダクタの両端は、前記基板に形成された第1回路に接続されている半導体装置。」
である点で一致し、次の各点で相違する。

(相違点1)
補正発明は「前記基板上に形成された多層配線層」を有するのに対して、引用発明においては、「n型シリコン基板等の半導体材料を用い、集積回路が形成されたチップ10」の上に「多層配線層」を有することは特定されていない点。

(相違点2)
補正発明の「外部接続用の複数のパッド」は「前記多層配線層に形成された」ものであるのに対して、引用発明の「外部接続用の複数のボンディング・パッド12」は「前記絶縁層20上に設けられた」ものである点。

(相違点3)
補正発明の「前記複数のパッドよりも下層に位置するインダクタ」は「前記多層配線層に形成され」ているのに対して、引用発明の「前記チップ10の上」に「形成された第2のインダクタ導体14a」が「前記多層配線層に形成され」ることは特定されていない点。

(相違点4)
補正発明の「前記インダクタ」は「平面視において」、「前記基板に形成された全ての回路を内側に含んで」いるのに対して、引用発明においては、「前記チップ10を平面視する」と「第2のインダクタ導体14a」の内側に「チップ10」に形成された「集積回路」のすべてが含まれるかどうか不明である点。

(相違点5)
補正発明の「前記インダクタ」の「両端」は「前記多層配線層を介して」前記「基板に形成された第1回路に接続されている」のに対して、引用発明の「前記インダクタ導体14aの両端」と「前記チップ10に形成した集積回路」との「接続」を「前記多層配線層を介して」行うことは特定されていない点。

(4)各相違点についての当審の判断
ア 相違点1?3及び5について
(ア)まず、本願の分割前の原出願の出願日の時点における、当業者の通常の技術知識について検討すると、半導体基板の上方に形成されたインダクタを有する半導体装置において、複数の回路からなる集積回路が形成された前記半導体基板上に、層間絶縁体膜と導電体層とからなる多層配線層を形成し、前記インダクタを多層配線層における特定の導電体層として形成するとともに、前記インダクタを多層配線層を介して前記半導体基板に形成した前記集積回路と接続することは、次に挙げる周知例1?3に記載されるように周知技術である。

a 原審の拒絶査定において例示され、本願の分割前の原出願の出願日前に頒布された刊行物である特開2008-283172号公報(以下「周知例1」という。)には、以下の事項が記載されている。
(a)「【0013】
本明細書において、集積回路とは、トランジスタ、抵抗、コンデンサ、ダイオードなどの回路素子を一つの基板上に各素子をまとめてデザイン作成し、同時にそれらの間の配線接続も行って各種の機能を持たせた電子回路を云う。例えば、集積回路は、無線チップとしての機能を果たすために、送信回路、受信回路、電源回路、メモリ回路、ロジック制御回路を含む。また、集積回路を支持する基板(ICチップ)としては、シリコン基板に限定されず」
(b)「【0015】
図1(a)において、集積回路100とアンテナ101が同一の基板102上に形成されており、カバー材103により覆われている。アンテナ101の平面形状は矩形でスパイラル状であり、集積回路100に電気的に接続されている。
【0016】
図1(b)は、図1(a)のA-A’断面における断面図である。基板102の上に集積回路100が形成されており、集積回路100を覆っている第3層間絶縁膜104上に、アンテナ101が形成されている。アンテナ101の上に保護膜115とカバー材103が形成されている。
【0017】
なお、集積回路100に含まれる半導体素子の一例として、薄膜トランジスタ(TFT)105を示しているが、集積回路100に用いられる半導体素子はTFTに限定されない。例えば、TFTの他に、記憶素子、ダイオード、光電変換素子、抵抗素子、コイル、容量素子、インダクタなどが用いられる。
【0018】
図1(c)は、図1(b)の一点鎖線B-B’の左側の部分の拡大図である。アンテナ101は下層配線106と、下層配線106の上に形成されたアンテナ下地層107と、アンテナ下地層107の上に形成された銅めっき層108とからなる。アンテナ下地層107はニッケルと、チタン、タンタル、タングステン又はモリブデンとからなる合金の窒化膜である。なお、前記合金における、ニッケルと、チタン、タンタル、タングステン又はモリブデンとからなるとは、ニッケルと、チタン、タンタル、タングステン、モリブデンのいずれか1つの金属、又はそれらの2以上の任意金属とからなることを意味する。すなわち、前記窒化膜における合金とは、合金中に、ニッケルに加えて、チタン、タンタル、タングステン、モリブデンのいずれか1つの金属が配合される場合を意味することは勿論のこと、それらの任意の2以上の金属が配合される場合をも意味することはいうまでもないことである。下層配線106は、一例としてAl膜106aとTi膜106bとの積層構造を有し、第3層間絶縁膜104に形成されたコンタクトホールを介して、集積回路100と電気的に接続されている。なお、アンテナ下地層107の組成比は、ニッケルを母合金とする場合には、チタン、タンタル、タングステン又はモリブデンが少なくとも0.5原子%以上含まれる。また、チタン、タンタル、タングステン又はモリブデンを母合金とする場合には、ニッケルが少なくとも0.5原子パーセント以上含まれる。例えば、チタンを母合金とした場合、チタンを60原子%含み、ニッケルを20原子%含み、窒素を20原子%含むような組成比とする。ここで、母合金とは、ある金属Aに異種の金属Bを混入して合金を形成するとき、金属Aのことである。」

b 原審の拒絶査定において例示され、本願の分割前の原出願の出願日前に頒布された刊行物である特開2005-228785号公報(以下「周知例2」という。)には、以下の事項が記載されている。
(a)「【0042】
次に、上記構成を有するセンサ機能を有する半導体チップ100の斜視図を図6に、又、その線AA’でのチップの断面図を図8Eに示す。尚、図7は当該半導体チップ100が当初作り込まれる半導体ウエハ101を例示する斜視図である。即ち、半導体製造プロセスのいわゆる前工程により、上記のRF部208、制御部209をシリコンウエハ101上に形成する。最終的に、各半導体チップ100は半導体ウエハ101より切り出される。
【0043】
このような集積回路上にアンテナ部207およびセンサ部210を形成する工程の例を、図8に示し、説明する。図8Aは集積回路を形成したシリコン基板に絶縁層となるポリイミド膜を形成する工程、図8Bは集積回路におけるRF部の電極およびセンサ部の端子を開口させるスルーホール形成工程、図8Cはセミアディティブ法により、コイル状アンテナを形成する工程、図8Dは保護ポリイミド膜とセンサ部を形成する工程、図8Eは集積回路面の裏側に磁性体を配した半導体チップの断面図である。」
(b)「【0050】
次に、スルーホール側壁を含むポリイミド膜上に、クロムと銅の膜をスパッタにより逐次積層する。そして、これを種膜として、いわゆるセミアディティブ法により、レジストパターニング、銅めっき111を施す。更に、パターン分離を施して、スパイラル形状のコイル状アンテナ104とセンサ部210の端子と接続したセンサ電極部108を形成する。同時に前記スルーホール105内は銅が埋め込まれ、RF部208の電極とコイル状アンテナ104を接続するスルーホール配線も形成される。」

c 本願の分割前の原出願の出願日前に頒布された刊行物である特開2002-164468号公報(以下「周知例3」という。)には、以下の事項が記載されている。
「【0050】図1は一実施形態に係る半導体装置の平面図であり、図2は図1のI-I線の断面図である。……図1又は図2において図示は省略しているが、半導体基板10には、トランジスタ等の少なくとも1つの半導体素子より構成される半導体集積回路が形成されている。さらに、本実施形態において、半導体基板10は半導体ウェハであってもよいし、半導体ウェハがチップ状に分割されたものであってもよい。
【0051】図1及び図2に示すように、半導体基板10の主面の内部には複数の高速信号用素子電極11が設けられていると共に、半導体基板10の主面の周縁部には複数の通常信号用素子電極12が設けられている。また、半導体基板10の主面の内部には一対のコイル接続用素子電極13が設けられている。尚、各素子電極11?13は、半導体基板10に設けられた半導体集積回路を構成する半導体素子と電気的に接続されている。
【0052】半導体基板10上には絶縁性の低弾性率材料よりなる低弾性率層14が各素子電極11?13を覆うように形成されていると共に、低弾性率層14には、各高速信号用素子電極11のパッド形成領域を露出させる複数の第1の開口部14a、各通常信号用素子電極12のパッド形成領域を露出させる複数の第2の開口部14b、及び一対のコイル接続用素子電極13のそれぞれのパッド形成領域を露出させる一対の第3の開口部14cが形成されている。尚、各開口部14a?14cのそれぞれの壁面は半導体基板10の表面に対して90°未満の傾斜を有している。
【0053】各開口部14a?14cを含む低弾性率層14の上には、例えば厚さ0.2μm程度のTiW膜及び例えば厚さ0.5μm程度のCｕ膜の積層膜よりなる薄膜金属層15と、例えば厚さ10μm程度のCｕ膜よりなる厚膜金属層16とから構成された導電パターン20が形成されている。導電パターン20は、各開口部14a?14cに形成され且つ各素子電極11?13と接続された複数のパッド21と、各高速信号用素子電極11の直上に形成され且つパッド21を介して各高速信号用素子電極11と接続された複数の高速信号用ランド22と、低弾性率層14の上に形成された複数の通常信号用ランド23と、低弾性率層14の上に形成され、一端がパッド21を介して各通常信号用素子電極12と接続され且つ他端が各通常信号用ランド23と接続された複数の接続配線24と、低弾性率層14の上に形成され且つ両端がパッド21を介して一対のコイル接続用素子電極13のそれぞれと接続されたコイル25とを含んでいる。尚、各高速信号用ランド22は、各高速信号用素子電極11と外部機器との間で信号を入出力するための第1の外部電極として機能し、各通常信号用ランド23は、各通常信号用素子電極12と外部機器との間で信号を入出力するための第2の外部電極として機能する。
【0054】低弾性率層14の上には導電性材料をはじく特性を有するソルダーレジスト膜17が導電パターン20を覆うように形成されていると共に、ソルダーレジスト膜17には、各高速信号用ランド22の少なくとも一部を露出させる複数の第4の開口部17aと、各通常信号用ランド23の少なくとも一部を露出させる複数の第5の開口部17bとが形成されている。各高速信号用ランド22の直上には、金属ボールよりなり且つ第4の開口部17aを介して各高速信号用ランド22と接続された複数の第1の外部電極端子18が形成されていると共に、各通常信号用ランド23の直上には、金属ボールよりなり且つ第5の開口部17bを介して各通常信号用ランド23と接続された複数の第2の外部電極端子19が形成されている。」

(イ)ところで、周知例3の上記の記載より、「絶縁性」の「低弾性率層14」に形成した「各開口部14a?14c」内に形成された「複数のパッド21」は、「半導体基板10の主面」上に設けた「各素子電極11?13」と、前記「低弾性率層14の上」に形成した「複数の高速信号用ランド22」「複数の通常信号用ランド23」及び「コイル25」とをそれぞれ接続するためのものであるから、前記「低弾性率層14」に埋め込まれたビア導体として機能していると認められる。
そうすると、前記「低弾性率層14の上」に形成されて前記「パッド21」上に設けられ、「ソルダーレジスト膜17」でその周囲を覆われるとともに「少なくとも一部を露出させ」ている「高速信号用ランド22」及び「通常信号用ランド23」は、いずれも「外部電極として機能する」から、層間絶縁膜である「低弾性率層14」上に形成した外部接続用のパッドと言い得るものである。
そして、このように、外部接続用のパッドを多層配線層に形成することは、次に挙げる周知例4?5にも記載されるように、半導体技術において常套手段である。

a 本願の分割前の原出願の出願日前に頒布された刊行物である特開平3-108338号公報(以下「周知例4」という。)には、以下の事項が記載されている。
「同図に示すように、半導体集積回路装置となる半導体チップ1は半導体基板2上に形成した回路素子及びそれらの上に3層に積層されたメタル配線層9,10.12とその間の層間絶縁膜から形成される。このメタル配線層は第1層の配線層9と、第2層の配線層10と、外部接続用電極となるポンディングパッド6を形成する最上層の第3層の配線層12からなり、特に上記第2層の配線層10が上記ポンディングパッド6の下に位置しないように形成される。また第1層の配線層9と回路素子(ゲートポリシリコン7、拡散層8)間はコンタクトホール11によって接続されている。」(第3頁上右欄第13行?同頁下左欄第7行)

b 本願の分割前の原出願の出願日前に頒布された刊行物である特開2005-72127号公報(以下「周知例5」という。)には、以下の事項が記載されている。
「【0019】
これらの図に示す半導体チップ1は、半導体基板3上に複数の配線層を積層してなるもので、ここでは3層の配線層を積層してなることとする。そして特に、最上層に設けられた第3層配線(最上層配線)が特徴的な構成となっている。
【0020】
すなわち、半導体基板3の表面側には、複数の素子5が配列形成されており、これらの素子5を覆う状態で、第1絶縁膜7が半導体基板3上に設けられている。そして、この第1絶縁膜7上の配線層に、第1層配線9がパターン形成されている。この第1層配線9は、第1絶縁膜7の上部において均一な膜厚で形成されていることとする。また、第1層配線9は、第1絶縁膜7に形成された接続孔を介して半導体基板3の表面側に形成された素子5と接続されていることとする。尚、第1配線層9と半導体基板3の表面層に形成された素子5とは、第1絶縁膜7の接続孔内に第1配線層9を埋め込むことで接続されるか、または接続孔内に埋め込まれたプラグによって接続されていることとする。
【0021】
また、第1絶縁膜7上には、第1層配線9を覆う状態で第2絶縁膜11が設けられ、この第2絶縁膜11上の配線層に、第2層配線13がパターン形成されている。この第2層
配線13は、第1層配線9と同様に構成され、第2絶縁膜11に形成された接続孔を介して第1層配線9と接続されていることとする。
【0022】
またさらに、第2絶縁膜11上には、第2層配線13を覆う状態で第3絶縁膜15が設けられており、この第3絶縁膜15上の配線層に、第3層配線が最上層配線17としてパターン形成されている。そして、この最上層配線17は、第1層配線9および第2層配線13とは異なり、膜厚の厚い部分と薄い部分とで構成されている。最上層配線17における膜厚の厚い部分は、例えば外部との接続が図られるパッド部17aおよび、このパッド部17aに接続されて大電流が流される大電流部17b等である。そして、膜厚の薄い薄膜部17cは、これらのパッド部17aおよび大電流部17b以外の部分であり、通常の信号配線部分や接続配線部分である。」

(ウ)そこで、相違点1ないし3、及び、相違点5について、以下、検討する。
引用発明の「第2のインダクタ導体14a」は「集積回路」が形成された「前記チップ10の上」に形成されている。しかし、トランジスタ等の回路素子からなる「集積回路」が形成された「前記チップ10の上」に導体層を形成する際は、周知例1?3に記載されるように、通常は、「集積回路」が形成された「前記チップ10の上」に設けた絶縁膜を介して導体層を形成する。
さらに、引用発明においては、「2層構造の前記インダクタ導体14及び前記インダクタ導体14a」の間の層間「絶縁層」である「絶縁層20」の上に設けられた「複数のボンディング・パッド12」は、「前記チップ10に形成した集積回路に電気的に接続され」ている。
してみれば、上記(ア)の周知技術、及び、上記(イ)の常套手段を考慮すれば、引用発明において、「チップ10の上」に層間絶縁膜を介して「第2のインダクタ導体14a」を形成し、「前記チップ10の上面」に層間絶縁膜として「絶縁層20」を設け、「前記絶縁層20上」に「外部接続用の複数のボンディング・パッド12」と「第1のインダクタ導体14」を形成することにより、前記「チップ10の上」に多層配線層を形成し、「前記チップ10に形成した集積回路に電気的に接続された外部接続用の複数のボンディング・パッド12」と前記「第2のインダクタ導体14a」とを前記多層配線層に形成するとともに、前記「第2のインダクタ導体14a」の両端を前記多層配線層を介して前記「チップ10に形成した集積回路」に接続することは、当業者が容易に想到し得たものと認められる。

(エ)以上から、相違点1ないし3、及び、相違点5は、引用発明において、上記周知技術及び上記常套手段に基づいて、当業者が容易に想到し得たものと認められる。

イ 相違点4について
(ア)引用例には、第2の4(2)アcで摘記したように、「チップ10には不図示の集積回路が形成されており、この集積回路の外側のチップ10上にはボンディング・パッド12が複数設けられている。ボンディング・パッド12の外側、すなわちボンディング・パッド12とチップ10の外縁との間のチップ10上には、所定ターン数のインダクタ導体14が渦巻き形状に、すなわちボンディング・パッド12の周囲を周回するように形成されている。」と記載されている。
すなわち、「2層構造」のインダクタ導体を備えず、複数の「ボンディング・パッド12」と「インダクタ導体14」がともに「チップ10上」に形成される実施形態に関する記載であるが、「インダクタ導体14」の内側に複数の「ボンディング・パッド12」を設け、さらに前記複数の「ボンディング・パッド12」の内側に「集積回路」を設けることが引用例には記載されている。

(イ)そして、半導体基板の上方に形成されたインダクタを有する半導体装置において、前記半導体基板上に多層配線層を形成し、前記インダクタを多層配線層における特定の配線層として形成するに際して、前記インダクタの内側に、複数の回路がまとまって形成された集積回路のすべてを配置することは、以下に指摘するように、先に挙げた周知例1、2に記載され、周知技術である。

a 前記周知例1には、以下の記載がある。
(a)「【0013】
本明細書において、集積回路とは、トランジスタ、抵抗、コンデンサ、ダイオードなどの回路素子を一つの基板上に各素子をまとめてデザイン作成し、同時にそれらの間の配線接続も行って各種の機能を持たせた電子回路を云う。例えば、集積回路は、無線チップとしての機能を果たすために、送信回路、受信回路、電源回路、メモリ回路、ロジック制御回路を含む。」
(b)図1には、基板102を上面から見ると、スパイラル状のアンテナ101の内側に、複数のブロックからなる集積回路100が配置されていることが図示されている。

b 前記周知例2には、以下の記載がある。
「【0082】
＜実施例5＞
本実施例は、半導体チップ100においてRF部208、制御部209等の回路面の配置に関するものである。上記実施例1に記載の半導体チップ100の回路面109を小さい領域に集約して形成する。このとき、隣のチップの回路面との間隔を通常ダイシングに必要とされる0.1mmを超えて形成する。上記回路面の外形132よりも外側の領域に、前記実施例1と同様の方法によりコイル状アンテナ104を形成する。従って、コイル状アンテナの内形133内部に回路面の外形132が収まる。図22で、これまでの実施例と同様の部位はこれまでと同じ符号で示す。」

(ウ)以上から、引用発明において、上記ア(ア)の周知技術、及び、上記ア(イ)の常套手段に基づいて、「n型シリコン基板等の半導体材料を用い、集積回路が形成されたチップ10」上に多層配線層を形成し、「第1のインダクタ導体14」及び「第2のインダクタ導体14a」を多層配線層に形成するとき、前記「チップ10を平面視すると」、複数の回路がまとまった前記「集積回路」のすべてが、前記「第2のインダクタ導体14a」の内側に含まれるように配置すること、すなわち、相違点4に係る構成とすることは、当業者であれば適宜なし得たものと認められる。

(5)独立特許要件についてのまとめ
以上から、補正発明は、引用例に記載された発明、周知例1ないし3にみられるような周知技術、及び、周知例3ないし5にみられるような常套手段に基づいて、当業者が容易に発明をすることができたものである。
そして、補正発明の効果も、上記周知技術及び上記常套手段を参酌すれば、引用例に記載された発明から当業者が予期し得たものと認められる。
よって、補正発明は、特許法第29条2項の規定により、特許出願の際独立して特許を受けることができない。

5 小括
以上検討したとおり、本件補正は、特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので、同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。


第3 本願発明について
1 本願発明
平成27年4月6日付けの手続補正は上記のとおり却下されたので、本願の請求項1?4に係る発明は、平成26年8月29日に提出された手続補正書により補正された特許請求の範囲の請求項1?4に記載された事項により特定されるものであり、その内の請求項3は、前記第2の1で記載したとおりであるが、請求項3における「前記多層配線層に形成された外部接続用のパッドを複数の備え、」との記載は、「前記多層配線層に形成された外部接続用の複数のパッドを備え、」の誤記と認められる。
そうすると、平成26年8月29日に提出された手続補正書により補正された特許請求の範囲の請求項3に係る発明(以下「本願発明」という。)は、引用する請求項1に記載の構成を含めた独立形式で記載すると次のとおりのものと認められる。

「基板と、
前記基板上に形成された多層配線層と、
前記多層配線層に形成されたインダクタと、
を備え、
平面視において、前記インダクタは、前記基板に形成された全ての回路を内側に含んでおり、
前記インダクタの両端は、前記多層配線層を介して前記基板に形成された第1回路に接続されている半導体装置において、
前記多層配線層に形成された外部接続用の複数のパッドを備え、
前記複数のパッドの全ては、平面視において前記インダクタの内側に位置している半導体装置。」

2 引用例及び引用発明
引用例の記載事項は、第2の4(2)アで摘記したとおりである。
また、引用発明は、第2の4(2)イで認定したとおりのものである。

3 対比・判断
(1)第2の3(1)?(3)で検討したように、本件補正後の請求項1に係る発明(すなわち、補正発明)は、本件補正前の請求項3に係る発明(すなわち、本願発明)に対して、「前記多層配線層に形成されたインダクタ」が「複数のパッドよりも下層に位置する」ことを限定したものである。
したがって、本願発明は、補正発明から上記限定をなくしたものである。

(2)そうすると、本願発明の構成要件をすべて含み、これをより限定したものである補正発明が、第2の4(4)において検討したとおり、周知例1ないし3にみられるような周知技術、及び、周知例3ないし5にみられるような常套手段を参酌すれば、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、周知技術及び常套手段を参酌すれば、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものである。
そして、本願発明の効果も、上記周知技術及び上記常套手段を参酌すれば、引用例の記載から当業者が予期し得たものと認められる。


第4 結言
以上のとおりであるから、本願発明は、周知例1ないし3にみられるような周知技術、及び、周知例3ないし5にみられるような常套手段を参酌すれば、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであり、特許法第29条第2項の規定により、特許を受けることができない。
したがって、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。

よって、結論のとおり審決する。
 
審理終結日 2016-02-16 
結審通知日 2016-02-23 
審決日 2016-03-08 
出願番号 特願2013-230353(P2013-230353)
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 市川 武宜  
特許庁審判長 河口 雅英
特許庁審判官 鈴木 匡明
綿引 隆
発明の名称 半導体装置  
代理人 速水 進治  

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