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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G06F
審判 査定不服 5項独立特許用件 特許、登録しない。 G06F
管理番号 1321598
審判番号 不服2015-21144  
総通号数 205 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-01-27 
種別 拒絶査定不服の審決 
審判請求日 2015-11-30 
確定日 2016-11-09 
事件の表示 特願2013- 40851「電力の島を使用した集積回路での電力の管理」拒絶査定不服審判事件〔平成25年 6月13日出願公開、特開2013-117994〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、2004年(平成16年)5月7日(パリ条約による優先権主張外国庁受理2003年(平成15年)5月7日、米国)を国際出願日とする特願2006-532832号の一部を特許法第44条第1項の規定により、平成21年8月24日に特願2009-193326号として特許出願し、さらに、同出願の一部を同規定により、平成24年2月2日に特願2012-021186号として特許出願し、さらに、同出願の一部を同規定により、平成25年3月1日に特許出願したものであって、平成26年1月28日付けで拒絶理由が通知され、平成26年7月30日付けで手続補正がなされ、平成26年12月8日付けで最後の拒絶理由が通知され、平成27年6月15日付けで手続補正がなされたが、同手続補正は同年7月30日付けの補正却下の決定により却下され、同日付けで拒絶査定がなされた。これに対し、平成27年11月30日に拒絶査定不服の審判が請求されるとともに、同時に手続補正がなされたものである。

第2 平成27年11月30日付の手続補正についての補正却下の決定
[補正却下の決定の結論]
平成27年11月30日付の手続補正(以下、「本件補正」という。)を却下する。
[理由]
1.補正後の本願発明
本件補正により、特許請求の範囲の請求項7は、
「集積回路と、
それぞれ独立して制御されるように適合された関連する消費電力を有する前記集積回路の複数の電力の島であり、前記複数の電力の島のうち第1の島は、前記複数の電力の島のうち第2の島と同期及び非同期で通信するように構成された複数の電力の島と、
前記消費電力を制御する電力マネージャと、
を有するシステムであって、
前記電力の島の各々は、前記システムが、
それぞれの電力の島への供給電圧を変更させ、且つ
それぞれの電力の島の動作周波数を変更させるように、前記電力マネージャが関連する消費電力を制御するように適合され、
前記複数の電力の島は、複数のクロックドメインを有する
システム。」
と補正された。
本件補正のうち、上記請求項7についての補正は、請求項7に記載した発明を特定するために必要な事項である「それぞれの電力の島の動作周波数を変更させるように」について「前記複数の電力の島は、複数のクロックドメインを有する」との限定を付加するものであって、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項第2号の特許請求の範囲の減縮を目的とするものに該当する。
そこで、本件補正後の前記請求項7に記載された発明(以下、「本願補正発明」という。)が特許出願の際独立して特許を受けることができるものであるか(上記改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に適合するか)について以下に検討する。

2.引用例
(1)原査定の拒絶の理由に引用された米国特許公開第2002/0147932号明細書(以下、「引用例1」という。)には、図面とともに、次のとおりの記載がある。

[0025] FIG. 1 is an illustration of a multiprocessor VLSI chip 101 according to embodiments of the present invention. VLSI chip 101 has processors 103 through 106. Each of the processors has core logic (e.g., core logic 113). The exemplary core logic 113 is a group of logic circuits that perform the computation operations for the processor. Since the core logic (113, 123, 133, and 143) for a given processor 103 through 106 do not directly exchange information, their supply voltages and clock frequencies may be somewhat independent. This allows on-chip or off-chip regulators to supply different voltages to each core logic and allows the regulators to be adjusted based on local set point inputs 110. Communication between the processors 102, 104, 105 and 106 is accomplished by I/O circuits (e.g., 111 and 114) either directly (line 115) or indirectly through global I/O logic (e.g., 112). The exemplary I/O circuits 111, 112 and 114 would have a separate and common (global) clock frequency and supply voltage from core logic 113, 123, 133, and 143. An adjustment in a global set point would be used to change the clock frequency and supply voltage concurrently for I/O circuits 111, 112 and 114.
(当審訳:図1は、本発明の実施形態に係るマルチプロセッサVLSIチップ101の図である。 VLSIチップ101は、プロセッサ103?106を有している。各プロセッサは、プロセッサコアロジック(例えば、コアロジック113)を有している。典型的なコアロジック113は、プロセッサの演算動作を実行する論理回路群である。所定のプロセッサ103?106のコアロジック(113、123、133、および143)は直接情報を交換しないので、それらの電源電圧及びクロック周波数は多少独立していてもよい。これは、各コアロジックに異なる電圧を供給するチップ上、又は、チップ外部のレギュレータにより実現でき、レギュレータは、ローカルセットポイント入力110に基づいて設定される。プロセッサ102、104、105と106との間の通信は、直接的(ライン115)か、グローバルI/Oロジック(例えば、112)を介して間接的かのいずれかによって、I/O回路(例えば、111及び114)で行われる。典型的なI/O回路111、112及び114は、コアロジック113、123、133、及び143から分離し、共通の(グローバル)クロック周波数と供給電圧を有する。グローバルセットポイントの設定は、I/O回路111、112及び114へのクロック周波数と供給電圧を変更するために使用される。
当審注:下線は、注目箇所に当審が付した。以下、同様。)

[0026] Phase locked loop (PLL) circuits may be used on multiprocessor VLSI chips to create clock frequencies locked to a reference clock. A frequency divider circuit (e.g., counter) is used to modify the output of a PLL circuit while maintaining the lock to a reference clock. In this manner, different divider values may be inputted (local set points 110) to change the clock frequency of a processor 103, 104, 105 and 106. Outputs 107 are local temperature sensor outputs from measuring the temperature of the individual processors 103 through 106, while global output 108 is a temperature sensor output from a temperature sensor in a more central location of the VLSI chip 101 measuring an overall average chip temperature (global parameter).
(当審訳:位相同期(PLL)回路が、基準クロックに同期したクロック周波数を生成するためにマルチプロセッサVLSIチップ上で使用されてもよい。分周回路(例えば、カウンタ)は、基準クロックと同期を維持しつつ、PLL回路の出力を変更するために使用される。この方法では、異なる分周値が、プロセッサ103、104、105及び106のクロック周波数を変更するために入力(ローカルセットポイント110)されてもよい。出力107は、各プロセッサ103?106の温度を測定する局所的な温度センサの出力であり、一方、グローバル出力108は、全体の平均チップ温度(グローバルパラメータ)を測定するVLSIチップ101のより中央の位置の温度センサの出力である。)

[0027] FIG. 2 is a block diagram of a power/performance controller 201 according to embodiments of the present invention. Controller 201 may be either a state machine or a programmed controller executing a set of software instructions. Controller 201 receives physical parameters (outputs of various temperature sensors) 207 or other physical parameters 206. Other physical parameters 206 may include, but are not limited to, acoustic noise levels, vibration levels, EMC noise levels, etc. Controller 201 also receives quality of service parameters 205. Quality of service parameters 205 may be parameters identifying guaranteed customer accessibility to processors, guaranteed bandwidth of processing, etc. Policy parameters 204 are values that define the cost of power, the availability of power, acceptable EMC levels, acoustic noise levels, etc. Logic or program instructions within controller 201 receive these parameters (204 through 207) and are configured to determine sets of global and local controls 202 and 203, respectively. For example, all or a portion of parameter dat 207 may include outputs 107 and 108 from multiprocessor VLSI chip 101. These controls are used to set the various processors (e.g., 103, 104, 105, and 106) at power and performance levels by adjusting their supply voltages, clock frequencies, and cooling. The controls 202 and 203 may include signals that allow individual processors to be set to an operational or sleep mode. Embodiments of the present invention may implement controller 201 as with certain distributed functions. Controller 201 may issue some signals to set an MP system to a certain global power level and additional control circuits in the MP system may determine how the power level is distributed between the individual processors in the MP system to achieve the global goal and global MP system performance goals. For example, set points 109 and 110 may include one or more of controls 202 and 203.
(当審訳:図2は、本発明の実施形態に係る電力/性能コントローラ201のブロック図である。コントローラ201は、状態機械またはソフトウェア命令のセットを実行するプログラムされたコントローラのいずれであってもよい。コントローラ201は、物理的パラメータ(様々な温度センサの出力)207または他の物理的パラメータ206を受信する。他の物理的パラメータ206は、音響ノイズレベル、振動レベル、EMCノイズレベル等を含むことができるが、これらに限定されない。コントローラ201はまた、サービス・パラメータ205の質を受信する。サービスパラメータ205の質は、顧客のプロセッサへのアクセス、処理の帯域幅を保証するパラメータであってもよい。ポリシーパラメータ204は、電力のコスト、電力の使用可能量、EMCの許容レベル、音響ノイズレベル、等を定義する値である。コントローラ201内の論理またはプログラム命令は、これらのパラメータ(204?207)を受信し、それぞれ、グローバルおよびローカル制御202、203のセットを決定するように構成されている。例えば、パラメータ207の全てまたは一部は、マルチプロセッサVLSIチップ101からの出力107、108を含んでよい。これらの制御は、その電源電圧、クロック周波数、および冷却を調整することにより、電力と性能のレベルで様々なプロセッサ(例えば、103、104、105、106)を設定するために使用される。制御202および203は、個々のプロセッサを動作またはスリープモードに設定することを可能にする信号を含んでもよい。本発明の実施形態は、分散型の機能を持つように、コントローラ201を実装することができる。コントローラ201は、MPシステムの特定のグローバルな電力レベルを設定する信号を発行し、MPシステムの追加の制御回路は、グローバル目標とMPシステムの処理目標を達成するために、MPシステムの個々のプロセッサの間でどのように電力レベルを分散させるかを決めてもよい。例えば、セットポイント109および110は、1つ以上の制御202および203を含んでいる。 )

[0028] FIG. 3 is a block diagram illustrating the hierarchy and similarity of the various levels of multiprocessor systems. Multiprocessor VLSI chip 303 has inputs 308 and outputs 307 for controlling global and local chip parameters (e.g., temperatures, clock frequencies, and supply voltages). Several multiprocessor VLSI chips 303 are coupled on a printed circuit board (PCB) 302 and become part of a self-contained multiprocessor system (MS) 304 (e.g., a server). MS 304 also has global and local parameters and controls. MS 304 has a total (global) performance which is the summation of the performances of the individual processors on PCB 302. MS 304 also has a global temperature (e.g., air temperature inside the box). MS 304 also has local parameters associated with the individual performance of its various multiprocessor VLSI chips 303 and the individual processors on these chips. The temperatures of the individual VLSI chips 303 may be thought of as local to MS 304. Rack 301 may house many MS 304 units and likewise outputs local and global parameters (e.g., 206 and 207) which may be monitored by controller 201. Rack 301 may also receive local and global controls (e.g., 202 and 203) from controller 201. Cluster system 305 may house many racks 301. Cluster system 305, similarly, receives local and global controls (e.g., 202 and 203) and outputs local and global parameters (e.g., 206 and 207).
(当審訳:図3は、マルチプロセッサ・システムの様々なレベルの階層と類似性を示すブロック図である。マルチプロセッサVLSIチップ303は、グローバルおよびローカルチップのパラメータ(例えば、温度、クロック周波数及び供給電圧)を制御するための入力307と出力308とを有する。いくつかのマルチプロセッサVLSIチップ303は、プリント回路基板(PCB)302に搭載され、自己完結型マルチプロセッサシステム(MS)304(例えば、サーバ)の一部となっている。MS304は、グローバルとローカルのパラメータと制御を有している。MS304は、PCB302上の個々のプロセッサの性能の総和である合計(グローバル)の性能を有している。MS304は、グローバル温度(例えば、ボックス内の空気の温度)を有する。MS304はまた、様々なマルチプロセッサVLSIチップ303とこれらのチップ上の個々のプロセッサの個々のパフォーマンスに関連したローカルパラメータを有する。個々のVLSIチップの温度303は、MS304のローカルであると考えることができる。ラック301は、多くのMS304を収納し、同様に、コントローラ201によって監視されるローカルおよびグローバルパラメータ(例えば、206、207)出力を有する。ラック301は、コントローラ201からローカルおよびグローバル制御(例えば、202および203)を受け取ることができる。クラスタシステム305は、多くのラック301を収容することができる。クラスタシステム305は、同様に、ローカルおよびグローバル制御(例えば、202および203)を受信し、ローカルおよびグローバルのパラメータ(例えば、206および207)を出力する。 )

[0029] The particular parameters received by controller 201 vary depending on which hierarchical multiprocessor units generate the parameters. If controller 201 was used with only one rack 301, one may not be concerned with a cost of energy parameter. Likewise if controller 201 was used with a single MS 304 unit, acoustic noise levels may not be important as a parameter. However, embodiments of the present invention use a consistent strategy for power and performance management so that large cluster systems 305 may be controlled in the same way as a smaller multiprocessor system (e.g., MS 304). The only change is in the particular input parameters required and the number of local and global controls needed.
(当審訳:コントローラ201によって受信された特定のパラメータは、パラメータを生成した階層型マルチプロセッサ・ユニットによって異なる。コントローラ201が、単一のラック301について使用された場合、パラメータは、エネルギーパラメータのコストとは関係ないかもしない。同様に、コントローラ201が、単一のMS304ユニットに使用された場合、音響ノイズ・レベルは、パラメータとして重要ではないかもしれない。しかしながら、本発明の実施形態は、大クラスタシステム305は、より小さなマルチプロセッサシステム(例えば、MS 304)と同じように制御することができるように、電力およびパフォーマンス管理のための一貫した方法を使用する。唯一異なる点は、必要とされる特定の入力パラメータと必要なローカルおよびグローバル制御の数である。)

[0030] FIG. 4 is a flow diagram of method steps according to an embodiment of the present invention. In step 401, Policy parameters 204 and Service parameters 205 are received by controller 201. In step 402, controller 201 allocates tasks to processors in a multiprocessor system (e.g., VLSI chip 101, MS 304, rack 301 or cluster system 305). In step 403, controller 201 determines sets of global and local goals which may be affected by global controls 202 and local controls 203 it generates. In step 404, controller 201 determines, with either its program of instructions or its state logic, actions to be taken to achieve the local and global goals based on Policy and Quality of service parameters. In step 405, controller 201 receives physical sensor parameters 206 and 207. In step 406, the sensor parameters 206 and 207 are compared with desired set points calculated or received by controller 201. In step 407, controller 201 outputs global controls 202 and local controls 203 to adjust global and local frequencies, voltages, cooling and operation interrupts. In step 408, a test is done to determine if new Quality of service parameters 205 or Policy parameters 206 have been indicated. If the result of the test in step 408 is NO, then step 405 is executed receiving new sensor physical parameters and steps 405, 406 and 407 are repeated until new parameters are indicated in step 408. If new parameters have been indicated in step 408, then a branch to step 401 is executed where the new Quality of service parameters 205 or Policy parameters 206 are received by controller 201 and the steps of method 400 repeat. The assumption in FIG. 4 is that the process continues as long as the controller 201 is operational.
(当審訳:図4は、本発明の実施形態に係る方法のステップのフロー図である。ステップ401では、ポリシーパラメータ204とサービスパラメータ205が、コントローラ201によって受信される。ステップ402では、コントローラ201は、マルチプロセッサシステム(例えば、VLSIチップ101、MS 304、ラック301またはクラスタシステム305)内のプロセッサにタスクを割り当てる。ステップ403では、コントローラ201は、グローバル制御202とローカル制御203により作用されるグローバルとローカルの目標のセットを決定する。ステップ404では、コントローラ201は、そのプログラム命令またはその状態論理を用いて、サービスパラメータの方針と質とに基づいて、ローカルおよびグローバルな目標を達成するために取るべき動作を決定する。ステップ405において、コントローラ201は、物理的センサパラメータ206および207を受信する。ステップ406において、センサパラメータ206及び207は、コントローラ201によって計算または受信された所望の設定点と比較される。ステップ407において、コントローラ201は、グローバルとローカル周波数、電圧、冷却および操作の中断を調整するように、グローバル制御202とローカル制御203を出力する。ステップ408では、新しいサービスパラメータ205の質か、ポリシーパラメータ206が指示されたかを判断するためにテストが行われる。ステップ408におけるテストの結果がNOであれば、ステップ405が実行され、新しいセンサーの物理的パラメータを受信し、ステップ405、406、407が新しいパラメータがステップ408で示されるまで、繰り返される。ステップ408で新しいパラメータが示されている場合は、ステップ401への分岐が実行され、新しいサービスパラメータ205の質やポリシーパラメータ206がコントローラ201で受信され、方法400のステップが繰り返される。 図4においては、コントローラ201が動作している限り、プロセスが継続するとしている。)

ここで、引用例1の上記段落[0025]、図1の記載によれば、引用例1には、コアロジック113,123,133,143を有するプロセッサ103,104,105,106を備えたマルチプロセッサVLSIチップ101が記載されている。
また、上記段落[0025]の記載によれば、引用例1のコアロジック113,123,133,143は、独立した電源電圧及びクロック周波数を有し、各コアロジックには、チップ上、又は、チップ外部のレギュレータにより電圧が供給されている。
また、上記段落[0025]の記載によれば、引用例1の各プロセッサ103,104,105,106の各コアロジック113,123,133,143は、I/O回路111,112,114を介して、互いに通信を行うものである。
また、上記段落[0026]の記載によれば、引用例1のマルチプロセッサVLSIチップには、位相同期(PLL)回路が使用され、プロセッサ103,104,105,106のクロック周波数を変更するために、ローカルセットポイント110にクロック周波数の変更の入力がなされると、位相同期(PLL)回路の出力は、異なる分周値で分周される。
また、上記段落[0027]、[0029]、図1、2の記載によれば、引用例1には、マルチプロセッサVLSIチップ101から、ローカル温度107、グローバル温度108を受信し、電源電圧、クロック周波数、冷却を調整することにより、プロセッサ103,104,105,106の電力と性能レベルの設定を行うグローバル制御202、ローカル制御203の信号をマルチプロセッサVLSIチップ101に送信する電力/性能コントローラ201が記載され、マルチプロセッサVLSIチップ101と電力/性能コントローラ201とはシステムを構成しているといえる。

以上によれば、引用例1には、
「コアロジック113,123,133,143を有するプロセッサ103,104,105,106を備えるマルチプロセッサVLSIチップ101と、
コアロジック113,123,133,143は、独立した電源電圧及びクロック周波数を有し、各コアロジックには、チップ上、又は、チップ外部のレギュレータにより電圧が供給され、
各プロセッサ102,104,105,106の各コアロジック113,123,133,143は、I/O回路111,112,114を介して、互いに通信を行い、
位相同期(PLL)回路が使用され、プロセッサ103,104,105,106のクロック周波数を変更するために、ローカルセットポイント110にクロック周波数の変更の入力がなされると、位相同期(PLL)回路の出力は、異なる分周値で分周され、
マルチプロセッサVLSIチップ101から、ローカル温度107、グローバル温度108を受信し、電源電圧、クロック周波数、冷却を調整することにより、プロセッサ103,104,105,106の電力と性能レベルの設定を行うグローバル制御202、ローカル制御203の信号をマルチプロセッサVLSIチップ101に送信する電力/性能コントローラ201とを備える
システム。」の発明(以下、「引用発明」という。)が記載されている。

(2)平成27年7月30日付けの補正却下の決定において、引用された国際公開第03/021409号(以下、「引用例2」という。)には、図面とともに、次のとおりの記載がある。 (日本語訳は、引用例2の翻訳文である特表2005-502114号公報(以下、「公表公報」という。)の記載を参照した。)

「In addition, Applicant has recognized that the voltage needed to operate the processor may be a function of the clock frequency or frequencies being provided and distributed to the processor. Accordingly, one way to reduce the power consumption of a device is to dynamically adjust the frequency of the clock signals provided to a processor to reflect the clock frequency requirement of the processor.
The term "clock frequency requirement" refers generally to the clock frequency or set of clock frequencies provided to a processor that are necessary to support the tasks, functions, and/or computational requirements of a processor. Typically, a clock signal or clock signals having a frequency below the clock frequency requirement are not sufficient to operate the logic gates, flips-flops, other clocked circuitry and components to which the clock signal is provided, and are not sufficient to complete tasks in the required amount of time, and/or incapable of performing one or more operations of the processor.
As noted above, the voltage required by the processor may be a function of the clock frequency or set of clock frequencies (i.e., the clock frequency requirement) provided and distributed to the processor. As such, when the computational demands of a processor are low, the processor may have a reduced clock frequency requirement. Therefore, the voltage necessary to support the clock frequency requirement, that is, the voltage requirement, may be reduced accordingly.」(第4頁第11?28行)
(当審訳:【0010】
さらに、本出願者は、プロセッサを動作させるのに要する電圧は、クロック周波数またはプロセッサに供給かつ分配されている周波数の関数であることを認識した。したがって、デバイスの電力消費を低減する1つの方法は、プロセッサに供給されるクロック信号の周波数を動的に調整することによって、プロセッサのクロック周波数要求を反映する方法である。
「クロック周波数要求」という用語は、プロセッサのタスク、機能、および/または計算要求を支援するのに要する、プロセッサに供給されるクロック周波数またはクロック周波数の組を、全般的に意味する。一般に、クロック周波数要求より低い周波数を有するクロック信号(単数または複数)は、論理ゲート、フリップフロップ、その他のクロック動作回路、およびクロック信号が供給される構成要素を動作させるのに十分ではなく、かつ要求される時間内にタスクを完了するには不十分であり、かつ/またはプロセッサの1つまたは複数の動作を実行することができない。
【0011】
上述のように、プロセッサが必要とする電圧は、プロセッサに提供され、かつ分配されるクロック周波数またはクロック周波数の組(すなわち、クロック周波数要求)の関数とすることができる。そのために、プロセッサの計算需要が低いときには、プロセッサのクロック周波数要求は低くてもよい。したがって、クロック周波数要求を支援するのに必要な電圧、すなわち電圧要求を、それに応じて低減することができる。
当審注:下線は、注目箇所に当審が付した。段落番号は、公表公報の段落を示す。以下、同様。)

「Fig. 1 illustrates a block diagram of an exemplary processor 20. Processor 20 may, for instance, be fabricated on a single semiconductor chip. Processor 20 includes a digital signal processor (DSP) subsystem 22, a microcontroller (MCU) subsystem 24, system memory 28, and peripheral subsystem 26. The various subsystems of the processor are connected to a system bus 30 in order to cornmunicate and/or transfer data between the various components, such as, operands or instructions, addresses and/or control signals, etc.
DSP subsystem 22 may include a high speed digital signal processor. Operation of a digital signal processor is often characterized by real-time performance, computationally intensive and often time critical tasks, frequent memory accesses, etc. The MCU subsystem 24, for instance, may carry out various control functions, coordinate system events, execute system software, etc., and may operate at a lower clock frequency than the DSP. System memory 28 may be an on-chip memory, such as a RAM, providing a memory resource shared by the various subsystems of processor 20. Peripheral subsystem 26 may include the various interfaces and logic required for the processor to communicate with off-chip devices or other processors. For example, peripheral subsystem 26 may communicate with an off- chip power management chip or access an off-chip memory. In addition, the peripheral subsystem may include interfaces to support various communication standards such as serial, Infrared Data Association (IrDA), Universal Serial Bus (USB), SIM interfaces, etc.」(第5頁第15行?第6頁第2行)
(当審訳:【0014】
図1は、例示的なプロセッサ20のブロック図を示す。プロセッサ20は、例えば、単一半導体チップ上に製作することができる。プロセッサ20は、ディジタル信号プロセッサ(DSP)サブシステム22、マイクロコントローラ(MCU)サブシステム24、システムメモリ28、および周辺サブシステム26を含む。これらのプロセッサの様々なサブシステムは、オペランドおよび命令、アドレスおよび/または制御信号などの、様々な構成要素間でデータを伝達および/または転送するための、システムバス30に接続されている。
【0015】
DSP22には、高速ディジタル信号プロセッサを含めることができる。ディジタル信号プロセッサの動作には、リアルタイム性能、計算集中型であり、かつしばしば時間が重要因子となるタスク、頻繁なメモリアクセスなどの特徴がある。MCUサブシステム24は、例えば、様々な制御機能、座標系事象、実行システムソフトウエアなどを実行するとともに、DSPよりも低いクロック周波数で動作することができる。システムメモリ28は、プロセッサ20の様々なサブシステムが共有するメモリリソースを提供する、RAMのようなオンチップメモリとすることができる。周辺サブシステム26には、プロセッサが、オフチップデバイスまたはその他のプロセッサと通信するために必要な、様々なインターフェイスおよびロジックを含めることができる。例えば、周辺サブシステム26は、オフチップ電力管理チップと通信するか、またはオフチップメモリにアクセスすることができる。さらに、周辺サブシステムには、シリアル、赤外線通信(IｒDA)、ユニバーサルシリアルバス(USB)、SIMインターフェイスなどの、様々な通信標準をサポートするためのインターフェイスを含めることができる。)

「As an example, DSP subsystem 22 may also include a variety of components including a scratch memory, a coprocessor, interrupt controller, a dedicated bus, etc. The various components of the DSP subsystem itself may have independent clock frequency requirements. Likewise, the other processor components such as MCU subsystem 24 and peripheral subsystem 26 may contain a variety of clock frequency requirements. As such, the clock frequency requirement of the processor may vary frequently, that is, the active state of the processor may have numerous operating modes.
As such, processor 20 may have a clock frequency requirement that varies with time. For instance, in some operating modes, the DSP may be in an idle state. As such, the high frequency clock signal required by the DSP to perform certain computational tasks may not be necessary in such operating modes. The term "operating mode" characterizes a processing state or set of processing states of the various components of a processor that give rise to a particular clock frequency requirement of the processor. Typically, an operating mode characterizes a processing state of the processor in which it may be possible to transition to a different power state.
In order to provide a processor with the various clock signals that it requires, a single low frequency clock, referred to herein as the system clock, is often provided to the processor as a clock reference. The various clock frequencies required by the processor are then generated from the system clock and distributed appropriately to the subsystems and/or components of the processor. The various clock frequencies required by the processor are often generated from the system clock by a phase locked loop (PLL) multiplier, such that the clock signals distributed to the components of the processor are in-phase with the common reference clock. That is, the clock signals distributed throughout the processor are synchronized.
Fig. 2 illustrates an exemplary system clocking scheme, for example, that distributes the clock signals at the required frequencies to the various components of processor 20. An exemplary set of components that may be part of processor 20 are illustrated in Fig. 2, including DSP 22a, coprocessor 22b, DSP bus 22c (e.g., a dedicated bus that interconnects the DSP subsystem 22), DSP SRAM 22d (e.g., a cache, scratch memory, etc.), MCU 24a, system memory (SMEM) 28, peripheral bus 26a, and external bus (EBUS) 26b. The term clock domain refers generally to a clock signal and a set of frequencies at which the clock signal normally operates. Typically, components operating in a clock domain will have one or more clocked elements (e.g., logic gates, flip-flops, etc.) that operate at the set of frequencies of the respective clock domain. A component may operate in more than one clock domain and, conversely, a clock domain may service more than one component.
The various clock signals and clock signal frequencies required by processor 20 are provided and distributed by the components of clock control 110. In particular, clock control 110 includes a system clock signal 82 and system PLL multiplier 114. System clock signal 82, or simply the system clock, is provided as a reference to synchronize the various other clock signals distributed to the processor. System PLL multiplier 114 receives the system clock signal 82 and provides a high frequency clock signal 84 and locks it in-phase with the system clock signal. Typically, clock signal 84 is some multiple of the system clock.
Fig. 2 illustrates three major clock domains generated from system clock signal 82 and the PLL clock signal 84; clock domain 90a, clock domain 90b, and clock domain 90c. The components of processor 20 operate within these clock domains. For example, DSP 22a and coprocessor 22b may operate in clock domain 90a. DSP bus 22c, and DSP SRAM may operate within clock domain 90b. MCU 24a, SMEM 28, peripheral bus 26a, and external bus (EBUS) 26b, may operate within clock domain 90c.
The clock signals in each clock domain are provided by various select, divider, and gating logic and distributed to the components of the processor via a plurality of clock trees 50a-50h. For example, clock control 110 includes multiplexers in each of clock domains (e.g., multiplexers 70a, 70b, and 70c, respectively) which may independently select whether clock signal 84 is required in order to operate the components in the corresponding clock domain. Otherwise, clock signal 84 may be bypassed and the system clock signal 82 may be provided to the appropriate components of the processor.
Additionally, clock control 110 may divide the frequency of clock signal 84 in order to provide the components of the processor with clocks signals having reduced frequencies in order to meet the clock frequency requirement of the processor. In particular, dividers 62 and 64 allow the frequency of clock signal 84 to be reduced in frequency. For example, divider 62 may provide the clocked components operating in clock domain 90b with a clock signal having half the frequency of clock signal 84 when the clock signal from the system PLL multiplier is selected. Similarly, divider 64 may provide the clocked components operating in clock domain 90c with a clock signal having a frequency reduced by factors of 2, 4, 6, 8, 10, 12, and 14. Dividers 62 and 64 may be, for instance, divide-by-n counters or equivalent components for reducing the frequency of a clock signal. The various divider factors selected for each clock domain may be selected, for example, by divider select 66.
In the clocking scheme illustrated in Fig. 2, there are multiple stages where power is being consumed. System PLL multiplier 114, for example, may include a voltage controlled oscillator (VCO) in order to generate clock signal 84. As is known in the art, a voltage controlled oscillator provides a voltage to an oscillator to produce a signal having a frequency proportional to the provided voltage. As such, the power consumed in generating clock signal 84 is proportional to the frequency being generated.
In addition, in order to provide clock signals to the various clocked circuits, logic gates, flip-flops, etc. of the processor, clock distribution trees, or simply clock trees, are provided within the components and/or subsystems of the processor. For example, clock tree 50a drives the clock signal of clock domain 90a and distributes it to the low level components of DSP 22a. Similarly, clock tree 50e drives the clock signal of clock domain 90c and distributes it to the low level logic components of MCU 24a. Power is required to charge the various clock trees, thus, power may be conserved if the clock trees may be disabled when the associated components are in an idle state. Moreover, further clock gating logic may be included within the clock trees in order to control power consumption at a finer granularity, that is, to gate off certain portions of the clock tree distribution network.
As such, by recognizing the clock frequency requirement of the processor, clock control 100 may configure the frequency distribution to reduce the intervals when excess clock frequencies are being generated. In addition, clock control 110 may control the disabling of various clock trees or portions of clock trees according to the clock frequency requirement of the processor.
It should be appreciated that the clocking scheme illustrated in Fig. 2 is merely exemplary and is meant to illustrate one scheme by which the various clock signals required by a processor may be controlled and distributed to the components and/or subsystems of the processor. However, various system clocking schemes will occur to those skilled in the art to satisfy a particular set of clocking requirements. For instance, the system clock is shown as being multiplexed with the clock signal provided by the PLL multiplier. However, the system clock may be considered and distributed as a separate clock domain independent of the PLL clock signal. The particular design choice for a system clocking scheme is not limiting and the various alternatives, modifications, and improvements are considered to be within the scope of the invention.」(第6頁第10行?第9頁第17行)
(当審訳:【0017】
例として、DSPサブシステム22には、スクラッチメモリ、コプロセッサ、割込みコントローラ、専用バスなどを含む、多様な構成要素を含めることができる。DSPサブシステム自体の様々な構成要素は、独立の周波数要求を有することがある。同様に、MCUサブシステム24および周辺サブシステム26などのその他のプロセッサ構成要素は、様々なクロック周波数要求を含むことがある。したがって、プロセッサのクロック周波数要求は、頻繁に変化する、すなわち、プロセッサのアクティブ状態は多数の動作モードを有する可能性がある。
【0018】
したがって、プロセッサ20は、時間とともに変化するクロック周波数要求を有する可能性がある。例えば、動作モードによっては、DSPはアイドル状態にある可能性がある。そのために、ある種の計算タスクを実行するのにDSPが必要とする高周波クロック信号は、そのような動作モードにおいては必要ではないことがある。「動作モード」という用語は、プロセッサの特定のクロック周波数要求を発生させる、プロセッサの様々な構成要素の処理状態または処理状態の組を特徴づけるものである。一般に、動作モードとは、プロセッサの処理状態を特徴づけるものであり、処理状態において、異なる電力状態に遷移することが可能である。
【0019】
プロセッサに対して、それが必要とする様々なクロック信号を提供するために、本明細書においてはシステムクロックと呼ぶ、1つの低周波クロックが、クロック基準としてプロセッサに設けられることが多い。プロセッサが必要とする様々なクロック周波数は、システムクロックから生成されて、プロセッサのサブシステムおよび/または構成要素に適切に分配される。プロセッサが必要とする、さまざまなクロック周波数は、位相同期ループ(PLL)逓倍器によって生成して、プロセッサの構成要素に分配するクロック信号が、共通基準クロックと同相となるようにすることが多い。すなわち、プロセッサ中に分配されるクロック信号は、同期されている。
【0020】
図2は、例えば、要求される周波数においてクロック信号をプロセッサ20の様々な構成要素に分配する、例示的なシステムクロッキング方式を示す。プロセッサ20の一部とすることのできる例示的な構成要素を図2に示してあり、それには、DSP22a、コプロセッサ22b、DSPバス22c(例えば、DSPサブシステム22を相互接続する専用バス)、DSP SRAM22d(例えば、キャッシュ、スクラッチメモリ、など)、MCU24a、システムメモリ(SMEM)28、周辺バス26a、および外部バス(EBUS)26bが含まれる。クロックドメインという用語は、クロック信号、およびそのクロック信号が通常、動作する1組の周波数を、全般的に意味する。一般に、あるクロックドメイン内で動作する構成要素は、それぞれのクロックドメインの、前記1組の周波数で動作する、1つまたは複数のクロック動作要素(例えば、論理ゲート、フリップフロップなど)を有することになる。1つの構成要素は、複数のクロックドメインで動作することが可能であり、また逆に、1つのクロックドメインは、複数の構成要素にサービスを行うことができる。
【0021】
プロセッサ20が必要とする様々なクロック信号およびクロック信号周波数は、クロック制御110の構成要素によって供給、分配される。特に、クロック制御110は、システムクロック信号82およびシステムPLL逓倍器114を含む。システムクロック信号82、または単にシステムクロックは、プロセッサに分配される様々な他のクロック信号を同期する基準として提供される。システムPLL逓倍器114は、システムクロック信号82を受け取り、高周波クロック信号84を提供して、それをシステムクロック信号と同期してロックする。通常、クロック信号84は、システムクロックのいくつかの倍数である。
【0022】
図2は、システムクロック信号82およびPLLクロック信号84から生成される3つの主要なクロックドメインである、クロックドメイン90a、クロックドメイン90b、およびクロックドメイン90cを示す。プロセッサ20の構成要素は、これらのクロックドメイン内で動作する。例えば、DSP22aおよびコプロセッサ22bは、クロックドメイン90aで動作が可能である。DSPバス22cおよびDSP SRAMは、クロックドメイン90b内で動作が可能である。MCU24a、SMEM28、周辺バス26a、および外部バス(EBUS)26bは、クロックドメイン90c内で動作が可能である。各クロックドメイン内のクロック信号は、様々な選択、分割、およびゲート論理によって提供されて、複数のクロックツリー50a?50hを介してプロセッサの構成要素に分配される。例えば、クロック制御110は、クロックドメインのそれぞれにマルチプレクサ(例えば、それぞれマルチプレクサ70a、70b、および70c)を含み、これらのマルチプレクサは、対応するクロックドメインにおいて構成要素を動作させるためにクロック信号84が必要かどうかを独立して選択することができる。あるいは、クロック信号84をバイパスして、システムクロック信号82を、プロセッサの適当な構成要素に供給することができる。
【0023】
さらに、クロック制御110は、プロセッサのクロック周波数要求に合致させる目的で、プロセッサの構成要素に低い周波数を提供するために、クロック信号84の周波数を分割することができる。特に、分割器62および64は、クロック信号84の周波数を、周波数において低減することを可能にする。例えば、分割器62は、システムPLL逓倍器からのクロック信号が選択されるとき、クロックドメイン90b内で動作するクロック動作構成要素に、クロック信号84の半分の周波数を有するクロック信号を提供することができる。同様に、分割器64は、クロックドメイン90c内で動作しているクロック動作構成要素に、2、4、6、8、10、12および14の倍数で減少させた周波数を有するクロック信号を供給することができる。分割器62、64は、例えば、N分割カウンタ(divide-by-n counter)、またはクロック信号の周波数を低減するための、それと等価な構成要素とすることができる。それぞれのクロックドメインに対して選択される、様々な分割器係数(divider factor)を、例えば分割器選択(divider select)66によって選択することができる。
【0024】
図に示すクロッキング方式において、電力が消費されている複数の段階がある。システムPLL逓倍器114には、例えば、クロック信号84を生成するために、電圧制御発振器(VCO)を含めることができる。当該技術においては知られているように、電圧制御発振器では、発振器に電圧が供給されて、供給された電圧に比例する周波数を有する信号を生成する。したがって、クロック信号84を生成するのに消費される電力は、生成されている周波数に比例する。
【0025】
さらに、プロセッサの様々なクロック動作回路、論理ゲート、フリップフロップなどにクロック信号を提供するために、プロセッサの構成要素および/またはサブシステム内に、クロック分配ツリーまたは単にクロックツリーを設けてある。例えば、クロックツリー50aは、クロックドメイン90aのクロック信号をドライブして、それをDSP22aの低レベル構成要素に分配する。同様に、クロックツリー50eは、クロックドメイン90cのクロック信号をドライブして、それをMCU24aの低レベル論理構成要素に分配する。様々なクロックツリーに充電するためには電力が必要であり、したがって、関連する構成要素がアイドル状態にあるときにクロックツリーを動作不能にすれば、電力を節約することができる。さらに、より細い細分性(granularity)で電力消費を制御するため、すなわち、クロックツリー分配ネットワークのある部分のゲートを閉じるために、さらなるクロックゲート論理を、クロックツリー内に含めることができる。
【0026】
そのように、プロセッサのクロック周波数要求を認識することによって、クロック制御100は、過剰なクロック周波数が生成されているときに、その間隔を低減するように周波数分配を構成することができる。さらに、クロック制御110は、プロセッサのクロック周波数要求に応じて、様々なクロックツリーまたはクロックツリーの部分の動作不能化を制御することができる。
図2に示すクロッキング方式は、単に例示的なものであり、プロセッサが必要とする様々なクロック信号を制御し、プロセッサの構成要素および/またはサブシステムに分配することのできる、1つの方式を示すことを意図するものであることを理解すべきである。しかしながら、当業者であれば、特定の組のクロッキング要求を満足する、様々なクロッキング方式を思いつくであろう。例えば、システムクロックは、PLL逓倍器が供給するクロック信号で多重化された状態で示してある。しかしながら、システムクロックは、PLLクロック信号と独立した別個のクロックドメインと考えて、分配することもできる。システムクロッキング方式に対する特定の設計選択は、限定的なものではなく、様々な変更形態、修正形態、および改善形態を、本発明の範囲内で考慮することができる。)

引用例2の下線部の記載によれば、引用例2には、「プロセッサは、同一チップ上の必要とする動作クロックの異なる複数のサブシステム(DSPサブシステム、MCUサブシステム、周辺サブシステム等)からなり、プロセッサの電力制御のために、複数のクロックドメインを有し、各々のクロックドメインは、マルチプレクサ、分割器を有し、システムクロックが位相同期ループ(PLL)逓倍器に供給され、システムクロック及び位相同期ループ(PLL)逓倍器からのクロック信号を、マルチプレクサは、対応するクロックドメインに対して、独立して供給可能であり、分割器は、クロックドメイン内で動作しているクロック動作構成要素に、選択された分割数に分割した周波数のクロック信号を供給できる。」ことが記載されている。

3.対比
そこで、本願補正発明と引用発明とを比較すると、次のことがいえる。
(1)引用発明の「マルチプロセッサVLSIチップ101」は、「集積回路」といえることは明らかである。
また、引用発明の「コアロジック」は、それぞれが、独立した電源電圧及びクロック周波数を有するものであり、複数あるから、本願補正発明と同様の「電力の島」といえるものである。
また、引用発明の「電力/性能コントローラ201」は、マルチプロセッサVLSIチップ101から、ローカル温度107、グローバル温度108とを受信し、プロセッサ103,104,105,106の電源電圧、クロック周波数、冷却を調整するための設定であるグローバル制御202、ローカル制御203の信号をマルチプロセッサVLSIチップ101に送信するから、「電力/性能コントローラ201」は、マルチプロセッサVLSIチップ101全体と、各々のプロセッサ103,104,105,106を制御しており、制御されるプロセッサ103,104,105,106のそれぞれの電源電圧及びクロック周波数には、関連があるといえる。
また、電源電圧とクロック周波数が消費電力に関するパラメータであることは明らかである。
そうすると、引用発明の「コアロジック113,123,133,143を有するプロセッサ103,104,105,106を備えるマルチプロセッサVLSIチップ101と、コアロジック113,123,133,143は、独立した電源電圧及びクロック周波数を有し、各コアロジックには、チップ上、又は、チップ外部のレギュレータにより電圧が供給され」る構成は、本願補正発明の「それぞれ独立して制御されるように適合された関連する消費電力を有する前記集積回路の複数の電力の島」に相当する構成であるといえる。
(2)引用発明の「コアロジック」同士は、I/O回路を介して互いに通信を行うものであるから、引用発明の「各プロセッサ102,104,105,106の各コアロジック113,123,133,143は、I/O回路111,112,114を介して、互いに通信を行」うことと、本願補正発明の「前記複数の電力の島のうち第1の島は、前記複数の電力の島のうち第2の島と同期及び非同期で通信するように構成された」こととは、いずれも「前記複数の電力の島のうち第1の島は、前記複数の電力の島のうち第2の島と通信するように構成された」という点で共通する。
(3)引用発明の電力/性能コントローラ201は、マルチプロセッサVLSIチップ101のプロセッサ103,104,105,106の電源電圧、クロック周波数を制御するためのグローバル制御202、ローカル制御203の信号を送信しているから、引用発明の「電力/性能コントローラ201」は、本願補正発明の「電力マネージャ」に相当し、引用発明も本願補正発明の「前記電力の島の各々は、前記システムが、それぞれの電力の島への供給電圧を変更させ、且つそれぞれの電力の島の動作周波数を変更させるように、前記電力マネージャが関連する消費電力を制御するように適合され」る構成に相当する構成を有している。

したがって、本願補正発明と引用発明とは、次の一致点、相違点を有する。
〈一致点〉
集積回路と、
それぞれ独立して制御されるように適合された関連する消費電力を有する前記集積回路の複数の電力の島であり、前記複数の電力の島のうち第1の島は、前記複数の電力の島のうち第2の島と通信するように構成された複数の電力の島と、
前記消費電力を制御する電力マネージャと、
を有するシステムであって、
前記電力の島の各々は、前記システムが、
それぞれの電力の島への供給電圧を変更させ、且つ
それぞれの電力の島の動作周波数を変更させるように、前記電力マネージャが関連する消費電力を制御するように適合される、
システム。

〈相違点1〉
第1の島と第2の島との通信が、本願補正発明では、同期及び非同期で行われるのに対し、引用発明では、そのような特定がない点。
〈相違点2〉
本願補正発明では、複数の電力の島は、複数のクロックドメインを有するのに対し、引用発明では、クロックドメインを有しない点。

4.判断
(1)相違点1について
まず、本願補正発明における「前記複数の電力の島のうち第1の島は、前記複数の電力の島のうち第2の島と同期及び非同期で通信するように構成された複数の電力の島」との構成について、本願の発明の詳細な説明には、明細書の段落【0020】に「ある実施例では、電力の島112、114、116及び118は、相互に非同期又は同期である。」と記載があるのみであり、当該構成がどのような技術的意義を有するのかは記載されていない。
一般に通信は同期か非同期で行われ、択一的なものであるから、「同期及び非同期で通信する」との記載が、通信が同期で行われる島間と通信が非同期で行われる島間の両方があるとの意味と解釈する。
引用発明のコアロジック同士も通信を行うものであり、一般に、通信が同期か非同期かのいずれかで行われることは自明である。そして、島間の通信を同期で行うか非同期で行うかは当業者が適宜決定する事項であるから、引用発明において、電力の島間の通信を同期、非同期が混在するようにすること、すなわち、「同期及び非同期で通信する」ことは当業者が容易に想到し得た事項である。

(2)相違点2について
ア.まず、本願補正発明における「前記複数の電力の島は、複数のクロックドメインを有する」との構成について、本願の発明の詳細な説明には、明細書の段落【0020】に「ある実施例では、電力の島112、114、116及び118のそれぞれは、自己の制御で複数のクロックドメインをサポートする。」と記載があるのみであり、当該構成がどのような技術的意義を有するのかは記載されていない。
引用発明においては、プロセッサのコアロジックの内部構成については特定されていないが、プロセッサがDSPやメモリ等の複数のサブシステムから構成されることは周知である。そして、引用発明は、プロセッサの電源電圧、クロック周波数の電力制御を行うものであり、どのような単位で電力制御を行うかは当業者が適宜選択し得る事項であるから、引用発明において、プロセッサ内の電力制御をより細かく行うために、引用例2に記載されている複数のクロックドメインを有する技術を採用することは当業者が容易に想到し得た事項である。

イ.この点に関し、請求人は、審判請求書において、次の(a)、(b)の主張をしている。
(a)クロックドメインは、1つのクロック信号と、そのクロック信号の(複数の)周波数の組とを意味するものであり、クロックドメイン内で動作する構成要素には、そのクロックドメインを構成する周波数の組で動作する1以上のクロック動作要素(例えば、論理ゲート、フリップフロップなど)が含まれる。分割された周波数のひとつひとつがクロックドメインを構成するわけではないので、「単一のシステムクロック信号に対し、複数の分割器により周波数をそれぞれ低減させ、複数の周波数に分割して、複数のクロックドメインを構成する」という認定は、クロックドメインに対する誤解に基づくものであると考えられる。
(b)「単一のPLLを採用しているからといって、複数のクロックドメインを構成することができないという理由にはならない」という点に関するものである。本願発明においては、「複数の電力の島」は、供給電圧及び動作周波数の制御により「それぞれ独立して」制御される。仮に複数の分割器とともに1つのPLL回路のみを使用して本願発明の「クロックドメイン」を構成しようとすると、PLL回路の動作クロックを変更した場合にすべての分割器の出力が変化してしまうことになるので、「複数の電力の島」を「それぞれ独立して」制御しているとは言えないことになる。したがって、本願発明の「複数のクロックドメイン」が複数のPLL回路を通じてのみ得られるものであることは明らかであるので、「(複数の分割器とともに)単一のPLLを採用している」引用例の構成が本願発明の「複数のクロックドメイン」を開示ないし示唆するものでないこともまた、明らかである。

ウ.請求人の上記(a)、(b)の主張は、以下の理由により採用できない。
(a)について
請求人の主張するとおり、クロックドメインは、1つのクロック信号と、そのクロック信号の(複数の)周波数の組とを意味するものであるが、引用例2には、複数のクロックドメイン90a、90b、90cが記載され、クロックドメイン90b内で動作するクロック動作構成要素に、分割器62は、クロック信号84の半分の周波数を有するクロック信号を提供することができ、クロックドメイン90c内で動作しているクロック動作構成要素に、分割器64は、2、4、6、8、10、12および14の倍数で減少させた周波数を有するクロック信号を供給することができるという(引用例2の第8頁第6?16行参照)、請求人の主張する意味のクロックドメインが記載されているのであるから、引用例2の記載事項の認定に誤りはない。
(b)について
本願補正発明において、複数のクロックドメインに対して、どのようにクロックが供給されるかは特定されていないから、請求人の主張は、特許請求の範囲の記載に基づかない主張である。
また、引用例2においては、一つのPLL回路から各々のクロックドメインに対してクロックが供給されているが、各々のクロックドメインにおけるクロック周波数の分割器による選択は、独立しているのであるから、引用例2のクロックドメインのクロックは独立して制御されるものといえる。

(3)本願補正発明の効果について
本願補正発明の構成によってもたらされる効果は、引用例1、2の記載事項から当業者が予測し得る範囲を超えるものとはいえない。

5.まとめ
以上のとおりであるから、本願補正発明は、引用発明に基づいて、当業者が容易に発明をすることができたものであり、上記改正前の特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができないものである。

6.むすび
以上のとおり、本件補正は、上記改正前の特許法第17条の2第5項で準用する同法第126条第5項の規定に違反するものであり、特許法第159条第1項で準用する特許法第53条第1項の規定により却下されるべきものである。

第3 本願発明について
平成27年11月30日付の手続補正は上記のとおり却下されたので、本願の請求項7に係る発明(以下、同項記載の発明を「本願発明」という。)は、平成26年7月30日付け手続補正書により補正された特許請求の範囲の請求項7に記載された事項により特定される、以下のとおりのものである。
「集積回路と、
それぞれ独立して制御されるように適合された関連する消費電力を有する前記集積回路の複数の電力の島であり、前記複数の電力の島のうち第1の島は、前記複数の電力の島のうち第2の島と同期及び非同期で通信するように構成された複数の電力の島と、
前記消費電力を制御する電力マネージャと、
を有するシステムであって、
前記電力の島の各々は、前記システムが、
それぞれの電力の島への供給電圧を変更させ、且つ
それぞれの電力の島の動作周波数を変更させるように、前記電力マネージャが関連する消費電力を制御するように適合されるシステム。」

1.引用例
原査定の拒絶の理由に引用された引用例1は、前記「第2」の「2.」の欄に記載したとおりである。

2.対比・判断
本願発明は、前記「第2」で検討した本願補正発明から「それぞれの電力の島の動作周波数を変更させるように」の限定事項である「前記複数の電力の島は、複数のクロックドメインを有する」との相違点2に係る構成を省いたものである。
そうすると、本願発明の構成要件をすべて含み、さらに相違点2に係る構成要件を付加したものに相当する本願補正発明が、前記「第2」の「4.」ないし「5.」に記載したとおり、引用発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用発明に基づいて、当業者が容易に発明をすることができたものである。

3.むすび
以上のとおり、本願発明は、引用例1に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。
したがって、本願は、他の請求項について検討するまでもなく、拒絶されるべきものである。
よって、結論のとおり審決する。
 
審理終結日 2016-06-13 
結審通知日 2016-06-14 
審決日 2016-06-27 
出願番号 特願2013-40851(P2013-40851)
審決分類 P 1 8・ 121- Z (G06F)
P 1 8・ 575- Z (G06F)
最終処分 不成立  
前審関与審査官 中野 裕二、猪瀬 隆広  
特許庁審判長 小曳 満昭
特許庁審判官 高瀬 勤
山田 正文
発明の名称 電力の島を使用した集積回路での電力の管理  
代理人 鷲頭 光宏  
代理人 黒瀬 泰之  
代理人 緒方 和文  

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