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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1325507
審判番号 不服2016-734  
総通号数 208 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2017-04-28 
種別 拒絶査定不服の審決 
審判請求日 2016-01-15 
確定日 2017-02-23 
事件の表示 特願2011-172469「半導体装置の製造方法」拒絶査定不服審判事件〔平成25年 2月21日出願公開、特開2013- 38195〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成23年8月7日の出願であって、その手続の経緯は以下のとおりである。

平成26年 4月 3日 審査請求
平成26年12月26日 拒絶理由通知
平成27年 3月 3日 意見書・手続補正書
平成27年10月26日 拒絶査定
平成28年 1月15日 審判請求

第2 本願発明の進歩性について
1 本願発明
本願の請求項1ないし5に係る発明は、平成27年3月3日に提出された手続補正書により補正された特許請求の範囲の請求項1ないし5に記載された事項により特定されるものであって、そのうち請求項1に係る発明(以下「本願発明」という。)は、次のとおりのものと認める。
「【請求項1】
基板の一面上に薄膜抵抗体を成膜する第1成膜工程と、
前記薄膜抵抗体における前記基板との接触面と反対の面で面接触するように、バリアメタルとして機能する接続層としての第1導体層を成膜する第2成膜工程と、
前記第1導体層上に、前記第1導体層のエッチングマスクとして、アルミニウムからなる第2導体層を所定の形状で成膜する第3成膜工程と、
前記第2導体層をエッチングマスクとして、前記第1導体層をエッチングして所定形状とするパターンニング工程と、
前記第2導体層を除去するマスク除去工程と、
前記薄膜抵抗体および前記第1導体層を覆うように、前記基板の一面上に層間絶縁膜を形成する第4成膜工程と、
前記層間絶縁膜を貫通して前記第1導体層に到達するビアホールを形成するビアホール形成工程と、
前記ビアホール内部にタングステンからなる導体を埋設して、タングステンプラグを形成するプラグ形成工程と、
前記タングステンプラグと接続するように、前記層間絶縁膜上に配線層を形成する配線工程と、
を備えることを特徴とする半導体装置の製造方法。」

2 引用文献1の記載事項と引用発明
(1)引用文献1の記載事項
原査定の拒絶の理由に引用された、本願の出願前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である米国特許出願公開第2004/0245575号明細書(以下「引用文献1」という。)には、図面とともに、次の事項が記載されている。(当審注.下線は当審において付加し、訳は当審で作成した。以下において同じ。)
ア 「[0032] FIGS.2-18 illustrate a methodology of integrating the fabrication of a thin film resistor (TFR) with the fabrication of a dual damascene semiconductor device in accordance with an aspect of the present invention. FIG.2 illustrates a metal interconnect 52 (e.g., aluminum, aluminum alloy, copper, copper alloy, tungsten, tungsten alloy) formed over a dielectric layer 50. The dielectric layer 50 can be formed over a semiconductor substrate and any number of intervening layers. The semiconductor and any intervening layers have been omitted from the Figures for clarity. Although omitted from the Figures, the layers beneath the dielectric layer 50 will comprise any number of active devices including MOS and/or bipolar transistors as well as any number of metal interconnect levels.」
(訳:[0032] 図2ないし18は、本発明の一態様に基づく、薄膜抵抗体(TFR)の製造とデュアルダマシン半導体デバイスの製造との統合方法を示す。図2は誘電層50の上に形成された金属配線52(例えば、アルミニウム、アルミニウム合金、銅、銅合金、タングステン、タングステン合金)を示す。誘電層50は半導体基板及び任意の数の中間層の上に形成することができる。明瞭化のため、各図における半導体基板と各中間層の図示は省略する。図示は省略するが、誘電層50の下の各層はMOS及び/又はバイポーラトランジスタを含む任意の数の能動素子、並びに任意の数の金属配線層から構成されることとなる。)
イ 「[0033] As illustrated in FIG.2, an inter-level dielectric layer 54 is formed over the metal interconnect layer 52. The inter-level dielectric layer 54 can comprise silicon oxide formed using any suitable method including chemical vapor deposition Low Pressure Chemical Vapor Deposition (LPCVD), Plasma Enhanced Chemical Vapor Deposition (PECVD), High Density Plasma Chemical Vapor Deposition (HDPCVD), Physical Vapor Deposition (PVD), Metal Organic Chemical Vapor Deposition (MOCVD), Pulsed Laser Deposition (PLD), Atomic Layer Deposition (ALD), various sputtering techniques and other film growth techniques. In one aspect of the present invention, the inter-level dielectric layer 54 is formed using at least one of TEOS silicon oxides, PECVD silicon oxides, silicon nitrides, silicon oxynitrides, silicon carbides, spin-on glass (SOG) such as silsesquioxanes and siloxane, xerogels or any other suitable material. In another aspect of the present invention, the thickness of the inter-level dielectric layer 54 is in the range from about 3000 Å to about 8000 Å, and the thickness of the metal interconnect layer 52 is in the range from about 3000 Å to about 5000 Å. The inter-level dielectric layer 54 can be planarized by a chemical mechanical polish (CMP).」
(訳:[0033] 図2に示すように、金属配線層52の上に層間誘電体層54が形成される。この層間誘電体層54は、化学気相成長法、減圧化学気相成長法(LPCVD)、プラズマCVD(PECVD)、高密度プラズマCVD(HDPCVD)、物理気相成長法(PVD)、有機金属化学気相成長法(MOCVD)、パルスレーザー堆積法(PLD)、原子層堆積法(ALD)、各種スパッタ技術および他の成膜技術を含む任意の適切な方法を用いて形成された酸化ケイ素を含むことができる。本発明の一態様では、層間誘電体層54は、TEOS酸化ケイ素、PECVD酸化ケイ素、窒化ケイ素、酸窒化ケイ素、炭化ケイ素、又は、シルセスキオキサン、シロキサン、キセロゲルその他適切な材料のスピンオングラス(SOG)のうち、少なくとも一つを用いて形成される。本発明のその他の態様では、層間誘電体層54の厚さは約3000Å?約8000Åの範囲にあり、金属配線層52の厚さは約3000Å?約5000Åの範囲にある。層間誘電体層54は化学機械研磨(CMP)により平坦化してもよい。)
ウ 「[0034] FIG. 3 illustrates the structure after a resistor material layer 56 is deposited over the inter-level dielectric layer 54. The resistor material layer 56 can be formed using a silicon chromium (SiCr) alloy, nickel chromium (NiCr) alloy, tantalum nitride, titanium nitride, tungsten, or any other suitable resistor material. The resistor material can be selected based on a particular implementation and a desired result. Any suitable technique for forming the resistor material layer 56 can be employed such as Physical Vapor Deposition (PVD), Metal Organic Chemical Vapor Deposition (MOCVD), Pulsed Laser Deposition (PLD), Atomic Layer Deposition (ALD) and other film growth techniques. Alternatively, the resistor material layer 56 can be formed, employing Low Pressure Chemical Vapor Deposition (LPCVD), Plasma Enhanced Chemical Vapor Deposition (PECVD), High Density Plasma Chemical Vapor Deposition (HDPCVD), or various sputtering techniques, to a thickness suitable for forming a TFR. In one aspect of the present invention, the thickness of the resistor material layer 56 is in the range from about 25 Å to about 300 Å (e.g., 35 Å for a 1 Kohm silicon chromium resistor).」
(訳:[0034] 図3は層間誘電体層54の上に抵抗体材料層56が堆積された後の構造を示す。抵抗体材料層56はシリコンクロム(SiCr)合金、ニッケルクロム(NiCr)合金、窒化タンタル、窒化チタン、タングステン、または他の任意の適切な抵抗体材料を用いて形成することができる。抵抗体材料は個別の実施態様や要求に基づいて選択することができる。抵抗体材料層56を形成するための任意の適切な技術、例えば物理気相成長法(PVD)、有機金属化学気相成長法(MOCVD)、パルスレーザー堆積法(PLD)、原子層堆積法(ALD)および他の成膜技術などを用いることができる。あるいは、抵抗体材料層56は、減圧化学気相成長法(LPCVD)、プラズマCVD(PECVD)、高密度プラズマCVD(HDPCVD)、又は各種スパッタリング技術を用いて、TFRを形成するのに適した厚さに形成することもできる。本発明の一態様では、抵抗体材料層56の厚さは約25Å?約300Å(例えば、1キロオームのシリコンクロム抵抗の場合には35Å)の範囲にある。)
エ 「[0035] A photoresist layer 58 (FIG. 4) is formed and patterned over the thin film resistor material layer 56 and is used to define a TFR during an etching process. An etch 100 is performed on the resistor material layer 56 to form TFR 60 (FIG. 5). The TFR 60 formed by etching the resistor material layer 56 using the photoresist layer 58 as a masking layer. The resistor material layer 56 can be etched using any suitable dry or wet etching process. A selective etch technique can be used to etch the material of the resistor material layer 56 at a relatively greater rate as compared to the rate that the material of the patterned photoresist 58 and the underlying inter-level dielectric layer 54 is etched. The resultant structure is illustrated in FIG. 5 after the remaining patterned photoresist 58 is stripped (e.g., ashing in an O_(2) plasma). 」
(訳:[0035] 薄膜抵抗体材料層56の上にフォトレジスト層58(図4)が形成及びパターニングされ、エッチング工程においてTFRの範囲を決めるために用いられる。抵抗体材料層56にエッチ100が施され、TFR60(図5)が形成される。TFR60は、フォトレジスト層58をマスク層として用いて抵抗体材料層56をエッチングすることにより形成される。抵抗体材料層56は任意の適切なドライエッチング又はウェットエッチングを用いてエッチすることができる。抵抗体材料層56の材料に対するエッチングレートが、パターン化されたフォトレジスト58及びその下の層間誘電体層54の材料に対するエッチングレートと比較して相対的に大きくなるように、選択的エッチング技術を用いることができる。パターン化したフォトレジスト58の残存部分を、(例えば、O_(2)プラズマ中でのアッシングによって)取り除いたあとの構造を図5に示す。)
オ 「[0036] Following the formation of the TFR 60, a conductive contact layer 62 is formed over the TFR 60. The conductive contact layer 62 is employed to form contacts at a first end and a second end of the TFR 60. The contacts are provided to protect the TFR 60 from subsequent processing steps and are optional based on the particular resistor material of the TFR 60 in addition to the selection of subsequent etchants. The conductive contact layer 62 can be formed using titanium nitride, titanium tungsten, or any other suitable conductive material. It is to be appreciated that the conductive contact layer 62 can comprise multiple layers formed using layers comprised of the same or differing conductive material. Following the formation of the contact layer 62, a patterned photoresist 64 is formed over the conductive contact layer 62 as illustrated in FIG. 7, and is used to pattern the conductive contact layer 62 at a location above or near the ends of the TFR 60.」
(訳:[0036] TFR60を形成した後、TFR60の上に導電コンタクト層62が形成される。導電コンタクト層62はTFR60の第1の端部及び第2の端部においてコンタクトを形成するために用いられる。このコンタクトは後の工程においてTFR60を保護するために用いられ、TFR60の抵抗体材料と後の工程におけるエッチャントの選択に基づいて、任意に採用することができるものである。導電コンタクト層62は窒化チタン、チタンタングステン、または任意の他の適切な導電性材料を用いて形成することができる。導電コンタクト層62は同種又は異種の導電材料からなる複数の層により構成してもよいことを理解されたい。コンタクト層62を形成した後、図7に示すように、導電コンタクト層62の上にパターン化されたフォトレジスト64が形成され、TFR60の両端の上または近くの位置にある導電コンタクト層62をパターン化するために用いられる。)
カ 「[0037] An etch 110 is performed on the conductive contact layer 62 to form contacts 66 (FIG. 8) at first and second ends of the TFR 60. The contacts 66 are formed by etching the contact layer 62 using the photoresist layer 64 shown in FIG. 7 as a masking layer. The contact layer 62 can be etched using any suitable dry or wet etching process. A selective etch technique can be used to etch the material of the conductive contact layer 62 at a relatively greater rate as compared to the rate that the material of the patterned photoresist 58 is etched. The selective etch technique can also etch the material of the conductive contact layer 62 at a greater rate than the TFR 60 and the underlying inter-level dielectric layer 54. With the etching of the conductive contact layer 62, contact pads 66 are formed as shown in FIG. 8. The contact pads 66 can protect the TFR 60 during the subsequent trench etch.」
(訳:[0037] 導電コンタクト層62にエッチ110が施され、TFR60の第1の端部及び第2の端部にコンタクト66が形成される(図8)。コンタクト66は、図7に示されるフォトレジスト層64をマスク層として用いてコンタクト層62をエッチングすることにより形成される。コンタクト層62は任意の適切なドライエッチング又はウェットエッチングによりエッチすることができる。導電コンタクト層62の材料に対するエッチングレートが、パターン化されたフォトレジスト58の材料に対するエッチングレートと比較して相対的に大きくなるように、選択的エッチング技術を用いることができる。この選択的エッチング技術はさらに、導電コンタクト層62の材料を、TFR60及びその下の層間誘電体層54よりも大きなレートでエッチングすることができる。図8に示すように、導電コンタクト層62のエッチングによりコンタクトパッド66が形成される。コンタクトパッド66は、後で行うトレンチエッチの間、TFR60を保護することができる。)
キ 「[0038] After the formation of the contact pads 66, an etch stop layer 68 (FIG. 9) is formed over the TFR 60 and the inter-level dielectric layer 54. The etch stop layer 68 can be formed of silicon nitride, silicon carbide, silicon oxynitride, or combinations of one or all of these and other suitable layers, and any other suitable dielectric material that can be employed as an etch stop layer. Any suitable technique for forming the etch stop layer 68 can be employed such as Physical Vapor Deposition (PVD), Metal Organic Chemical Vapor Deposition (MOCVD), Pulsed Laser Deposition (PLD), Atomic Layer Deposition (ALD) and other film growth techniques, Low Pressure Chemical Vapor Deposition (LPCVD), Plasma Enhanced Chemical Vapor Deposition (PECVD), High Density Plasma Chemical Vapor Deposition (HDPCVD), or various sputtering techniques. In one aspect of the present invention, the thickness of the etch stop layer 68 is between the range of about 500 Å to about 1000 Å.」
(訳:[0038] コンタクトパッド66の形成後、TFR60及び層間誘電体層54の上にエッチストップ層68(図9)が形成される。エッチストップ層68は、窒化ケイ素、炭化ケイ素、酸窒化ケイ素、又はこれらのうち1つ又は全てと他の適切な層との組合せ、あるいはエッチストップ層として利用可能な他の適切な誘電体材料により形成することができる。物理気相成長法(PVD)、有機金属化学気相成長法(MOCVD)、パルスレーザー堆積法(PLD)、原子層堆積法(ALD)及びその他の成膜技術、減圧化学気相成長法(LPCVD)、プラズマCVD(PECVD)、高密度プラズマCVD(HDPCVD)及びその他の各種スパッタ技術といった、エッチストップ層68を形成するための任意の適切な技術を利用することができる。本発明の一態様では、エッチストップ層68の厚さは約500Å?約1000Åの範囲にある。)
ク 「[0039] Following the formation of the etch stop layer 68, an inter-level dielectric layer 70 (FIG. 10) is formed over the etch stop layer 68. The inter-level dielectric layer 70 can comprise silicon oxide formed using any suitable method including Any suitable technique for forming the inter-level dielectric layer 70 can be employed such as Physical Vapor Deposition (PVD), Metal Organic Chemical Vapor Deposition (MOCVD), Pulsed Laser Deposition (PLD), Atomic Layer Deposition (ALD) and other film growth techniques, Low Pressure Chemical Vapor Deposition (LPCVD), Plasma Enhanced Chemical Vapor Deposition (PECVD), High Density Plasma Chemical Vapor Deposition (HDPCVD), or various sputtering techniques.」
(訳:[0039] エッチストップ層68を形成した後、エッチストップ層68の上に層間誘電体層70(図10)が形成される。この層間誘電体層70は、物理気相成長法(PVD)、有機金属化学気相成長法(MOCVD)、パルスレーザー堆積法(PLD)、原子層堆積法(ALD)及びその他の成膜技術、減圧化学気相成長法(LPCVD)、プラズマCVD(PECVD)、高密度プラズマCVD(HDPCVD)及びその他の各種スパッタ技術といった、層間誘電体層70を形成するための任意の適切な技術を含む適切な方法を用いて形成された酸化ケイ素を含むことができる。)
ケ 「[0040] In one aspect of the invention, the inter-level dielectric layer 70 is formed using material from at least one of TEOS silicon oxides, PECVD silicon oxides, silicon nitrides, silicon oxynitrides, silicon carbides, spin-on glass (SOG) such as silsesquioxanes and siloxane, xerogels or any other suitable material. The inter-level dielectric layer 70 is planarized by a chemical mechanical polish (CMP). In one aspect of the present invention the thickness of the inter-level dielectric layer 70 is in the range from about 3000 Å to about 5000 Å. The thickness of the inter-level dielectric layer 70 is selected such that a subsequent laser trim process can be employed on the TFR 60 to trim the resistance value of the TFR 60 to a desired tolerance and value. The laser trim process is performed after fabrication of the semiconductor final structure.」
(訳:[0040] 本発明の一態様では、層間誘電体層70は、TEOS酸化ケイ素、PECVD酸化ケイ素、窒化ケイ素、酸窒化ケイ素、炭化ケイ素、又は、シルセスキオキサン、シロキサン、キセロゲルその他適切な材料のスピンオングラス(SOG)のうち、少なくとも一つを用いて形成される。層間誘電体層70は化学機械研磨(CMP)により平坦化してもよい。本発明の一態様では、層間誘電体層70の厚さは約3000Å?約5000Åの範囲にある。層間誘電体層70の厚さは、後でTFR60に対してレーザートリム処理を行い、TFR60の抵抗値を所望の許容誤差内の値とすることができるように選択される。レーザートリム処理は半導体の最終構造が製造された後に行われる。)
コ 「[0041] After the formation of the inter-level dielectric layer 70, a patterned photoresist layer 72 (FIG. 11) is formed on the inter-level dielectric layer 70. The patterned photoresist layers 72 functions as an etch mask during the subsequent etching of vias and trenches in the dielectric layer 70. An etch 120 (FIG. 11) is performed on the inter-level dielectric layer 70 to form TFR vias 74 and 76 and a trench 78 in the inter-level dielectric layer 70. The etch 120 concurrently etches TFR vias 74 and the trench 76 in the inter-level dielectric layer 70. Although only a single TFR 60 and trench 78 are illustrated in the Figures, it is to be appreciated that the present invention can be used to form any number of trench and via structures in the dielectric layer in addition to the TFR vias. It should also be noted that a via is used in the present invention to describe a structure formed in a dielectric layer in which a contact is to be formed, and a trench is used to describe a structure formed in the dielectric layer in which a metal interconnect line is be formed.」
(訳:[0041] 層間誘電体層70を形成した後、層間誘電体層70の上にパターン化されたフォトレジスト層72が形成される(図11)。パターン化されたフォトレジスト層72は、後で層間誘電体層70をエッチングしてビア及びトレンチを形成する際のエッチングマスクとして機能する。層間誘電体層70に対してエッチ120(図11)を施すことにより、層間誘電体層70内にTFRビア74及び76、並びにトレンチ78を形成する。エッチ120は、層間誘電体層70内にTFRビア74及びトレンチ76を同時に形成する。単一のTFR60及びトレンチ78のみが図示されているが、TFRビアに加えて任意の数のトレンチ及びビアを誘電体層内に形成するために本発明を用いることができることを理解されたい。また、本発明においては、「ビア」は、誘電体層中に形成され、その中にコンタクトが形成される構造を表現するために用いられ、「トレンチ」は、誘電体層中に形成され、その中に金属配線が形成される構造を表現するために用いられることにも言及しておく必要があろう。)
サ 「[0042] The etching of the inter-level dielectric layer 70 in FIG. 11 can be performed using a dry etch process that is designed to stop on the etch stop layer 68. For example, the inter-level dielectric layer 70 can be anisotropically etched with a plasma gas(es), such as carbon tetrafloride (CF_(4)) containing fluorine ions, in a commercially available etcher, such as a parallel plate RIE apparatus or, alternatively, an electron cyclotron resonance (ECR) plasma reactor to replicate the mask pattern of the patterned photoresist layer 72 to thereby create the TFR vias 74, 76 and the trench 78 in the inter-level dielectric layer 70. 」
(訳:[0042] 図11の層間誘電体層70のエッチングは、エッチストップ層68の上で停止するように設計されたドライエッチ工程を用いて行われる。例えば、並行平板型RIE装置などの市販のエッチング装置、あるいは、電子サイクロトロン共鳴(ECR)プラズマリアクターにより、層間誘電体層70に対してフッ素イオンを含む四フッ化炭素(CF_(4))などのプラズマガスを用いた異方性エッチングを行い、パターン化されたフォトレジスト層72のマスクパターンを複製することによって、TFRビア74及び76並びにトレンチ78を層間誘電体層70内に形成することができる。)
シ 「[0043] For example, a selective etch technique can be used to etch the material of the inter-level dielectric layer 70 at a relatively greater rate as compared to the rate that the material of the patterned photoresist 72 is etched. Additionally, the selective etch technique is used to etch the inter-level dielectric layer 70 at a relatively greater rate than the underlying etch stop layer 68. In the case of a silicon oxide dielectric layer 70 and a silicon nitride etch stop layer 68, any dry etch process with high silicon oxide to silicon nitride selectivity can be employed. The resultant structure is illustrated in FIG. 12 after the remaining patterned photoresist 72 is stripped.」
(訳:[0043] 例えば、層間誘電体層70の材料に対するエッチングレートが、パターン化されたフォトレジスト72の材料に対するエッチングレートよりも相対的に大きくなるように、選択的エッチング技術を用いることができる。さらに、層間誘電体層70に対するエッチングレートが、その下のエッチストップ層68に対するエッチングレートよりも相対的に大きくなるように、当該選択的エッチング技術を用いることができる。誘電体層70が酸化ケイ素であり、エッチストップ層68が窒化ケイ素である場合には、窒化ケイ素に対する酸化ケイ素の選択性が高い任意のドライエッチングを用いることができる。パターン化されたフォトレジスト72の残存部分をはがした後の構造を図12に示す。)
ス 「[0044] Turning now to FIG. 13, the etch stop layer 68 is shown undergoing an etching process 130 wherein the patterned inter-level dielectric layer 70 serves as a hard mask. The etching process 130 can be a dry etch or a wet etch, that is highly selective to the etch stop layer 68 with respect to the patterned inter-level dielectric layer 70. It is to be appreciated that any suitable etch methodology for selectively etching the etch stop layer 68 over the patterned inter-level dielectric layer 70 can be employed. The etching process 130 extends the TFR vias 74 and 76 and the trench 78 through at least a portion of the stop layer 68, such that the TFR vias 74 and 76 provide contact access to the TFR 60 and the trench 78 extends to the top surface of the inter-level dielectric layer 54.」
(訳:[0044] 図13は、エッチプロセス130中のエッチストップ層68を示しており、パターン化された層間誘電体層70がハードマスクとなっている。エッチプロセス130はドライエッチあるいはウェットエッチであり、パターン化された層間誘電体層70に対して、エッチストップ層68の選択性が高いものである。パターン化された層間誘電体層70上のエッチストップ層68を選択的にエッチングするための任意の適切なエッチング方法が利用可能であることを理解されたい。エッチプロセス130はストップ層68の少なくとも一部を通ってTFRビア74及び76、並びにトレンチ78を拡張し、TFRビア74及び76がTFR60へ接続するコンタクトを提供し、トレンチ78が層間誘電体層54の上面まで延びるようにする。)
セ 「[0045] It is to be appreciated that during the etching of the etch stop layer 68, the contact pads 66 will protect the regions of the TFR 60 that would have been exposed to the etch process. The etch process used should therefore also have a high selectivity between the etch stop layer 68 and the contact pads 66. The etched TFR vias 74 and 76 will be used to provide electrical contact to the TFR 60 and a metal interconnect conductive line will be formed in the trench structure 78.」
(訳:[0045] エッチストップ層68のエッチング中、コンタクトパッド66がエッチプロセスにさらされていたであろうTFR60の領域を保護することに留意されたい。したがって、用いられるエッチプロセスはエッチストップ層68とコンタクトパッド66との間に高い選択性を有する必要がある。エッチされたTFRビア74及び76はTFR60に対する電気的接続を提供し、トレンチ構造78内には金属相互接続導電線が形成される。)
ソ 「[0046] Following the formation of the trench 78 and TFR vias 74 and 76 illustrated in FIG. 14, a patterned photoresist layer 80 (FIG. 15) is formed and used as a mask during the formation of a trench via 82 (FIG. 16). The trench via 82 is formed by etching from the top surface the underlying dielectric layer 54 to the conductive layer 52 through a patterned opening 81 in the photoresist layer 80 by an etch step 140. A selective etch technique can be used to etch the material of the inter-level dielectric layer 54 at a relatively greater rate as compared to the rate that the material of the patterned photoresist 80 and the underlying metal interconnect layer 52. The photoresist layer 80 is then stripped (e.g., ashing in an O_(2) plasma) to remove remaining portions of the photoresist layer 80. The resultant structure is illustrated in FIG. 16.」
(訳:[0046] 図14に示すトレンチ78並びにTFRビア74及び76の形成に続いて、パターン化されたフォトレジスト層80(図15)が形成され、トレンチビア82(図16)の形成に際してマスクとして用いられる。エッチステップ140において、フォトレジスト層80の中に設けられたパターン化された開口81を通って、下にある誘電層54の上面から導電層52までをエッチングすることにより、トレンチビア82が形成される。層間誘電体層54の材料を、パターン化されたフォトレジスト80及び下にある金属配線層52の材料と比較して相対的に高いレートでエッチングするために、選択的エッチング技術を用いることができる。それからフォトレジスト層80は、(例えば、O_(2)プラズマ中でのアッシングにより)はがされて、フォトレジスト層80の残存部分が除去される。結果として得られる構造を図16に示す。)
タ 「[0047] The TFR vias 74 and 76 and the trench 78 and trench via 82 are filled with a contact material (e.g., aluminum, aluminum alloy, copper, copper alloy, tungsten, tungsten alloy) as illustrated in FIG. 17, so as to form conductive contacts 86 and 88, conductive line 90 and trench contact 92 (FIG. 18). FIG. 18 illustrates a polished back step to remove a predetermined thickness of the contact material 84. The polish back step includes using a chemical mechanical polish that is selective to removing the contact material 84. The polished back step can be performed to remove an amount of the contact material 84 overlying the inter-level dielectric layer 70. Furthermore, the contact material 84 can be removed employing a metal etch process highly selective to the contact material 84 over the underlying inter-level dielectric layer 70. The resultant structure is illustrated in FIG. 18.」
(訳:[0047] 図17に示すように、TFRビア74及び76、並びにトレンチ78並びにトレンチビア82が、コンタクト材料(例えば、アルミニウム、アルミニウム合金、銅、銅合金、タングステン、タングステン合金)で充填され、導電コンタクト86及び88、並びに導電線90及びトレンチコンタクト92が形成される(図18)。図18はコンタクト材料84を所定の厚さだけ除去するための研磨工程を示す。当該研磨工程は、コンタクト材料84の除去について選択性を有する化学機械研磨の利用を含む。当該研磨工程は、層間誘電体層70の上を覆っているコンタクト材料84を除去するために行うことができる。さらに、コンタクト材料84は、下にある層間誘電体層70に対するコンタクト材料84の選択性が高い金属エッチを用いて除去することもできる。結果として得られる構造を図17に示す。)

(2)引用発明
ア 上記(1)ア及びイの引用文献1の記載並びに引用文献1の図2の記載より、引用文献1には「半導体基板及び任意の数の中間層の上に誘電層50を形成する工程」、「誘電層50の上に金属配線層52を形成する工程」及び「金属配線層52の上に層間誘電体層54を形成する工程」が記載されているといえる。
イ 上記(1)ウ及びエの引用文献1の記載並びに引用文献1の図3ないし図5の記載より、引用文献1には「層間誘電体層54の上にシリコンクロム合金からなるTFR60を成膜する工程」が記載されているといえる。
ウ 上記(1)オの引用文献1の記載及び引用文献1の図6の記載より、引用文献1には「TFR60の上に窒化チタン又はチタンタングステンからなる導電コンタクト層62を形成する工程」が記載されているといえる。
エ 上記(1)オ及びカの引用文献1の記載並びに引用文献1の図7及び図8の記載より、引用文献1には「導電コンタクト層62の上に、前記導電コンタクト層62のエッチングマスクとして、パターン化されたフォトレジスト層64を形成する工程」が記載されているといえる。
オ 上記(1)オ及びカの引用文献1の記載並びに引用文献1の図7及び図8の記載より、引用文献1には「パターン化されたフォトレジスト層64をエッチングマスクとして、導電コンタクト層62をエッチングしてコンタクトパッド66を形成する工程」が記載されているといえる。
カ 上記(1)キの引用文献1の記載及び引用文献1の図9の記載より、引用文献1には「TFR60及び層間誘電体層54の上に誘電体材料からなるエッチストップ層68を形成する工程」が記載されているといえる。
キ 上記(1)ク及びケの引用文献1の記載及び引用文献1の図10の記載より、引用文献1には「エッチストップ層68の上に層間誘電体層70を形成する工程」が記載されているといえる。
ク 上記(1)コないしセの引用文献1の記載及び引用文献1の図11ないし図14の記載より、引用文献1には「層間誘電体層70及びエッチストップ層68を貫通してコンタクトパッド66に到達するTFRビア74及び76を形成する工程」が記載されているといえる。
ケ 上記(1)タの引用文献1の記載並びに引用文献1の図17及び図18の記載より、引用文献1には「TFRビア74及び76にタングステンからなるコンタクト材料を充填して導電コンタクト86及び88を形成する工程」が記載されているといえる。
コ 上記(1)アの引用文献1の記載より、引用文献1には「半導体装置の製造方法」が記載されているといえる。
サ 上記(1)アないしタの引用文献1の記載、引用文献1の図2ないし図18の記載、上記アないしコ、及び当該技術分野における技術常識より、引用文献1には下記の発明(以下「引用発明」という。)が記載されていると認められる。
「半導体基板及び任意の数の中間層の上に誘電層50を形成する工程と、
前記誘電層50の上に金属配線層52を形成する工程と、
前記金属配線層52の上に層間誘電体層54を形成する工程と、
前記層間誘電体層54の上にシリコンクロム合金からなるTFR60を成膜する工程と、
前記TFR60の上に窒化チタン又はチタンタングステンからなる導電コンタクト層62を形成する工程と、
前記導電コンタクト層62の上に、前記導電コンタクト層62のエッチングマスクとして、パターン化されたフォトレジスト層64を形成する工程と、
前記パターン化されたフォトレジスト層64をエッチングマスクとして、前記導電コンタクト層62をエッチングしてコンタクトパッド66を形成する工程と、
前記TFR60及び前記層間誘電体層54の上に誘電体材料からなるエッチストップ層68を形成する工程と、
前記エッチストップ層68の上に層間誘電体層70を形成する工程と、
前記層間誘電体層70及び前記エッチストップ層68を貫通して前記コンタクトパッド66に到達するTFRビア74及び76を形成する工程と、
前記TFRビア74及び76にタングステンからなるコンタクト材料を充填して導電コンタクト86及び88を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。」

3 引用文献2ないし4の記載事項と周知技術
(1)引用文献2の記載事項
原査定の拒絶の理由に引用された、本願の出願前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開平4-365352号公報(以下「引用文献2」という。)には、図面とともに、次の事項が記載されている。
「【0006】
【課題を解決するための手段】本発明の半導体装置の製造方法は、金配線上の絶縁膜にホールを形成する場合のマスクとしてアルミ等の、ウェットエッチング法で容易にエッチング除去可能な金属膜を用いる。
【0007】
【実施例】次に、本発明について図面を参照して説明する。図1(a)?(d)は本発明の第1の実施例を説明するための半導体チップの断面図である。
【0008】まず図1(a)に示すように、半導体基板1上に金配線2をメッキ法等により形成した後、第1の窒化シリコン膜3を形成する。次で平坦化のために全面にシリカ塗布膜4を形成したのちエッチバックをおこなう。さらに第2の窒化シリコン膜5を成長させ層間膜を形成する。続いてアルミ膜6をスパッタ法又はCVD法等により形成する。この時の膜厚は、200?300nm程度で良い。その後、全面にフォトレジスト膜7を塗布し、フォトマスクを用いて開口部10Aの形成をおこなう。次に図1(b)に示すように、このフォトレジスト膜7をマスクとして、Cl_(2)系等のガスを用いてアルミ膜6をエッチングし開口部10Bを形成する。この時アルミ膜厚は、200?300nmと非常に薄いため、フォトレジスト膜7のパターンを正確に転写することができる。その後フォトレジスト膜7を剥離除去する。
【0009】次に図1(c)に示すように、このアルミ膜6をマスクとしてCF_(4)+O_(2) ガスにより、第1の窒化シリコン膜3を等方エッチングしてホール11Aを形成する。続いて、CF_(4)ガスのみを用いて第2の窒化シリコン膜5を異方性エッチングする。この時、オーバーエッチング分で金配線2の上面とCF_(4)ガスが接触するが、フォトレジストのマスクと違ってアルミ膜のマスクのため、従来のように金とCF_(4)とO_(2)の反応による黒色粒子は発生しない。最後に図1(d)に示すように、アルミ膜をリン酸系の薬品を使ってウェット処理により除去する。この時、金配線2及び窒化シリコン膜3及び5への影響はない。」

(2)引用文献3の記載事項
本願の出願前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開平9-289213号公報(以下「引用文献3」という。)には、図面とともに、次の事項が記載されている。
「【0011】実施例1
本実施例は、Al系金属層上に直接レジストパターンを形成した例であり、これを図1を参照して説明する。本実施例で採用した被エッチング基板は、図1(a)に示すように層間絶縁膜等の下地材料層1上に、Ti層2およびTiN層3からなるTi系材料層4、主導電層となるWからなる高融点金属層5、エッチングマスクとなるAl系金属層6およびレジストパターン8がこの順に順次形成されたものである。
・・・
【0014】つぎに図1(b)に示す状態の被エッチング基板を再び基板バイアス印加型ECRプラズマエッチング装置に戻し、Al系金属層6パターンをエッチングマスクとして高融点金属層5をパターニングする。エッチング条件は一例として下記条件によった。
・・・
プラズマエッチング終了後の被エッチング基板の状態を図1(c)に示す。
【0015】続けて同じ基板バイアス印加型ECRプラズマエッチング装置内でエッチングガスを切り替え、Ti系材料層4をパターニングすると同時に、Al系金属層6パターンも除去する。
・・・
【0016】本実施例によれば、Al系金属層パターンをエッチングマスクにして高融点金属層をパターニングすることにより、充分な選択比を確保しつつ実用的なエッチングレートを得ることができる。また高融点金属層の下地のTi系材料層をエッチングする際に、Al系金属層パターンを同時にエッチオフすることができるので、スループットの低下や配線アスペクト比の上昇をもたらすことがない。したがって、後工程の層間絶縁膜の形成をステップカバレッジ良く施すことができる。
・・・
【0024】以上、本発明を2例の実施例をもって説明したが、本発明はこれら実施例に何ら限定されるものではない。
【0025】例えば、高融点金属層5としてブランケットCVDによるWを例示したが、Ta、Mo等他の高融点金属やその合金、シリサイド等を用いてもよい。Al系金属層6としては純Alの他にAl系金属配線形成用のAl-SiやAl-Si-Cu合金を用いることができる。
【0026】Al系金属層の下地となるTi系材料層としてはTi層、TiN層の他にTiON層やTiW層等を単層あるいは積層して用いてよい。また反射防止層7としてもTiNの他にTiONを用いることができる。その他被エッチング基板構成やプラズマエッチング装置、プラズマエッチング条件等は各種変更が可能である。」

(3)引用文献4の記載事項
本願の出願前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特開平5-47830号公報(以下「引用文献4」という。)には、図面とともに、次の事項が記載されている。
「【請求項1】 半導体基板(1)上に窒化チタン(TiN)膜(4),白金(Pt)膜(5),金(Au)膜(6)を順に被着する工程と,
次いで,該Au膜(6)上の所定領域にアルミニウム(Al)膜(7)を形成し,該Al膜(7)をマスクにして,スパッタガスを用いた逆スパッタ法により該Au膜(6)及び該Pt膜(5)をエッチングする工程と,
次いで,該Al膜(7)をエッチング除去する工程と,
次いで,該Au膜(6)上にレジスト膜(8)を形成し,該レジスト膜(8)をマスクにして,該TiN膜(4)をエッチングする工程と,
次いで,該基板を熱処理する工程とを有することを特徴とする半導体装置の製造方法。
・・・
【0011】
【実施例】図1 (A)?(C) は本発明の実施例を説明する断面図である。図において,半導体基板としてのシリコン(Si)基板1上に形成されたAl配線2上に,層間絶縁膜としてりん珪酸ガラス(PSG)膜3を成長し,Al配線2上を開口する。
【0012】次いで, スパッタ法により,基板上に厚さ5000ÅのTiN 膜4, 厚さ1000ÅのPt膜5, 厚さ5000ÅのAu膜6を順に被着する。図1(B) において,スパッタ法により,基板上に厚さ3000ÅのAl膜7を被着し,通常のリソグラフィを用いてパターニングしてボンディングパッド形成部にAl膜7を残す。
【0013】次いで,残ったAl膜7をエッチングマスクにして,逆スパッタによりAu膜6,Pt膜5をエッチングする。
Au,Ptの逆スパッタ条件
スパッタガス: Ar
ガス圧力 : 3 mm Torr
RF 電力 : 1.5 KW
バイアス電圧: 200 V
次いで,Al膜7をリン酸でエッチング除去する。
・・・
【0017】次に工程の概略を説明する。
(1) バルク工程を完成する(バイポーラ素子を形成)。
(2) 1層目Al膜を被着する。
(3)パターニングして1層目Al配線を形成する。
(4)PSG 膜を成長する。
(5) PSG 膜にボンディングパッド接続部を開口する。
(6) TiN/Pt/Au をスパッタする。
(7) Al膜をマスクにして, Arを用いた逆スパッタによりAu+Ptをエッチングする(本発明の要点)。
(8) Al膜を除去する。
(9) レジスト膜をマスクにして,TiN 膜をドライエッチングする。
(10) 450℃の熱処理を行う。」

(4)周知技術
上記(1)ないし(3)より、半導体装置の製造において、アルミニウム層をエッチングマスクとして用いることは、引用文献2ないし4にみられるように、本願の出願の前に当該技術分野において周知の技術と認められる。

4 本願発明と引用発明との対比
(1)本願発明と引用発明とを対比する。
ア 引用発明における「半導体基板」、「任意の数の中間層」、「誘電層50」、「金属配線層52」及び「層間誘電体層54」を合わせたものは、TFR60を成膜する際の土台となるものであり、「半導体基板」を含むものであるから、本願発明の「基板」に相当するといえる。
また、上記2(1)アの引用文献1の記載より、引用発明における「TFR60」は、本願発明の「薄膜抵抗体」に相当するといえる。
また、上記2(1)ウ及びエの引用文献1の記載並びに引用文献1の図3ないし図5の記載より、引用発明における「TFR60」(本願発明における「薄膜抵抗体」に相当)は、「『半導体基板』、『任意の数の中間層』、『誘電層50』、『金属配線層52』及び『層間誘電体層54』を合わせたもの」(本願発明における「基板」に相当)の「一面上」に成膜されているといえる。
そうすると、本願発明と引用発明とは「基板の一面上に薄膜抵抗体を成膜する第1成膜工程」を備える点において共通するといえる。
イ 引用発明における「導電コンタクト層62」は、導電性を有するコンタクト層であるから、「接続層」としての「導体層」であるといえる。したがって、引用発明における「導電コンタクト層62」は、後述する相違点1に係る相違を除き、本願発明における「第1導体層」に相当するといえる。
また、上記2(1)オの引用文献1の記載及び引用文献1の図6の記載より、引用発明における「導電コンタクト層62」は、「TFR60」(本願発明における「薄膜抵抗体」に相当)における「『半導体基板』、『任意の数の中間層』、『誘電層50』、『金属配線層52』及び『層間誘電体層54』を合わせたもの」(本願発明における「基板」に相当)との接触面と反対の面で面接触するように形成されているといえる。
また、上記2(1)オの引用文献1の記載及び引用文献1の図6の記載より、引用発明における「導電コンタクト層62」は膜状であるといえ、「導電コンタクト層62」の形成は「成膜」であるといえる。
そうすると、本願発明と引用発明とは、「前記薄膜抵抗体における前記基板との接触面と反対の面で面接触するように、接続層としての第1導体層を成膜する第2成膜工程」を備える点において共通し、下記相違点1において相違するといえる。
ウ 引用発明における「パターン化されたフォトレジスト層64」は、「導電コンタクト層62」(本願発明の「第1導体層」に相当)のエッチングマスクであり、「層」である。したがって、引用発明における「パターン化されたフォトレジスト層64」と本願発明における「第2導体層」とは、「第1導体層のエッチングマスク」である点、及び「第2の層」である点において共通し、後述する相違点2において相違するといえる。
また、上記2(1)オの引用文献1の記載及び引用文献1の図7の記載より、引用発明における「パターン化されたフォトレジスト層64」は、「所定の形状で成膜」されるものであるといえる。
そうすると、本願発明と引用発明とは、「前記第1導体層上に、前記第1導体層のエッチングマスクとして、第2の層を所定の形状で成膜する第3成膜工程」を備える点において共通し、下記相違点2において相違するといえる。
エ 上記ウのとおり、引用発明における「パターン化されたフォトレジスト層64」と本願発明における「第2導体層」とは、「第2の層」である点において共通するといえる。
また、上記2(1)オ及びカの引用文献1の記載並びに引用文献1の図7及び図8の記載より、引用発明における「前記パターン化されたフォトレジスト層64をエッチングマスクとして、前記導電コンタクト層62をエッチングしてコンタクトパッド66を形成する工程」は、「パターン化されたフォトレジスト層64」(「第2の層」)をエッチングマスクとして、「導電コンタクト層62」(本願発明における「第1導体層」に相当)をエッチングして所定形状とするパターンニング工程であるといえる。
そうすると、本願発明と引用発明とは、「前記第2の層をエッチングマスクとして、前記第1導体層をエッチングして所定形状とするパターンニング工程」を備える点において共通し、下記相違点2において相違するといえる。
オ 上記2(1)オ及びカの引用文献1の記載、引用文献1の図7及び図8の記載、並びに本願出願時における技術常識より、引用発明において、「前記パターン化されたフォトレジスト層64をエッチングマスクとして、前記導電コンタクト層62をエッチングしてコンタクトパッド66を形成する工程」の後、「パターン化されたフォトレジスト層64」を除去していることは明らかであるといえる。
そして、上記ウのとおり、引用発明における「パターン化されたフォトレジスト層64」と本願発明における「第2導体層」とは、「第2の層」である点において共通するといえる。
そうすると、本願発明と引用発明とは、「前記第2の層を除去するマスク除去工程」を備える点において共通し、下記相違点2において相違するといえる。
カ 上記2(1)キないしケの引用文献1の記載並びに引用文献1の図9及び図10の記載より、引用発明における「エッチストップ層68」及び「層間誘電体層70」は、いずれも層間に形成される絶縁体の膜であるといえるから、引用発明における「エッチストップ層68」と「層間誘電体層70」を合わせたものは、本願発明における「層間絶縁膜」に相当するといえる。
また、上記2(1)カの引用文献1の記載より、引用発明における「コンタクトパッド66」は、「導電コンタクト層62」(本願発明における「第1導体層」に相当)をエッチングすることにより形成されるものであるから、上記「コンタクトパッド66」は、「導電コンタクト層62」と同様、本願発明における「第1導体層」に相当するものであるといえる。
また、上記2(1)キないしケの引用文献1の記載並びに引用文献1の図9及び図10の記載より、引用発明における「『エッチストップ層68』と『層間誘電体層70』を合わせたもの」(本願発明における「層間絶縁膜」に相当)は、「TFR60」(本願発明の「薄膜抵抗体」に相当)及び「コンタクトパッド66」(本願発明における「第1導体層」に相当)を覆うように、「『半導体基板』、『任意の数の中間層』、『誘電層50』、『金属配線層52』及び『層間誘電体層54』を合わせたもの」(本願発明における「基板」に相当)の一面上に形成されるものであるといえる。
そうすると、引用発明における「前記TFR60及び前記層間誘電体層54の上に誘電体材料からなるエッチストップ層68を形成する工程」及び「前記エッチストップ層68の上に層間誘電体層70を形成する工程」は、本願発明における「前記薄膜抵抗体および前記第1導体層を覆うように、前記基板の一面上に層間絶縁膜を形成する第4成膜工程」に相当するといえる。
キ 上記オのとおり、引用発明における「『エッチストップ層68』と『層間誘電体層70』を合わせたもの」は、本願発明における「層間絶縁膜」に相当するといえ、引用発明における「コンタクトパッド66」は、本願発明における「第1導体層」に相当するといえる。
また、引用発明における「TFRビア74及び76」は、本願発明における「ビアホール」に相当するといえる。
そうすると、引用発明における「前記層間誘電体層70及び前記エッチストップ層68を貫通して前記コンタクトパッド66に到達するTFRビア74及び76を形成する工程」は、本願発明における「前記層間絶縁膜を貫通して前記第1導体層に到達するビアホールを形成するビアホール形成工程」に相当するといえる。
ク 上記カのとおり、引用発明における「TFRビア74及び76」は、本願発明における「ビアホール」に相当するといえる。
また、引用発明における「導電コンタクト86及び88」は、タングステンからなる導電性のコンタクトであるから、本願発明における「タングステンプラグ」に相当するといえる。
そうすると、引用発明における「前記TFRビア74及び76にタングステンからなるコンタクト材料を充填して導電コンタクト86及び88を形成する工程」は、本願発明における「前記ビアホール内部にタングステンからなる導体を埋設して、タングステンプラグを形成するプラグ形成工程」に相当するといえる。
(2)以上から、本願発明と引用発明とは、下記アの点で一致し、下記イの点で相違すると認める。
ア 一致点
「基板の一面上に薄膜抵抗体を成膜する第1成膜工程と、
前記薄膜抵抗体における前記基板との接触面と反対の面で面接触するように、接続層としての第1導体層を成膜する第2成膜工程と、
前記第1導体層上に、前記第1導体層のエッチングマスクとして、第2の層を所定の形状で成膜する第3成膜工程と、
前記第2の層をエッチングマスクとして、前記第1導体層をエッチングして所定形状とするパターンニング工程と、
前記第2の層を除去するマスク除去工程と、
前記薄膜抵抗体および前記第1導体層を覆うように、前記基板の一面上に層間絶縁膜を形成する第4成膜工程と、
前記層間絶縁膜を貫通して前記第1導体層に到達するビアホールを形成するビアホール形成工程と、
前記ビアホール内部にタングステンからなる導体を埋設して、タングステンプラグを形成するプラグ形成工程と、
を備えることを特徴とする半導体装置の製造方法。」
イ 相違点
・相違点1
本願発明では、「第1導体層」が「バリアメタルとして機能する」ものであるのに対し、引用発明では、「導電コンタクト層62」(本願発明における「第1導体層」に相当)が「バリアメタルとして機能する」ものとは特定されていない点。
・相違点2
本願発明では、「第2の層」が「アルミニウムからなる第2導体層」であるのに対し、引用発明では、「第2の層」が「フォトレジスト層64」であり、「アルミニウムからなる第2導体層」とは特定されていない点。
・相違点3
本願発明は「前記タングステンプラグと接続するように、前記層間絶縁膜上に配線層を形成する配線工程」を備えるのに対し、引用発明では、当該配線工程を備えるとは特定していない点。

5 相違点についての検討
(1)相違点1及び2について
ア 上記3(4)のとおり、半導体装置の製造において、アルミニウム層をエッチングマスクとして用いることは、本願の出願前に当該技術分野において周知の技術であった(以下、上記技術を「周知技術」という。)。
また、アルミニウム層が「導体層」であることは、当業者にとっては明らかである。
したがって、引用発明において「導電コンタクト層62」(本願発明における「第1導体層」に相当)をエッチングする際のエッチングマスクとして、「フォトレジスト層64」に代えてアルミニウム層(本願発明における「アルミニウムからなる第2の導体層」に相当)を用いることは、当業者であれば容易になし得たことである。
イ また、上記2(1)オ及びカの引用文献1の記載、引用文献1の図6及び図7の記載、並びに本願出願時における技術常識より、引用発明において、「フォトレジスト層64」に代えて「アルミニウム層」をエッチングマスクとして用いた場合には、シリコンクロム合金からなる「TFR60」と「アルミニウム層」との間に、窒化チタン又はチタンタングステンからなる「導電コンタクト層62」が介在することとなり、当該「導電コンタクト層62」が「TFR60」と「アルミニウム層」との間のバリアメタルとして機能することは、当業者にとっては明らかであるといえる。
ウ 以上より、引用発明において「導電コンタクト層62」(本願発明における「第1導体層」に相当)をエッチングする際のエッチングマスクとして、「フォトレジスト層64」に代えて「アルミニウム層」(本願発明における「アルミニウムからなる第2の導体層」に相当)を用いることにより、上記相違点1及び2に係る構成とすることは、当業者であれば容易になし得たことである。
(2)相違点3について
引用発明における「導電コンタクト86及び88」が、「層間誘電体層70」の上にある配線と「TFR60」とを電気的に接続するためのものであることは当業者にとって明らかであるから、引用発明において、「層間誘電体層70」の上に配線層を形成して「導電コンタクト86及び88」と接続することにより、相違点3に係る構成とすることは、当業者であれば容易になし得たことである。

6 本願発明の作用効果について
相違点1ないし3を総合的に勘案しても、本願発明の奏する作用効果は、引用発明及び周知技術の奏する作用効果から予測される範囲内のものにすぎず、格別顕著なものということはできない。

7 まとめ
以上のとおり、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができないものである。

第3 結言
したがって、本願の請求項1に係る発明は、特許法第29条第2項の規定により特許を受けることができないから、その余の請求項について検討するまでもなく、本願は拒絶されるべきものである。

よって、結論のとおり審決する。
 
審理終結日 2016-12-20 
結審通知日 2016-12-27 
審決日 2017-01-10 
出願番号 特願2011-172469(P2011-172469)
審決分類 P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 右田 勝則  
特許庁審判長 深沢 正志
特許庁審判官 須藤 竜也
飯田 清司
発明の名称 半導体装置の製造方法  
代理人 久保 貴則  
代理人 野々部 泰平  
代理人 矢作 和行  

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