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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 1項3号刊行物記載 特許、登録しない。 H01L
管理番号 1347055
審判番号 不服2017-19213  
総通号数 230 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-02-22 
種別 拒絶査定不服の審決 
審判請求日 2017-12-25 
確定日 2018-12-06 
事件の表示 特願2013- 86099「半導体装置及びその製造方法」拒絶査定不服審判事件〔平成26年11月 6日出願公開、特開2014-209522〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は,平成25年4月16日の出願であって,その手続の経緯は以下のとおりである。
平成28年10月11日 拒絶理由通知
平成28年12月16日 意見書・手続補正
平成29年 3月 3日 拒絶理由通知(最後)
平成29年 5月26日 意見書・手続補正
平成29年 9月19日 補正却下決定・拒絶査定(以下,「原査定」という。)
平成29年12月25日 手続補正・審判請求
平成30年 3月22日 上申書

第2 補正の却下の決定
[補正却下の決定の結論]
審判請求と同時にされた手続補正(以下,「本件補正」という。)を却下する。
[理由]
1 補正の内容
本件補正により,本件補正前すなわち平成28年12月16日付け手続補正により補正された特許請求の範囲の請求項1は,本件補正後の請求項1へ補正された。
(1)本件補正前
本件補正前の,特許請求の範囲の請求項1の記載は次のとおりである。
「【請求項1】
素子領域を画定する素子分離領域と,
第1の電極と,
前記素子領域に設けられた第2の電極と,
前記第1の電極及び前記第2の電極の上方に形成された層間絶縁膜と,
前記素子領域に設けられ,前記第1の電極及び前記第2の電極とそれぞれ電気的に接続された各接続部と
を含み,
前記層間絶縁膜は,端部が前記素子分離領域上に位置しており,前記素子領域を囲む閉空間の空洞を形成していることを特徴とする半導体装置。」
(2)本件補正後
本件補正後の,特許請求の範囲の請求項1の記載は,次のとおりである。(当審注。補正個所に下線を付した。)
「【請求項1】
素子領域を画定する素子分離領域と,
前記素子領域に設けられたゲート電極と,
前記素子領域に設けられたソース電極と,
前記素子領域に設けられたドレイン電極と,
前記ゲート電極,前記ソース電極,及び前記ドレイン電極の上方に形成された層間絶縁膜と,
前記ソース電極の上面及び側面及び前記ドレイン電極の上面及び側面を覆う保護膜と,
前記素子領域に設けられ,前記ゲート電極,前記ソース電極,及び前記ドレイン電極とそれぞれ電気的に接続された各接続部と
を含み,
前記層間絶縁膜は,端部が前記素子分離領域上に位置しており,
前記層間絶縁膜と,前記保護膜を介した前記ソース電極の上面及び側面,前記保護膜を介した前記ドレイン電極の上面及び側面,及び前記各接続部の表面の一部との間に,前記素子領域を囲む閉空間の空洞が形成されており,
前記保護膜が前記素子分離領域上で分断されていることを特徴とする半導体装置。」
(3)本件補正事項
本件補正は,本件補正前の請求項1に記載された「第1の電極」及び「第2の電極」を「ゲート電極」及び「ソース電極」・「ドレイン電極」に限定し,同請求項1に「前記ソース電極の上面及び側面及び前記ドレイン電極の上面及び側面を覆う保護膜」を追加するとともに「前記保護膜が前記素子分離領域上で分断されていること」を追加し,さらに同請求項1に記載された「空洞」について「前記層間絶縁膜と,前記保護膜を介した前記ソース電極の上面及び側面,前記保護膜を介した前記ドレイン電極の上面及び側面,及び前記各接続部の表面の一部との間に」と限定する補正(以下,この補正事項を「本件補正事項」という。)を含むものである。
2 補正の適否
本件補正事項は,新規事項を追加するものではないから特許法17条の2第3項の規定に適合し,特許請求の範囲の減縮を目的とするから,同条4項の規定に適合し,同条5項2号に掲げるものに該当する。
そこで,本件補正後の請求項1に記載された発明(以下,「本願補正発明」という。)が特許出願の際独立して特許を受けることができるものであるか否か(特許法第17条の2第6項で準用する同法第126条第7項)につき,さらに検討する。
(1)本願補正発明
本願補正発明は,本件補正後の請求項1に記載された,次のとおりのものと認める。(再掲)
「素子領域を画定する素子分離領域と,
前記素子領域に設けられたゲート電極と,
前記素子領域に設けられたソース電極と,
前記素子領域に設けられたドレイン電極と,
前記ゲート電極,前記ソース電極,及び前記ドレイン電極の上方に形成された層間絶縁膜と,
前記ソース電極の上面及び側面及び前記ドレイン電極の上面及び側面を覆う保護膜と,
前記素子領域に設けられ,前記ゲート電極,前記ソース電極,及び前記ドレイン電極とそれぞれ電気的に接続された各接続部と
を含み,
前記層間絶縁膜は,端部が前記素子分離領域上に位置しており,
前記層間絶縁膜と,前記保護膜を介した前記ソース電極の上面及び側面,前記保護膜を介した前記ドレイン電極の上面及び側面,及び前記各接続部の表面の一部との間に,前記素子領域を囲む閉空間の空洞が形成されており,
前記保護膜が前記素子分離領域上で分断されていることを特徴とする半導体装置。」
(2)引用文献及び引用発明
ア 引用文献1について
(ア)引用文献1
原査定の拒絶の理由に引用された米国特許出願公開第2012/0037962号明細書(以下,「引用文献1」という。)には,図面とともに,次の記載がある。(下線は,当審で付加した。以下同じ。訳は当審で作成した。)
a 「BACKGROUND
[0001] 1. Field of the Invention
[0002] The embodiments relate to semiconductor structures and, more particularly, to a semiconductor structure having a contact-level air gap within the interlayer dielectrics above a semiconductor device for minimizing parasitic capacitances and a method of forming such a semiconductor structure using a self-assembly approach.
[0003] 2. Description of the Related Art
[0004] Contact-level interlayer dielectrics and sidewall spacers are typically formed of a combination of dielectric materials (e.g., silicon dioxide (SiO_(2)) with a dielectric constant of 3.9, silicon nitride (Si_(3)N_(4)) with a dielectric constant of 7.5, etc.), thereby resulting in devices that exhibit relatively high parasitic capacitances (e.g., contact-to-contact capacitance, contact-to-diffusion region capacitance, gate-to-contact capacitance, gate-to-diffusion region capacitance, etc.). Such parasitic capacitances can increase device power consumption and can impact device performance (e.g., decrease device speed). Therefore, there is a need in the art for a semiconductor structure configured to exhibit minimal parasitic capacitance and a method of forming such a semiconductor structure.」
(訳:背景
[0001] 1.発明の技術分野
[0002] 本具体例は,半導体構造に関し,より特定すると,半導体デバイス上の層間誘電体の中にコンタクト層のエアギャップを有する半導体構造であって,寄生容量を最小化するためのもの,及びそのような半導体構造を自己アセンブリアプローチを用いて形成する方法に関するものである。
[0003] 2.関連する技術の説明
[0004] コンタクト層の層間誘電体及びサイドウォールスペーサは,典型的には誘電体物質(例えば,比誘電率3.9の酸化ケイ素(SiO_(2)),比誘電率7.5の窒化ケイ素等)で形成され,そのためにデバイスが比較的高い寄生容量(例えば,コンタクト間の容量,コンタクト-拡散領域間の容量,ゲート-コンタクト間の容量,ゲート-拡散領域間の容量等)を示す。このような寄生容量はデバイスの消費電力を増加させる可能性があり,デバイスの性能に影響する(例えば,デバイスの速度低減)可能性がある。したがって,最小限の寄生容量を示すように設計された半導体構造とそのような半導体構造を形成する方法の技術が求められる。)
b 「[0032] Referring to FIGS. 1a and 1b, embodiments of the semiconductor structure 100 can comprise a semiconductor device 120. The device 120 can comprise, for example, a field effect transistor (FET) (e.g., a planar FET or a non-planar FET, such as a dual-gate fin-type FET or a tri-gate FET), a bipolar transistor, a diode, a resistor, etc. This device 120 can be formed on a bulk semiconductor wafer (as shown) or, alternatively, on a semiconductor-on-insulator (SOI) wafer.
[0033] As shown in FIGS. 1a and 1b, the semiconductor structure 100 can comprise a planar FET. Specifically, this planar FET can comprise source/drain regions 121 appropriately doped with n-type or p-type dopants, depending upon the conductivity type of the transistor. A channel region 122 can be positioned laterally between the source/drain regions 121 and a gate stack 125 , including a gate dielectric layer and gate conductor layer, can be positioned on (e.g., above, as shown) the channel region 122 . Optionally, silicide layers 126 can be positioned on the source/drain regions 121 and gate stack 125 . An isolation region 115 can be positioned laterally adjacent to the planar FET and, more particularly, can border and, thereby define the active regions of the planar FET. Various different planar FET and isolation region configurations are well-known in the art and can be incorporated into the semiconductor structure 100 . Thus, the details of such planar FET and isolation region configurations are omitted from this specification in order to allow the reader to focus on the salient aspects of the embodiments described.
[0034] Multiple dielectric layers can be stacked above the semiconductor device 120 (e.g., above the planar FET). Specifically, a first dielectric layer 131 (e.g., a conformal dielectric layer, a dielectric liner) can cover the semiconductor device 120 and can extend laterally beyond the semiconductor device 120. For example, in the case of a planar FET, the conformal first dielectric layer 131 can cover the source/drain regions 121 and gate stack 125 and can further extend laterally over the isolation region 115. A second dielectric layer 132 (e.g., a planarized blanket dielectric layer) can cover the first dielectric layer 131 . Thus, for example, in the case of a planar FET, the top surface of the second dielectric layer 132 can be approximately planar and can be above the level of the top surface of the gate stack 125 . A third dielectric layer 133 can cover the second dielectric layer 132 .
[0035] A plurality of contacts 140 can extend through the first, second and third dielectric layers 131 - 133 to the semiconductor device 120. For example, in the case of a planar FET, these contacts 140 can extend to the source/drain regions 121 and to the gate stack 125 or, optionally, to silicide layers 126 on the source/drain regions 121 and gate stack 125 . These contacts 140 can comprise, for example, conductor-filled contact holes (i.e., contact holes or openings that are, optionally, lined with a conductive barrier layer (e.g., titanium nitride (TiN), tantalum nitride (TaN), tantalum (Ta) or any other conductive barrier material suitable for preventing diffusion of contact conductor material into adjacent dielectric and/or semiconductor materials and/or suitable for preventing oxidation of the contact conductor material) and filled with a conductor, such as copper (Cu), aluminum (Al) or some other suitable contact metal or contact metal alloy). It should be noted that, for illustration purposes, the source/drain contacts and gate stack contact are shown in cross-section diagram of FIG. 1 as being aligned in the same vertical plane; however, those skilled in the art will recognize that oftentimes these contacts are offset (i.e., not aligned in the same vertical plane) for ease of back end of the line (BEOL) wiring.
[0036] To minimize parasitic capacitance, the semiconductor structure 100 can further comprise an air gap 150 located within the second dielectric layer 132 . This air gap 150 can extend vertically from the first dielectric layer 131 to the third dielectric layer 133 and can further be aligned above the semiconductor device 120 . Specifically, the air gap 150 and the semiconductor device 120 can preferably have approximately equal area measurements such that the outer boundaries of the air gap 150 and the semiconductor device 120 are approximately aligned. For example, in the case of a planar FET, the outer boundaries of the air gap 150 can extend laterally to approximately the interface between the active device regions (i.e., the source/drain regions 121 and channel region 122 ) and the isolation region 115 . Thus, at least portions of each contact 140 are exposed within the air gap 150 and, more specifically, at least those portions of each contact 140 that are within the second dielectric layer 132 facing other device contacts 140 (and, in the case of a FET, the gate stack 125 ) are exposed within the air gap 150. Those skilled in the art will recognize that such an air gap 150 has a dielectric constant of approximately 1.0 and, thereby reduces parasitic capacitances (e.g., contact-to-contact capacitance, contact-to-diffusion region capacitance, gate-to-contact capacitance, gate-to-diffusion region capacitance, etc.) over those that would be present if the second dielectric layer 132 remained intact or solid. However, preferably, the air gap 150 does not or, as shown, only minimally extends laterally beyond the semiconductor device 120 (e.g., over the isolation region 115 ) so that the remaining portions of the second dielectric layer 132 can provide adequate structural support for the BEOL wiring.
[0037] As a function of the technique used to form this air gap 150, as discussed in greater detail below with regard to the method embodiments, the semiconductor structure 100 can further comprise a number of additional features. Specifically, the shape of the air gap 150 may vary. For example, as shown in FIG. 1a, the upper portion of the air gap 150 (i.e., the portion closest to the third dielectric layer 133 ) may be wider than the lower portion (i.e., the portion closest to the first dielectric layer 131 ). Alternatively, as shown in FIG. 1b, the shape of the air gap 150 may be essentially uniform (i.e., have essentially the same dimensions in the upper portion as the lower portion).
[0038] In addition, the third dielectric layer 133 can further comprise a plurality of patterned openings 160 positioned above the semiconductor device 120 and required during processing in order to etch the air gap 150 in the second dielectric layer 132. Furthermore, the second dielectric layer 132 can comprise a different dielectric material than both the first dielectric layer 131 and the third dielectric layer 133 so that during processing the air gap 150 can be etched in the second dielectric layer 132 stopping below on the first dielectric layer 131 and above on the third dielectric layer 133 . That is, the first and third dielectric layers 131 and 133 can be either the same as or different from each other, but should be selected so that they have a relatively low or zero etch rate in the etch chemistry used to form the air gap 150 in the second dielectric layer 132 . For example, the first dielectric layer 131 can comprise a silicon nitride layer (Si_(3)N_(4)), the second dielectric layer 132 can comprise a silicon dioxide layer (SiO_(2)), and the third dielectric layer 133 can comprise a nitrogen-doped silicon carbide layer (SiCN), a hydrogenated silicon oxycarbide layer (SiCOH) or another ultra-low K dielectric layer, etc. Thus, during processing, the second dielectric layer 132 can be isotropically and selectively etched over the first and third dielectric layers 131 and 133 using a selective wet etch chemistry, for example, of dilute hydrofluoric acid (DHF).
[0039] Finally, the multiple dielectric layers stacked above the semiconductor device 120 can further comprise a fourth dielectric layer 134 and a fifth dielectric layer 135 . The fourth dielectric layer 134 can cover the third dielectric layer 133 and fill in the openings 160.(後略)」
(訳:[0032] 図1a及び1bを参照して,半導体構造100の具体例は半導体デバイス120を含む。このデバイス120は,例えば,電界効果トランジスタ(FET)(例えば,プレーナFET又は,デュアルゲートフィンFETやトライゲートFETのような,非プレーナFET,バイポーラトランジスタ,ダイオード,抵抗等を含む。デバイス120はバルクの半導体ウエハ(図示)の上に,又は,代わりに,絶縁層上半導体(SOI)ウエハの上に形成される。
[0033] 図1a及び1bに示されるように,半導体構造100はプレーナFETを含む。特に,このプレーナFETは,トランジスタの導電型によって,n型又はｐ型ドーパントで適切にドープされたソース/ドレイン領域121を含む。チャネル領域122はソース/ドレイン領域121の間に横方向に設けられ,ゲート積層体125は,ゲート誘電体層とゲート導電層とを含み,チャネル領域122に接して(例えば,図示のように,上に)設けられる。追加的に,シリサイド層126が,ソース/ドレイン領域121及びゲート積層体125の上に設けられる。分離領域115が,プレーナFETに横方向に接して設けられ,より特定すると,境界を形成し,それにより,プレーナFETの活性領域を画定する。さまざまな異なるプレーナFET及び分離領域の配置が当該技術で周知であり,半導体構造100に採用することができる。よって,このようなプレーナFET及び分離領域の配置の詳細は本明細書から省略し,読者をここで説明される具体例の顕著な面に集中させるものとする。
[0034] 複数の誘電体層が半導体デバイス120の上(例えば,プレーナFETの上)に積層される。特に,第1誘電体層131(例えば,コンフォーマル誘電体層,誘電体の裏地)が半導体デバイス120を覆い,半導体デバイス120を超えて横方向に延長する。例えば,プレーナFETの場合,コンフォーマルな第1誘電体層131はソース/ドレイン領域121及びゲート積層体125を覆い,さらに,分離領域115を越えて横方向に延長する。第2誘電体層132(例えば,平坦化された覆う誘電体層)が第1誘電体層131を覆う。よって,例えば,プレーナFETの場合,第2誘電体層132の表面は,概ね平坦となり,ゲート積層体125の表面の高さより上になる。第3誘電体層133は第2誘電体層132を覆う。
[0035] 複数のコンタクト140が第1,第2及び第3誘電体層131-133を通って半導体デバイス120まで延びている。例えば,プレーナFETの場合,これらのコンタクト140は,ソース/ドレイン領域121及びゲート積層体125まで延び,又は追加的に,ソース/ドレイン領域121上のシリサイド層126及びゲート積層体125まで延びる。これらのコンタクト140は,例えば,導電体を充填したコンタクトホール(すなわち,追加的に,導電性バリア層(例えば,窒化チタン(TiN),窒化タンタル(TaN),タンタル(Ta)又は他の導電性バリア材料でコンタクトの導電性物質が隣接する誘電体や半導体材料に拡散するのを防止するために適したもの,あるいはコンタクトの導電性物質が酸化されるのを防止するために適したもの)で裏打ちし,銅(Cu),アルミニウム(Al)又はその他の適したコンタクトメタルやコンタクト合金などの導電体で充填したもの)を含む。説明の目的上,ソース/ドレインコンタクト及びゲート積層体コンタクトは,図1の断面図では,同一垂直面内に整列しているように示されているが,当業者は,これらのコンタクトが,上面での配線を容易にするため,しばしばオフセットしている(すなわち,同一垂直面内に整列していない)ことを認識することに注意されたい。
[0036] 寄生容量を最小化するために,半導体構造100は,さらに,第2誘電体層132の中に位置するエアギャップ150を含む。このエアギャップ150は,第1誘電体層131から第3誘電体層まで垂直に延び,さらに,半導体デバイス120の上に整合している。特に,エアギャップ150及び半導体デバイス120は,好ましくは,概ね等しい平面寸法を有し,エアギャップ150と半導体デバイス120の外側境界は概ね一致する。例えば,プレーナFETの場合,エアギャップ150の外側境界は,概ね活性デバイス領域(すなわち,ソース/ドレイン領域121とチャネル領域122)と分離領域115の間の界面まで横方向に延びている。よって,それぞれのコンタクト140の少なくとも一部はエアギャップ150の中に露出し,さらに特定すると,第2誘電体層132の中で他のデバイスコンタクト140(及び,FETの場合,ゲート積層体125)に面する,それぞれのコンタクト140の部分は,エアギャップ150の中に露出している。当業者は,このようなエアギャップ150は比誘電率が約1.0であり,よって,もし第2誘電体層132が完全にあるいは充填されて残ったままだと存在する寄生容量(例えば,コンタクト間の容量,コンタクト-拡散領域間の容量,ゲート-コンタクト間の容量,ゲート-拡散領域間の容量)を低減することを認識する。しかし,好ましくは,エアギャップ150は,半導体デバイス120を越えて(例えば,分離領域115の上に)横方向に延びないか,又は,図示されるように,最小限だけ横方向に延び,第2誘電体層132の残った部分が上面配線層を構造的に十分支持できるようにする。
[0037] このエアギャップ150を形成するために用いられる技術の機能として,製造方法の具体例に関して下記で詳述されるように,半導体構造100は,さらに,追加的な特徴をいくつか含む。特に,エアギャップ150の形状は変更してもよい。例えば,図1aに図示されるように,エアギャップ150の上側部分(すなわち,第3誘電体層133に最も近い部分)は下側部分(すなわち,第1誘電体層131に最も近い部分)よりも広くてよい。代わりに,図1bに図示されるように,エアギャップ150の形状は本質的に均一(すなわち,上側部分の寸法が下側部分と本質的に等しい)であってもよい。
[0038] その上,第3誘電体層133は,半導体デバイス120の上に設けられ,第2誘電体層132の中のエアギャップ150をエッチングするための処理中に必要とされる複数のパターン化された開口160をさらに含む。さらに,第2誘電体層132は,第1誘電体層131及び第3誘電体層133とは異なる誘電体材料を含み,そのため,処理中にエアギャップ150は第2誘電体層132の中をエッチングされて下方は第1誘電体層131上で停止し,上方は第3誘電体層133に接することになる。つまり,第1及び第3誘電体層131及び133は,互いに同一か又は異なるが,第2誘電体層132の中にエアギャップ150を形成するために用いられるエッチング剤でのエッチングレートが比較的低いかゼロとなるように選択しなければならない。例えば,第1誘電体層131は窒化ケイ素層(Si_(3)N_(4))を含み,第2誘電体層132は酸化ケイ素層(SiO_(2))を含み,そして第3誘電体層133は窒素ドープ炭化ケイ素層(SiCN),水素化オキシ炭化ケイ素(SiCOH)又はその他の超低比誘電率誘電体層等を含む。よって,処理中に,第2誘電体層132は,選択的ウエットエッチング剤,例えば,希フッ酸(DHF)を用いて第1および第3誘電体層131及び133越しに異方的かつ選択的にエッチングされる。
[0039] 最後に,半導体デバイス120上に積層される複数の誘電体層は,さらに,第4誘電体層134及び第5誘電体層135を含む。第4誘電体層134は,第3誘電体層33を覆い,開口160を埋める。(後略)」
(イ)引用発明
前記(ア)より,引用文献1には,次の発明(以下,「引用発明」という。)が記載されていると認められる。
「半導体構造であって,
ソース/ドレイン領域上のシリサイド層と,
ゲート導電層を含むゲート積層体と,
プレーナFETの活性領域を画定する分離領域と,
ソース/ドレイン領域及びゲート積層体を覆い,さらに,分離領域を越えて横方向に延長する第1誘電体層と,
第1誘電体層を覆う第2誘電体層と,第2誘電体層を覆う第3誘電体層と,
ソース/ドレイン領域上のシリサイド層及びゲート積層体まで延びる複数のコンタクトと,
を含み,
半導体構造は,さらに,第2誘電体層の中に位置するエアギャップを含み,エアギャップは,第1誘電体層から第3誘電体層まで垂直に延び,エアギャップとプレーナFETの外側境界は概ね一致し,コンタクトの少なくとも一部はエアギャップの中に露出し,エアギャップは,プレーナFETを越えて分離領域の上に最小限だけ横方向に延び,第2誘電体層の残った部分が上面配線層を支持するようにすること。」
イ 引用文献2について
(ア)引用文献2
本願出願前に日本国内において頒布された刊行物である,特開2006-210499号公報(以下,「引用文献2」という。)には,図面とともに,次の記載がある。
a 「【技術分野】
【0001】
本発明は半導体装置およびその製造方法に関し,より詳しくは,中空構造を有する半導体装置およびその製造方法に関する。
【背景技術】
【0002】
高周波素子は寄生容量の増大によってその性能が低下することから,特に,高周波信号の入出力間の容量を低減することが必要となる。このため,従来は,エアブリッジを用いてゲート電極の周囲に中空構造を形成することによって,寄生容量を低減して高周波特性を低減する方法が採られていた(例えば,非特許文献1参照。)。
【0003】
【非特許文献1】牧山剛三,外6名,「寄生容量低減によるHEMTIC動作速度の向上」,信学技報,社団法人 電子情報通信学会,TECHNICAL REPORT OF IEICE ED2003-214,MW2003-242(2004-1),ｐ.49‐53」
b 「【0035】
図13において,半導体基板としてのGaAｓ基板21の上には,ドレイン電極23と,ゲート電極24を挟んでドレイン電極23と対向する位置に設けられたソース電極22が形成されている。また,ソース電極22とドレイン電極23との間には,図1のエアブリッジ5と類似した構造の第1の延出部25aおよび第2の延出部25bが設けられている。第1の延出部25aは,ドレイン電極23からソース電極22に向かって延びており,一方,第2の延出部25bは,ソース電極22からドレイン電極23に向かって延びている。また,第1の延出部25aと第2の延出部25bとは,溝部27を挟んで互いに対向している。さらに,GaAｓ基板21の上には,第1の延出部25aおよび第2の延出部25bを埋め込むようにして,感光性材料膜(例えば,感光性ポリイミドなど)からなる保護膜26が形成されている。
【0036】
図13に示すように、溝部27は、シリコン酸化物またはアルミナなどの絶縁物28によって塞がれている。そして、第1の延出部25aおよび第2の延出部25bと、ゲート電極24との間は空洞部29となっている。
【0037】
第1の延出部25aと第2の延出部25bは、電界メッキ法により形成することができる。この場合、第1の延出部25aと第2の延出部25bは金属で構成されることになるが、溝部27を絶縁物28で塞ぐことによって、ソース電極22とドレイン電極23とが電気的に接続しない状態で、ゲート電極24の上に密閉された中空構造を形成することができる。」
c 図13には,上面と側面を有するドレイン電極23及び上面と側面を有するソース電極22,及びそれらの電極の対向するそれぞれの側面には空洞部が形成され,外側の側面には空洞部が形成されないこと,が記載されていると認められる。
(イ)引用技術的事項
前記(ア)より,引用文献2には,次の技術的事項(以下,「引用技術的事項」という。)が記載されていると認められる。
「高周波素子であって,半導体基板の上には,上面と側面を有するドレイン電極と,ゲート電極を挟んでドレイン電極と対向する位置に設けられた,上面と側面を有するソース電極が形成されているもの。」
(3)本願補正発明と引用発明との対比
ア 引用発明の「プレーナFETの活性領域を画定する分離領域」は,本願補正発明の「素子領域を画定する素子分離領域」に相当する。
イ 引用発明の「ゲート導電層を含むゲート積層体」のうち「ゲート導電層」は,本願補正発明の「前記素子領域に設けられたゲート電極」に相当する。
ウ 引用発明の「ソース/ドレイン領域上のシリサイド層」のうち「ソース領域上のシリサイド層」は,本願補正発明の「前記素子領域に設けられたソース電極」に相当する。
エ 引用発明の「ソース/ドレイン領域上のシリサイド層」のうち,「ドレイン領域上のシリサイド層」は,本願補正発明の「前記素子領域に設けられたドレイン電極」に相当する。
オ 引用発明の「第3誘電体層」は,「ソース/ドレイン領域及びゲート積層体を覆い,さらに,分離領域を越えて横方向に延長する第1誘電体層」「を覆う第2誘電体層」を覆うから,本願補正発明の「前記ゲート電極,前記ソース電極,及び前記ドレイン電極の上方に形成された層間絶縁膜」を満たす。
カ 引用発明の「ソース/ドレイン領域及びゲート積層体を覆い,さらに,分離領域を越えて横方向に延長する第1誘電体層」と,本願補正発明の「前記ソース電極の上面及び側面及び前記ドレイン電極の上面及び側面を覆う保護膜」とは,「前記ソース電極の上面及び前記ドレイン電極の上面を覆う保護膜」である点で共通する。
キ 引用発明の「ソース/ドレイン領域上のシリサイド層及びゲート積層体まで延びる複数のコンタクト」は,本願補正発明の「前記素子領域に設けられ,前記ゲート電極,前記ソース電極,及び前記ドレイン電極とそれぞれ電気的に接続された各接続部」に相当する。
ク 引用発明における「半導体構造は,さらに,第2誘電体層の中に位置するエアギャップを含み,エアギャップは,第1誘電体層から第3誘電体層まで垂直に延び,エアギャップとプレーナFETの外側境界は概ね一致し,コンタクトの少なくとも一部はエアギャップの中に露出し,エアギャップは,プレーナFETを越えて分離領域の上に最小限だけ横方向に延び,第2誘電体層の残った部分が上面配線層を支持するようにする」は,その「第2誘電体の残った部分」は層間絶縁膜であり「分離領域の上に最小限だけ横方向に延び」た「エアギャップ」の残った部分であるから,本願補正発明における「前記層間絶縁膜は,端部が前記素子分離領域上に位置しており」を満たし,かつその「エアギャップ」は,本願補正発明における「前記層間絶縁膜と,前記保護膜を介した前記ソース電極の上面,前記保護膜を介した前記ドレイン電極の上面,及び前記各接続部の表面の一部との間に,前記素子領域を囲む閉空間の空洞が形成され」を満たす。
ケ 引用発明の「半導体構造」は本願補正発明の「半導体装置」に相当する。
コ すると,本願補正発明と引用発明とは,下記サの点で一致し,下記シの点で相違する。
サ 一致点
「素子領域を画定する素子分離領域と,
前記素子領域に設けられたゲート電極と,
前記素子領域に設けられたソース電極と,
前記素子領域に設けられたドレイン電極と,
前記ゲート電極,前記ソース電極,及び前記ドレイン電極の上方に形成された層間絶縁膜と,
前記ソース電極の上面及び前記ドレイン電極の上面を覆う保護膜と,
前記素子領域に設けられ,前記ゲート電極,前記ソース電極,及び前記ドレイン電極とそれぞれ電気的に接続された各接続部と
を含み,
前記層間絶縁膜は,端部が前記素子分離領域上に位置しており,
前記層間絶縁膜と,前記保護膜を介した前記ソース電極の上面,前記保護膜を介した前記ドレイン電極の上面,及び前記各接続部の表面の一部との間に,前記素子領域を囲む閉空間の空洞が形成されて
いることを特徴とする半導体装置。」
シ 相違点
(ア)相違点1
本願補正発明においては,「ソース電極」及び「ドレイン電極」はそれぞれ側面を有し,したがって,その「保護膜」は「前記ソース電極の側面」及び「前記ドレイン電極の側面」も覆い,「前記層間絶縁膜と,」「前記ソース電極の側面」及び「前記ドレイン電極の側面」との間にも「空洞が形成されて」いるのに対し,引用発明においては,「ソース電極」及び「ドレイン電極」は「ソース/ドレイン領域上のシリサイド層」であって側面を有さず,したがって,その「第1誘電体層」は「前記ソース電極の側面」及び「前記ドレイン電極の側面」を覆わず,「第3誘電体層」と,「前記ソース電極の側面」及び「前記ドレイン電極の側面」との間に「空洞が形成されて」いない点。
(イ)相違点2
本願補正発明においては,「前記保護膜が前記素子分離領域上で分断されている」のに対し,引用発明においては,「第1誘電体層」が「分離領域を越えて横方向に延長」している点。
(4)相違点についての検討
ア 相違点1について
引用発明の目的は「半導体構造の寄生容量を最小化する」ことであるが究極的には「デバイスの性能」「例えば,デバイスの速度」を向上させることと解される(前記(2)ア(ア)a)。また,引用文献1には,半導体デバイスは種々の電界効果トランジスタを含むことが記載されており(前記(2)ア(ア)a[0032]),引用発明を種々の電界効果トランジスタに適用することが示唆されている。
よって,引用発明においてより高速化を図り,そのプレーナFETとして,引用技術的事項の「高周波素子」を採用することが動機づけられるというべきである。
すると,引用発明において高周波に適した低抵抗の「上面と側面を有するドレイン電極」「上面と側面を有するソース電極」が採用するならば,「第1誘電体」は「前記ソース電極の側面」及び「前記ドレイン電極の側面」を覆うことになる。
また,引用発明において「エアギャップ」は「プレーナFETを越えて分離領域の上に最小限だけ横方向に延び」ており,プレーナFETに設けられる「上面と側面を有するドレイン電極」及び「上面と側面を有するソース電極」の外側の分離領域の上に最小限だけ横方向に延びた「エアギャップ」があることになるから,層間絶縁膜である「第2誘電体層の残った部分」と,「前記ソース電極の側面」及び「前記ドレイン電極の側面」との間に「エアギャップ」があることになる。
してみると,相違点1に係る構成は当業者が容易に得られるものである。
なお,「エアギャップの比誘電率は約1.0であり第2誘電体層が充填されて残ったままだと存在する寄生容量を低減する」(前記(2)ア(ア)b[0036])のであるから,上述のようにドレイン電極及びソース電極それぞれの外側の分離領域の上にあることになる「エアギャップ」を,わざわざ第2誘電体層で埋めることで形成しないこととして,寄生容量を高める方向の設計をすることは不合理であるから,たとえ引用文献2に「ドレイン電極及びソース電極の外側の側面には空洞部が形成されないこと」が記載され(前記(2)イ(ア)c)ていたとしても,当業者がこれを引用発明に採用することはない。
よって,上申書に記載されている請求人の主張や補正案を考慮しても,上述の判断を左右するものではない。
イ 相違点2について
引用発明において,「第1誘電体層」は第2誘電体層の中のエッチングを停止させるものである(前記(2)ア(ア)b[0038])から,「分離領域の上の」「第2誘電体層の残った部分」においてはエッチングがされず不要であることが理解できる。そして,第1誘電体層は窒化ケイ素層で比誘電率7.5であり,一方,第2誘電体層は酸化ケイ素層で比誘電率が3.9であることが開示されている(前記(2)ア(ア)b[0038]及び同a[0004])から,寄生容量を低減するために,高い比誘電率を有する第1誘電体層の不要な部分を除去することは当業者が容易に思いつくことである。
また,本願明細書を精査しても,相違点2に係る構成について,格別の効果や技術的意義は認められない。
してみると,引用発明における「分離領域を越えて横方向に延長する第1誘電体層」の「分離領域の上の」「第2誘電体層の残った部分」における第1誘電体層を除去することで「前記素子分離領域上で分断」することは,当業者が容易になし得る設計変更である。
ウ 効果について
本願補正発明の「電極周囲の層間絶縁膜による寄生容量を可及的に低減して,最大動作周波数の十分な向上を図ることを可能とする信頼性の高い半導体装置が実現する」(本願明細書段落0011)という効果は,前記アに示した引用発明の目的から当業者が予測できる程度のものである。
(5)まとめ
以上のとおり,本願補正発明は,引用文献1及び2に記載された発明に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により,特許出願の際独立して特許を受けることができないものである。
3 むすび
したがって,本件補正は,特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので,同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明の特許性の有無について
1 本願発明について
審判請求と同時にされた手続補正は,前記第2のとおり却下されたので,本願の請求項1に係る発明(以下,「本願発明」という。)は,平成28年12月16日にされた手続補正により補正された特許請求の範囲の請求項1に記載された,次のとおりのものと認める。
「素子領域を画定する素子分離領域と,
第1の電極と,
前記素子領域に設けられた第2の電極と,
前記第1の電極及び前記第2の電極の上方に形成された層間絶縁膜と,
前記素子領域に設けられ,前記第1の電極及び前記第2の電極とそれぞれ電気的に接続された各接続部と
を含み,
前記層間絶縁膜は,端部が前記素子分離領域上に位置しており,前記素子領域を囲む閉空間の空洞を形成していることを特徴とする半導体装置。」
2 原査定の拒絶の理由
原査定の拒絶の理由は,本願発明は,その出願前に日本国内又は外国において頒布された引用文献1に記載された発明であるから,特許法第29条第1項第3号に該当し,特許を受けることができない,というものである。
3 引用文献
引用文献1の記載及び引用発明は,前記第2の2(2)アのとおりである。
4 対比及び判断
(1)本願発明と引用発明との対比
ア 引用発明の「プレーナFETの活性領域を画定する分離領域」は,本願発明の「素子領域を画定する素子分離領域」に相当する。
イ 引用発明の「ゲート導電層を含むゲート積層体」のうち「ゲート導電層」は,本願発明の「第1の電極」に相当する。
ウ 引用発明の「ソース/ドレイン領域上のシリサイド層」は,本願発明の「前記素子領域に設けられた第2の電極」に相当する。
エ 引用発明の「第3誘電体層」は,「ソース/ドレイン領域及びゲート積層体を覆い,さらに,分離領域を越えて横方向に延長する第1誘電体層」「を覆う第2誘電体層」を覆うから,本願発明の「前記第1の電極及び前記第2の電極の上方に形成された層間絶縁膜」を満たす。
オ 引用発明の「ソース/ドレイン領域上のシリサイド層及びゲート積層体まで延びる複数のコンタクト」は,本願発明の「前記素子領域に設けられ,前記第1の電極及び前記第2の電極とそれぞれ電気的に接続された各接続部」に相当する。
カ 引用発明における「半導体構造は,さらに,第2誘電体層の中に位置するエアギャップを含み,エアギャップは,第1誘電体層から第3誘電体層まで垂直に延び,エアギャップとプレーナFETの外側境界は概ね一致し,コンタクトの少なくとも一部はエアギャップの中に露出し,エアギャップは,プレーナFETを越えて分離領域の上に最小限だけ横方向に延び,第2誘電体層の残った部分が上面配線層を支持するようにする」は,その「第2誘電体の残った部分」は層間絶縁膜であり「分離領域の上に最小限だけ横方向に延び」た「エアギャップ」の残った部分であるから,本願発明における「前記層間絶縁膜は,端部が前記素子分離領域上に位置しており」を満たし,かつその「エアギャップ」は,本願発明における「前記素子領域を囲む閉空間の空洞を形成していること」を満たす。
キ 引用発明の「半導体構造」は本願発明の「半導体装置」に相当する。
ク すると,本願発明と引用発明とは,下記の点で一致し,相違点はない。
「素子領域を画定する素子分離領域と,
第1の電極と,
前記素子領域に設けられた第2の電極と,
前記第1の電極及び前記第2の電極の上方に形成された層間絶縁膜と,
前記素子領域に設けられ,前記第1の電極及び前記第2の電極とそれぞれ電気的に接続された各接続部と
を含み,
前記層間絶縁膜は,端部が前記素子分離領域上に位置しており,前記素子領域を囲む閉空間の空洞を形成していることを特徴とする半導体装置。」
(2)判断
本願発明と引用発明との間には相違点がないから,本願発明は引用発明である。
5 まとめ
よって,本願発明は,引用文献1に記載された発明であるから,特許法第29条第1項第3号に該当し,特許を受けることができない。

第4 結言
したがって,本願の請求項1に係る発明は,特許法第29条第1項第3号に該当し,特許を受けることができないから,その余の請求項について検討するまでもなく,本願は拒絶されるべきものである。
よって,結論のとおり審決する。
 
審理終結日 2018-10-01 
結審通知日 2018-10-02 
審決日 2018-10-16 
出願番号 特願2013-86099(P2013-86099)
審決分類 P 1 8・ 113- Z (H01L)
P 1 8・ 575- Z (H01L)
最終処分 不成立  
前審関与審査官 恩田 和彦  
特許庁審判長 恩田 春香
特許庁審判官 深沢 正志
加藤 浩一
発明の名称 半導体装置及びその製造方法  
代理人 國分 孝悦  

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